KR20080051094A - 멀티 비트 저항성 메모리 - Google Patents

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KR20080051094A
KR20080051094A KR1020070124788A KR20070124788A KR20080051094A KR 20080051094 A KR20080051094 A KR 20080051094A KR 1020070124788 A KR1020070124788 A KR 1020070124788A KR 20070124788 A KR20070124788 A KR 20070124788A KR 20080051094 A KR20080051094 A KR 20080051094A
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토마스 니르쉴
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키몬다 노스 아메리카 코포레이션
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Abstract

메모리는 제 1 멀티 비트 저항성 메모리 셀 및 단일 비트 저항성 메모리 셀을 포함한다. 상기 단일 비트 저항성 메모리 셀은 상기 제 1 멀티 비트 저항성 메모리 셀에 저장된 데이터가 인버트되는지 여부를 나타내는 비트를 저장하기 위해 존재한다.

Description

멀티 비트 저항성 메모리{MULTI-BIT RESISTIVE MEMORY}
본 발명은 멀티 비트 저항성 메모리 및 메모리를 제조하는 방법에 관한 것이다.
메모리의 일 형태는 저항성 메모리이다. 저항성 메모리는 1 이상의 데이터 비트를 저장하기 위해 메모리 요소의 저항값을 이용한다. 예를 들어, 높은 저항값을 갖도록 프로그램된 메모리 요소는 로직(logic) "1" 데이터 비트 값을 나타낼 수 있으며, 낮은 저항값을 갖도록 프로그램된 메모리 요소는 로직 "0" 데이터 비트 값을 나타낼 수 있다. 메모리 요소의 저항값은 메모리 요소에 전압 펄스 또는 전류 펄스를 인가함으로써 전기적으로 스위칭된다. 저항성 메모리의 일 형태는 상 변화 메모리이다. 상 변화 메모리는 저항성 메모리 요소용 상 변화 물질을 이용한다.
상 변화 메모리들은 2 이상의 상이한 상태들을 나타내는 상 변화 물질들에 기초한다. 상 변화 물질은 데이터 비트들을 저장하기 위해 메모리 셀들 내에 사용될 수 있다. 상 변화 물질의 상태들은 비정질(amorphous) 및 결정질(crystalline) 상태들이라고도 언급될 수 있다. 비정질 상태는 통상적으로 결정질 상태보다 높은 저항률을 나타내기 때문에, 상기 상태들은 구별될 수 있다. 일반적으로, 비정질 상 태는 더 무질서한(disordered) 원자 구조를 수반하는 한편, 결정질 상태는 더 질서있는 격자(ordered lattice)를 수반한다. 몇몇 상 변화 물질들은 1 이상의 결정질 상태, 예를 들어 면심입방(face-centered cubic: FCC) 상태 및 육방밀집(hexagonal closest packing: HCP) 상태를 나타낸다. 이들 2 개의 결정질 상태들은 상이한 저항률들을 가지며, 데이터 비트들을 저장하는데 사용될 수 있다. 다음의 설명에서, 비정질 상태는 일반적으로 더 높은 저항률을 갖는 상태를 언급하고, 결정질 상태는 일반적으로 더 낮은 저항률을 갖는 상태를 언급한다.
상 변화 물질들의 상 변화는 가역적으로(reversibly) 유도될 수 있다. 이러한 방식으로 메모리는 온도 변화들에 응답하여 비정질 상태로부터 결정질 상태로, 또한 결정질 상태로부터 비정질 상태로 변화될 수 있다. 상 변화 물질에 대한 온도 변화들은 상 변화 물질을 통해 전류를 구동시키거나, 상 변화 물질에 인접한 저항성 히터를 통해 전류를 구동시킴으로써 달성될 수 있다. 이들 두 방법들을 이용하여, 상 변화 물질의 제어가능한 가열은 상 변화 물질 내에서의 제어가능한 상 변화를 유도한다.
상 변화 물질로 만들어진 복수의 메모리 셀들을 갖는 메모리 어레이를 포함하는 상 변화 메모리는 상 변화 물질의 메모리 상태들을 이용하여 데이터를 저장하도록 프로그램될 수 있다. 이러한 상 변화 메모리 디바이스에서 데이터를 판독하고 기록하는 한가지 방법은 상 변화 물질에 인가되는 전류 및/또는 전압 펄스를 제어하는 것이다. 전류 및/또는 전압의 레벨은 일반적으로 각각의 메모리 셀 내의 상 변화 물질 내에 유도된 온도에 대응한다.
고밀도 상 변화 메모리를 달성하기 위하여, 상 변화 메모리 셀은 다수의 데이터 비트를 저장할 수 있다. 상 변화 메모리 셀 내의 멀티 비트(multi-bit) 저장은 중간 저항 값들 또는 상태들을 갖도록 상 변화 물질을 프로그램함으로써 달성될 수 있다. 이러한 중간 상태들에서 셀들은 완전 결정질 상태와 완전 비정질 상태 사이에 놓인 저항 상태를 갖는다. 상 변화 메모리 셀이 3 개의 상이한 저항 레벨들 중 하나로 프로그램된 경우, 셀당 1.5 개의 데이터 비트가 저장될 수 있다. 상 변화 메모리 셀이 4 개의 상이한 저항 레벨들 중 하나로 프로그램된 경우, 셀당 2 개의 데이터 비트가 저장될 수 있다. 상 변화 메모리 셀이 8 개의 저항 레벨들 중 하나로 프로그램된 경우, 셀당 3 개의 데이터 비트가 저장될 수 있다. 상 변화 메모리 셀이 16 개의 저항 레벨들 중 하나로 프로그램된 경우, 셀당 4 개의 데이터 비트가 저장될 수 있으며, 계속 이러한 규칙을 따라 데이터 비트가 저장될 수 있다.
통상적으로, 2 이상의 저항 상태들에서는 상 변화 메모리 셀의 저항 값들의 광범위한 분포가 존재한다. 상 변화 메모리 셀의 값을 판독하는 시간은 상 변화 물질의 비정질 상태 또는 중간 상태들의 높은 저항으로 인해 충분히 길 수 있다. 이러한 상당히 긴 판독 시간은 전체 메모리 동작을 느리게 한다.
이들 및 다른 이유들로 본 발명의 필요성이 존재한다.
본 발명의 일 실시예는 메모리를 제공한다. 상기 메모리는 제 1 멀티 비트 저항성 메모리 셀 및 단일 비트 저항성 메모리 셀을 포함한다. 상기 단일 비트 저항성 메모리 셀은 상기 제 1 멀티 비트 저항성 메모리 셀에 저장된 데이터가 인버트(invert)되는지 여부를 나타내는 비트를 저장하기 위해 존재한다.
다음의 상세한 설명에서는 본 명세서의 일부분을 형성하며, 본 발명이 실행될 수 있는 특정 실시예들이 예시의 방식으로 도시된 첨부한 도면들을 참조한다. 이와 관련하여, "최상부(top)", "저부(bottom)", "전방(front)", "후방(back)", "선두(leading)", "후미(trailing)" 등과 같은 지향성 용어는 설명되는 도면(들)의 방위를 참조하여 사용된다. 본 발명의 실시예들의 구성요소들은 다수의 상이한 방위들로 위치될 수 있으므로, 상기 지향성 용어는 예시의 목적으로 사용되며 제한하려는 것이 아니다. 다른 실시예들이 사용될 수 있으며, 본 발명의 범위를 벗어나지 않고 구조적 또는 논리적 변형들이 행해질 수 있음을 이해하여야 한다. 그러므로, 다음의 상세한 설명은 제한하려는 취지가 아니며, 본 발명의 범위는 첨부된 청구항들에 의해 한정된다.
도 1은 메모리 디바이스(100)의 일 실시예를 예시하는 블록도이다. 메모리 디바이스(100)는 제어기(102), 기록 회로(106), 메모리 어레이(110) 및 감지 회로(118)를 포함한다. 메모리 어레이(110)는 멀티 비트 메모리 셀들(112) 및 인버트된 데이터 인디케이터(inverted data indicator: 114)들을 포함한다. 일 실시예에 서, 인버트된 데이터 인디케이터들(114)은 단일 비트 메모리 셀들이다. 또 다른 실시예에서, 인버트된 데이터 인디케이터들(114)은 멀티 비트 메모리 셀들이다. 일 실시예에서, 각각의 멀티 비트 메모리 셀들(112) 및 각각의 인버트된 데이터 인디케이터들(114)은 메모리 셀 내의 상 변화 물질의 비정질 및 결정질 상태들에 기초하여 데이터를 저장하는 상 변화 메모리 셀들이다.
일 실시예에서, 각각의 인버트된 데이터 인디케이터들(114)은 상 변화 물질을 비정질 및 결정질 상태들 중 하나로 프로그램함으로써 2 개의 상태들 중 하나로 프로그램될 수 있다. 또 다른 실시예에서, 각각의 인버트된 데이터 인디케이터들(114)은 중간 저항값들을 갖도록 상 변화 물질을 프로그램함으로써 3 이상의 상태 중 하나로 프로그램될 수 있다. 또한, 각각의 멀티 비트 메모리 셀들(112)은 중간 저항값들을 갖도록 상 변화 물질을 프로그램함으로써 3 이상의 상태 중 하나로 프로그램될 수 있다. 멀티 비트 메모리 셀들(112) 중 하나 또는 인버트된 데이터 인디케이터들(114) 중 하나를 중간 저항값으로 프로그램하기 위하여, 비정질 물질과 공존하는 결정질 물질의 양 및 이에 따른 셀 저항은 적절한 기록 전략을 통해 제어된다.
일 실시예에서, 멀티 비트 메모리 셀들(112)은 적용가능한 저항 상태들의 하위 절반에 데이터를 저장한다. 예를 들어, 각각의 멀티 비트 메모리 셀(112)이 8 개의 저항 상태들에 대응하는 3 개의 데이터 비트들을 저장하는 경우, 아래 4 개의 저항 상태들이 사용된다. 각각의 멀티 비트 메모리 셀(112)이 16 개의 저항 상태들에 대응하는 4 개의 데이터 비트들을 저장하는 경우, 아래 8 개의 저항 상태들이 사용된다. 적용가능한 저항 상태들의 상위 절반에 저장된 여하한의 데이터를 인버트하고, 적용가능한 저항 상태들의 하위 절반에 인버트된 데이터를 저장함으로써, 사용되는 저항 상태들의 개수는 1/2 만큼 감소된다. 적용가능한 저항 상태들의 하위 절반에 데이터를 저장함으로써, 메모리 셀들을 판독하기 위한 액세스 시간들이 감소된다. 일 실시예에서, 각각의 인버트된 데이터 인디케이터(114)는 멀티 비트 메모리 셀(112)에 저장된 데이터가 인버트되는지 여부를 나타내는 인버전(inversion) 데이터 비트를 제공한다. 또 다른 실시예에서, 각각의 인버트된 데이터 인디케이터(114)는 2 이상의 각각의 멀티 비트 메모리 셀들(112)에 저장된 데이터가 인버트되는지 여부를 나타내는 2 이상의 인버전 데이터 비트들을 제공한다.
일 실시예에서, 단일 비트 라인을 따른 모든 멀티 비트 메모리 셀들(112)과 같은 멀티 비트 메모리 셀들(112)의 그룹은 인버트된 데이터 인디케이터(114)와 연계된다. 일 실시예에서, 인버트된 데이터 인디케이터(114)는 멀티 비트 메모리 셀들(112)의 그룹에 저장된 모든 데이터가 인버트되는지 여부를 나타내는 단일 비트 메모리 셀이다. 이 실시예에서, 상기 그룹 내의 멀티 비트 메모리 셀들(112)의 최대 50 %는 적용가능한 저항 상태들의 상위 절반에 저장된 데이터를 포함할 수 있다. 이는 데이터가 인버트되지 않았을 경우에 적용가능한 저항 상태들의 상위 절반에 저장된 데이터를 포함할 수 있는 멀티 비트 메모리 셀들(112)의 가능한 100 %로부터 50 %의 감소이다. 또 다른 실시예에서, 인버트된 데이터 인디케이터(114)는 상기 멀티 비트 메모리 셀들(112)의 그룹 내의 각각의 멀티 비트 메모리 셀(112)에 저장된 데이터가 인버트되는지 여부를 나타내는 멀티 비트 메모리 셀이다. 이 실시 예에서는 멀티 비트 메모리 셀들(112)의 적용가능한 저항 상태들의 상위 절반이 사용되지 않는다.
또 다른 실시예에서, 각각의 멀티 비트 메모리 셀(112)은 인버트된 데이터 인디케이터(114)와 쌍을 이룬다. 이 실시예에서, 각각의 인버트된 데이터 인디케이터(114)는 멀티 비트 메모리 셀(112)에 저장된 데이터가 인버트되는지 여부를 나타내는 단일 비트 메모리 셀이다. 이 실시예에서는 멀티 비트 메모리 셀들(112)의 적용가능한 저항 상태들의 상위 절반이 사용되지 않는다.
본 명세서에서 사용되는 바와 같은 "전기적으로 커플링된"이라는 용어는 요소들이 서로 직접적으로 커플링되어야 한다는 것을 의미하는 것은 아니며, "전기적으로 커플링된" 요소들 사이에 개재 요소(intervening element)들이 제공될 수 있다.
제어기(102)는 신호 경로(104)를 통해 기록 회로(106)에 전기적으로 커플링되고, 신호 경로(120)를 통해 감지 회로(118)에 전기적으로 커플링된다. 기록 회로(106)는 신호 경로(108)를 통해 메모리 어레이(110)에 전기적으로 커플링된다. 메모리 어레이(110)는 신호 경로(116)를 통해 감지 회로(118)에 전기적으로 커플링된다.
일 실시예에서, 각각의 멀티 비트 메모리 셀들(112) 및 각각의 인버트된 데이터 인디케이터들(114)은 온도 변화의 영향 하에서 비정질 상태로부터 결정질 상태로, 또는 결정질 상태로부터 비정질 상태로 변화될 수 있는 상 변화 물질을 포함한다. 일 실시예에서, 각각의 인버트된 데이터 인디케이터(114)가 단일 비트 메모 리 셀인 경우, 이에 따라 단일 비트 메모리 셀들 중 하나의 결정질 및 비정질 상 변화 물질은 메모리 어레이(110) 내에 인버전 데이터를 저장하는 2 개의 상태들을 정의한다. 또 다른 실시예에서, 각각의 인버트된 데이터 인디케이터(114)가 멀티 비트 메모리 셀인 경우, 이에 따라 멀티 비트 메모리 셀들 중 하나의 비정질 상 변화 물질과 공존하는 결정질 상 변화 물질의 양은 메모리 어레이(110) 내에 인버전 데이터를 저장하는 3 이상의 상태들을 정의한다. 이에 따라, 멀티 비트 메모리 셀들(112) 중 하나의 비정질 상 변화 물질과 공존하는 결정질 상 변화 물질의 양은 메모리 어레이(110) 내에 데이터를 저장하는 3 이상의 상태들을 정의한다.
비정질 상태에서, 상 변화 물질은 결정질 상태에서보다 훨씬 더 높은 저항률을 나타낸다. 그러므로, 인버트된 데이터 인디케이터들(114)의 2 이상의 상태들 및 멀티 비트 메모리 셀들(112)의 3 이상의 상태들은 그들의 전기 저항률이 상이하다. 일 실시예에서, 인버트된 데이터 인디케이터들(114)은 2 개의 상태들을 포함하는 단일 비트 메모리 셀들이며, 상기 2 개의 상태들에 "0" 및 "1"의 비트 값들이 할당된 이원 시스템(binary system)이 사용된다. 또 다른 실시예에서, 인버트된 데이터 인디케이터들(114)은 4 개의 상태들을 포함하는 멀티 비트 메모리 셀들이며, 상기 4 개의 상태들에 "00", "01", "10" 및 "11"의 비트 값들이 할당된다. 또 다른 실시예에서, 인버트된 데이터 인디케이터들(114)은 여하한의 적절한 개수의 상태들을 포함할 수 있다. 일 실시예에서, 멀티 비트 메모리 셀들(112)은 8 개의 상태들을 포함하고, 아래 4 개의 상태들만이 사용되며, "000", "001", "010" 및 "011"과 같은 멀티 비트 값들이 할당된다. "100", "101", "110" 및 "111"과 같은 멀티 비트 값들이 인버트되고, 각각 "011", "010", "001" 및 "000"으로 저장된다. 다른 실시예들에서, 멀티 비트 메모리 셀들(112)의 3 이상의 상태들은 멀티 비트 메모리 셀의 상 변화 물질의 여하한의 적절한 개수의 상태들일 수 있다. 일 실시예에서, 인버트된 데이터 인디케이터들(114)은 멀티 비트 메모리 셀들(112)보다 적은 비트들을 저장하는 멀티 비트 메모리 셀들이다.
제어기(102)는 마이크로프로세서, 마이크로제어기, 또는 메모리 회로(100)의 동작을 제어하는 다른 적절한 논리 회로를 포함한다. 제어기(102)는 기록 회로(106) 및 감지 회로(118)를 통해 메모리 어레이(110)에 제어 및 데이터 신호들의 인가를 포함하는, 메모리 회로(100)의 판독 및 기록 동작들을 제어한다. 일 실시예에서, 기록 회로(106)는 메모리 셀들을 프로그램하기 위해 신호 경로(108)를 통해 멀티 비트 메모리 셀들(112) 및 인버트된 데이터 인디케이터들(114)에 전압 펄스들을 제공한다. 다른 실시예들에서, 기록 회로(106)는 메모리 셀들을 프로그램하기 위해 신호 경로(108)를 통해 멀티 비트 메모리 셀들(112) 및 인버트된 데이터 인디케이터들(114)에 전류 펄스들을 제공한다.
감지 회로(118)는 신호 경로(116)를 통해 멀티 비트 메모리 셀들(112)의 3 이상의 각 상태들, 및 인버트된 데이터 인디케이터들(114)의 2 이상의 각 상태들을 판독한다. 일 실시예에서, 멀티 비트 메모리 셀들(112) 중 하나, 또는 인버트된 데이터 인디케이터들(114) 중 하나의 저항을 판독하기 위하여, 감지 회로(118)는 멀티 비트 메모리 셀들(112) 중 하나, 또는 인버트된 데이터 인디케이터들(114) 중 하나를 통해 흐르는 전류를 제공한다. 그 후, 감지 회로(118)는 상기 멀티 비트 메 모리 셀들(112) 중 하나, 또는 상기 인버트된 데이터 인디케이터들(114) 중 하나에 걸친 전압을 판독한다. 일 실시예에서, 감지 회로(118)는 멀티 비트 메모리 셀들(112) 중 하나, 또는 인버트된 데이터 인디케이터들(114) 중 하나에 걸친 전압을 제공하고, 상기 멀티 비트 메모리 셀들(112) 중 하나, 또는 상기 인버트된 데이터 인디케이터들(114) 중 하나를 통해 흐르는 전류를 판독한다. 일 실시예에서, 기록 회로(106)는 멀티 비트 메모리 셀들(112) 중 하나, 또는 인버트된 데이터 인디케이터들(114) 중 하나에 걸친 전압을 제공하고, 감지 회로(118)는 상기 멀티 비트 메모리 셀들(112) 중 하나, 또는 상기 인버트된 데이터 인디케이터들(114) 중 하나를 통해 흐르는 전류를 판독한다. 일 실시예에서, 기록 회로(106)는 멀티 비트 메모리 셀들(112) 중 하나, 또는 인버트된 데이터 인디케이터들(114) 중 하나를 통해 흐르는 전류를 제공하고, 감지 회로(118)는 상기 멀티 비트 메모리 셀들(112) 중 하나, 또는 상기 인버트된 데이터 인디케이터들(114) 중 하나에 걸친 전압을 판독한다.
메모리 디바이스(100) 내의 인버트된 데이터 인디케이터(114)를 프로그램하기 위하여, 기록 회로(106)는 타겟 메모리 셀 내의 상 변화 물질을 가열시키는 전류 또는 전압 펄스를 생성한다. 일 실시예에서, 기록 회로(106)는 적절한 타겟 인버트된 데이터 인디케이터(114)로 분배되는 적절한 전류 또는 전압 펄스를 생성한다. 전류 또는 전압 펄스 진폭 또는 지속기간은 메모리 셀이 설정되거나 재설정되는지에 따라 제어된다. 일반적으로, 인버트된 데이터 인디케이터의 "설정" 동작은 타겟 메모리 셀의 상 변화 물질을 그 결정화 온도 이상으로(하지만, 그 용융 온도 이하로) 가열하여, 결정질 상태 또는 부분 결정질 및 부분 비정질 상태를 충분히 오래 달성하는 것이다. 일반적으로, 인버트된 데이터 인디케이터의 "재설정" 동작은 타겟 메모리 셀의 상 변화 물질을 그 용융 온도 이상으로 가열한 다음, 상기 물질을 신속히 퀀칭(quench) 냉각하여, 비정질 상태 또는 부분 비정질 및 부분 결정질 상태를 달성하는 것이다.
메모리 디바이스(100) 내의 멀티 비트 메모리 셀(112)을 프로그램하기 위하여, 기록 회로(106)는 타겟 메모리 셀 내의 상 변화 물질을 가열시키는 전류 또는 전압 펄스를 생성한다. 일 실시예에서, 기록 회로(106)는 적절한 타겟 멀티 비트 메모리 셀(112)로 분배되는 적절한 전류 또는 전압 펄스를 생성한다. 전류 또는 전압 펄스 진폭 또는 지속기간은 메모리 셀이 설정되거나 재설정되는지에 따라 제어된다. 일반적으로, 멀티 비트 메모리 셀의 "설정" 동작은 타겟 메모리 셀의 상 변화 물질을 그 결정화 온도 이상으로(하지만, 그 용융 온도 이하로) 가열하여, 결정질 상태 또는 부분 결정질 및 부분 비정질 상태를 충분히 오래 달성하는 것이다. 일반적으로, 멀티 비트 메모리 셀의 "재설정" 동작은 타겟 메모리 셀의 상 변화 물질을 그 용융 온도 이상으로 가열한 다음, 상기 물질을 신속히 퀀칭 냉각하여, 비정질 상태 또는 부분 비정질 및 부분 결정질 상태를 달성하는 것이다.
도 2는 메모리 어레이(110a)의 일 실시예를 예시하는 개략도이다. 일 실시예에서, 메모리 어레이(110)는 메모리 어레이(110a)와 유사하다. 메모리 어레이(110a)는 인버트된 데이터 인디케이터들(114a 및 114b), 멀티 비트 상 변화 메모리 셀들(112a 내지 112d), 복수의 비트 라인들(BL)(200a 및 200b)(집합적으로 비트 라인들(200)이라고 함), 인버트된 데이터 인디케이터들(114a 및 114b)용 워드 라 인(WLi), 및 멀티 비트 메모리 셀들(112a 내지 112d)용 복수의 워드 라인들(WL)(204a 및 204b)(집합적으로 워드 라인들(204)이라고 함)을 포함한다.
각각의 인버트된 데이터 인디케이터(114a 및 114b) 및 각각의 멀티 비트 상 변화 메모리 셀(112a 내지 112d)은 메모리 셀 내의 상 변화 물질의 비정질 및 결정질 상태들에 기초하여 데이터를 저장한다. 일 실시예에서, 각각의 인버트된 데이터 인디케이터(114a 및 114b)는 상 변화 물질을 결정질 상태 또는 비정질 상태로 프로그램함으로써 2 개의 상태들로 프로그램될 수 있는 단일 비트 메모리 셀이다. 또 다른 실시예에서, 각각의 인버트된 데이터 인디케이터(114a 및 114b)는 중간 저항값들을 갖도록 상 변화 물질을 프로그램함으로써 3 이상의 상태들로 프로그램될 수 있는 멀티 비트 메모리 셀이다. 각각의 멀티 비트 메모리 셀(112a 내지 112d)은 중간 저항값들을 갖도록 상 변화 물질을 프로그램함으로써 3 이상의 상태들로 프로그램될 수 있다. 멀티 비트 메모리 셀들(112a 내지 112d) 중 하나를 중간 저항값으로 프로그램하기 위하여, 비정질 물질과 공존하는 결정질 물질의 양 및 이에 따른 셀 저항은 적절한 기록 전략을 통해 제어된다.
각각의 인버트된 데이터 인디케이터(114)는 워드 라인(202), 비트 라인(200) 및 공통 또는 접지(206)에 전기적으로 커플링된다. 인버트된 데이터 인디케이터(114a)는 비트 라인(200a), 워드 라인(202) 및 공통 또는 접지(206)에 전기적으로 커플링된다. 인버트된 데이터 인디케이터(114b)는 비트 라인(200b), 워드 라인(202) 및 공통 또는 접지(206)에 전기적으로 커플링된다.
각각의 인버트된 데이터 인디케이터(114)는 상 변화 요소(208) 및 트랜지스 터(210)를 포함한다. 예시된 실시예에서 트랜지스터(210)는 전계-효과 트랜지스터(FET)이지만, 다른 실시예들에서 트랜지스터(210)는 바이폴라 트랜지스터 또는 3D 트랜지스터 구조체와 같은 다른 적절한 디바이스들일 수 있다. 다른 실시예들에서는 트랜지스터(210) 대신에 다이오드-형 구조체가 사용될 수 있다. 인버트된 데이터 인디케이터(114a)는 상 변화 요소(208a) 및 트랜지스터(210a)를 포함한다. 상 변화 요소(208a)의 한쪽은 비트 라인(200a)에 전기적으로 커플링되고, 상 변화 요소(208a)의 다른 한쪽은 트랜지스터(210a)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 트랜지스터(210a)의 소스-드레인 경로의 다른 한쪽은 공통 또는 접지(206)에 전기적으로 커플링된다. 트랜지스터(210a)의 게이트는 워드 라인(202)에 전기적으로 커플링된다.
인버트된 데이터 인디케이터(114b)는 상 변화 요소(208b) 및 트랜지스터(210b)를 포함한다. 상 변화 요소(208b)의 한쪽은 비트 라인(200b)에 전기적으로 커플링되고, 상 변화 요소(208b)의 다른 한쪽은 트랜지스터(210b)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 트랜지스터(210b)의 소스-드레인 경로의 다른 한쪽은 공통 또는 접지(206)에 전기적으로 커플링된다. 트랜지스터(210b)의 게이트는 워드 라인(202)에 전기적으로 커플링된다.
또 다른 실시예에서, 각각의 상 변화 요소(208a)는 공통 또는 접지(206)에 전기적으로 커플링되고, 각각의 트랜지스터(210)는 비트 라인(200)에 전기적으로 커플링된다. 예를 들어, 인버트된 데이터 인디케이터(114a)의 경우, 상 변화 요소(208a)의 한쪽은 공통 또는 접지(206)에 전기적으로 커플링된다. 상 변화 요 소(208a)의 다른 한쪽은 트랜지스터(210a)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 트랜지스터(210a)의 소스-드레인 경로의 다른 한쪽은 비트 라인(200a)에 전기적으로 커플링된다.
각각의 멀티 비트 상 변화 메모리 셀(112)은 워드 라인(204), 비트 라인(200) 및 공통 또는 접지(206)에 전기적으로 커플링된다. 상 변화 메모리 셀(112a)은 비트 라인(200a), 워드 라인(204a) 및 공통 또는 접지(206)에 전기적으로 커플링되고, 상 변화 메모리 셀(112b)은 비트 라인(200a), 워드 라인(204b) 및 공통 또는 접지(206)에 전기적으로 커플링된다. 상 변화 메모리 셀(112c)은 비트 라인(200b), 워드 라인(204a) 및 공통 또는 접지(206)에 전기적으로 커플링되고, 상 변화 메모리 셀(112d)은 비트 라인(200b), 워드 라인(204b) 및 공통 또는 접지(206)에 전기적으로 커플링된다.
각각의 상 변화 메모리 셀(112)은 상 변화 요소(212) 및 트랜지스터(214)를 포함한다. 예시된 실시예에서 트랜지스터(214)는 전계-효과 트랜지스터(FET)이지만, 다른 실시예들에서 트랜지스터(214)는 바이폴라 트랜지스터 또는 3D 트랜지스터 구조체와 같은 다른 적절한 디바이스들일 수 있다. 다른 실시예들에서는 트랜지스터(214) 대신에 다이오드-형 구조체가 사용될 수 있다. 상 변화 메모리 셀(112a)은 상 변화 요소(212a) 및 트랜지스터(214a)를 포함한다. 상 변화 요소(212a)의 한쪽은 비트 라인(200a)에 전기적으로 커플링되고, 상 변화 요소(212a)의 다른 한쪽은 트랜지스터(214a)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 트랜지스터(214a)의 소스-드레인 경로의 다른 한쪽은 공통 또는 접지(206)에 전기적으로 커플링된다. 트랜지스터(214a)의 게이트는 워드 라인(204a)에 전기적으로 커플링된다.
상 변화 메모리 셀(112b)은 상 변화 요소(212b) 및 트랜지스터(214b)를 포함한다. 상 변화 요소(212b)의 한쪽은 비트 라인(200a)에 전기적으로 커플링되고, 상 변화 요소(212b)의 다른 한쪽은 트랜지스터(214b)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 트랜지스터(214b)의 소스-드레인 경로의 다른 한쪽은 공통 또는 접지(206)에 전기적으로 커플링된다. 트랜지스터(214b)의 게이트는 워드 라인(204b)에 전기적으로 커플링된다.
상 변화 메모리 셀(112c)은 상 변화 요소(212c) 및 트랜지스터(214c)를 포함한다. 상 변화 요소(212c)의 한쪽은 비트 라인(200b)에 전기적으로 커플링되고, 상 변화 요소(212c)의 다른 한쪽은 트랜지스터(214c)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 트랜지스터(214c)의 소스-드레인 경로의 다른 한쪽은 공통 또는 접지(206)에 전기적으로 커플링된다. 트랜지스터(214c)의 게이트는 워드 라인(204a)에 전기적으로 커플링된다.
상 변화 메모리 셀(112d)은 상 변화 요소(212d) 및 트랜지스터(214d)를 포함한다. 상 변화 요소(212d)의 한쪽은 비트 라인(200b)에 전기적으로 커플링되고, 상 변화 요소(212d)의 다른 한쪽은 트랜지스터(214d)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 트랜지스터(214d)의 소스-드레인 경로의 다른 한쪽은 공통 또는 접지(206)에 전기적으로 커플링된다. 트랜지스터(214d)의 게이트는 워드 라인(204b)에 전기적으로 커플링된다.
또 다른 실시예에서, 각각의 상 변화 요소(212)는 공통 또는 접지(206)에 전기적으로 커플링되고, 각각의 트랜지스터(214)는 비트 라인(200)에 전기적으로 커플링된다. 예를 들어, 상 변화 메모리 셀(112a)의 경우, 상 변화 요소(212a)의 한쪽은 공통 또는 접지(206)에 전기적으로 커플링된다. 상 변화 요소(212a)의 다른 한쪽은 트랜지스터(214a)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 트랜지스터(214a)의 소스-드레인 경로의 다른 한쪽은 비트 라인(200a)에 전기적으로 커플링된다.
상 변화 요소들(208 및 212)의 상 변화 물질은 본 발명에 따른 다양한 물질들로 구성될 수 있는 상 변화 물질을 포함한다. 일반적으로, 이러한 물질로는 주기율표의 VI 족으로부터 1 이상의 원소들을 포함하는 칼코게나이드 합금(chalcogenide alloy)이 유용하다. 일 실시예에서 상 변화 요소들(208 및 212)의 상 변화 물질은 GeSbTe, SbTe, GeTe 또는 AgInSbTe와 같은 칼코게나이드 화합물 물질로 구성된다. 또 다른 실시예에서 상 변화 물질은 GeSb, GaSb, InSb 또는 GeGaInSb와 같이 칼코겐이 없을 수 있다. 다른 실시예들에서 상 변화 물질은 원소들 Ge, Sb, Te, Ga, As, In, Se 및 S 중 1 이상을 포함하는 여하한의 적합한 물질로 구성될 수 있다.
일 실시예에서, 인버트된 데이터 인디케이터(114a)는 비트 라인(200a)을 따른 멀티 비트 메모리 셀들(112a 및 112b)에 저장된 데이터가 인버트되는지 여부를 나타내는 상 변화 요소(208a)에 데이터 비트를 저장하는 단일 비트 메모리 셀이다. 인버트된 데이터 인디케이터(114b)는 비트 라인(200b)을 따른 멀티 비트 메모리 셀 들(112c 및 112d)에 저장된 데이터가 인버트되는지 여부를 나타내는 상 변화 요소(208b)에 단일 데이터 비트를 저장한다. 이 실시예에서, 적용가능한 저항 상태들의 상위 절반에 데이터를 저장하는 멀티 비트 메모리 셀들(112)의 개수가 적용가능한 저항 상태들의 하위 절반에 데이터를 저장하는 멀티 비트 메모리 셀들(112)의 개수와 같거나 그보다 적도록, 제어기(102)는 비트 라인(200)을 따라 멀티 비트 메모리 셀들(112)에 저장될 데이터를 인버트할 것인지 여부를 결정한다.
또 다른 실시예에서, 인버트된 데이터 인디케이터(114a)는 비트 라인(200a)을 따른 각각의 멀티 비트 메모리 셀(112a 및 112b)에 저장된 데이터가 인버트되는지 여부를 나타내는 상 변화 요소(208a)에 1 이상의 데이터 비트를 저장하는 멀티 비트 메모리 셀이다. 인버트된 데이터 인디케이터(114b)는 비트 라인(200b)을 따른 각각의 멀티 비트 메모리 셀(112c 및 112d)에 저장된 데이터가 인버트되는지 여부를 나타내는 상 변화 요소(208b)에 1 이상의 데이터 비트를 저장한다. 이 실시예에서, 적용가능한 저항 상태들의 상위 절반에 데이터가 저장되지 않도록, 제어기(102)는 비트 라인(200)을 따라 멀티 비트 메모리 셀들(112)에 저장될 데이터를 인버트할 것인지 여부를 결정한다.
감지 회로(118)는 비트 라인들(200a 및 200b)을 통해 멀티 비트 메모리 셀들(112a 내지 112d) 및 인버트된 데이터 인디케이터들(114a 및 114b)의 상태들을 판독한다. 일 실시예에서, 메모리 셀들(114a 및 114b 또는 112a 내지 112d) 중 하나의 저항을 판독하기 위하여, 감지 회로(118)는 선택된 메모리 셀에 따라 워드 라인(202 또는 204)을 갖는 비트 라인(200a 및 200b)을 통해 메모리 셀들(114a 및 114b 또는 112a 내지 112d) 중 하나를 통해 흐르는 전류를 제공한다. 그 후, 감지 회로(118)는 저항 상태를 결정하기 위해 상기 메모리 셀들(114a 및 114b 또는 112a 내지 112d) 중 하나에 걸친 전압을 판독한다. 또 다른 실시예에서, 감지 회로(118)는 선택된 메모리 셀에 따라 워드 라인(202 또는 204)을 갖는 비트 라인(200a 및 200b)을 통해 메모리 셀들(114a 및 114b 또는 112a 내지 112d) 중 하나에 걸친 전압을 제공한다. 그 후, 감지 회로(118)는 저항 상태를 결정하기 위해 상기 메모리 셀들(114a 및 114b 또는 112a 내지 112d) 중 하나를 통하는 전류를 판독한다.
감지 회로(118)는 동일한 비트 라인(200a 및 200b)을 따른 멀티 비트 메모리 셀(112a 내지 112d)이 판독될 때마다 비트 라인(200a 및 200b)에 대한 인버트된 데이터 인디케이터들(114a 및 114b)의 상태를 판독한다. 감지 회로(118)는 선택된 비트 라인(200a 및 200b)에 커플링된 감지 증폭기의 기준 레벨을, 인버트된 데이터 인디케이터(114a 및 114b)의 상태를 감지하는 제 1 레벨, 및 멀티 비트 메모리 셀들(112a 내지 112d)의 상태를 감지하는 제 2 레벨로 설정한다.
다음의 실시예에서, 인버트된 데이터 인디케이터들(114a 및 114b)은 단일 비트 메모리 셀들이다. "0"으로 설정된 단일 비트 메모리 셀(114a)의 상 변화 요소(208a)에 응답하여, 멀티 비트 메모리 셀들(112a 및 112b)의 상 변화 요소들(212a 및 212b)로부터 판독된 데이터는 외부 회로로 전달되기 이전에 인버트되지 않는다. "1"로 설정된 단일 비트 메모리 셀(114a)의 상 변화 요소(208a)에 응답하여, 멀티 비트 메모리 셀들(112a 및 112b)의 상 변화 요소들(212a 및 212b)로부터 판독된 데이터는 외부 회로로 전달되기 이전에 인버트된다. "0"으로 설정된 단일 비트 메모리 셀(114b)의 상 변화 요소(208b)에 응답하여, 멀티 비트 메모리 셀들(112c 및 112d)의 상 변화 요소들(212c 및 212d)로부터 판독된 데이터는 외부 회로로 전달되기 이전에 인버트되지 않는다. "1"로 설정된 단일 비트 메모리 셀(114b)의 상 변화 요소(208b)에 응답하여, 멀티 비트 메모리 셀들(112c 및 112d)의 상 변화 요소들(212c 및 212d)로부터 판독된 데이터는 외부 회로로 전달되기 이전에 인버트된다. 또 다른 실시예에서, 단일 비트 메모리 셀(114a 및 114b)에 저장된 "1"은 연계된 멀티 비트 메모리 셀들(112a 내지 112d)에 저장된 데이터가 인버트되지 않는다는 것을 나타내고, 단일 비트 메모리 셀(114a 및 114b)에 저장된 "0"은 연계된 멀티 비트 메모리 셀들(112a 내지 112d)에 저장된 데이터가 인버트된다는 것을 나타낸다.
다음의 실시예에서, 인버트된 데이터 인디케이터들(114a 및 114b)은 멀티 비트 메모리 셀들이다. "00"으로 설정된 멀티 비트 메모리 셀(114a)의 상 변화 요소(208a)에 응답하여, 멀티 비트 메모리 셀(112a)의 상 변화 요소(212a)로부터 판독된 데이터는 외부 회로로 전달되기 이전에 인버트되지 않으며, 멀티 비트 메모리 셀(112b)의 상 변화 요소(212b)로부터 판독된 데이터는 외부 회로로 전달되기 이전에 인버트되지 않는다. "01"로 설정된 멀티 비트 메모리 셀(114a)의 상 변화 요소(208a)에 응답하여, 멀티 비트 메모리 셀(112a)의 상 변화 요소(212a)로부터 판독된 데이터는 외부 회로로 전달되기 이전에 인버트되지 않으며, 멀티 비트 메모리 셀(112b)의 상 변화 요소(212b)로부터 판독된 데이터는 외부 회로로 전달되기 이전에 인버트된다. "10"으로 설정된 멀티 비트 메모리 셀(114a)의 상 변화 요소(208a) 에 응답하여, 멀티 비트 메모리 셀(112a)의 상 변화 요소(212a)로부터 판독된 데이터는 외부 회로로 전달되기 이전에 인버트되며, 멀티 비트 메모리 셀(112b)의 상 변화 요소(212b)로부터 판독된 데이터는 외부 회로로 전달되기 이전에 인버트되지 않는다. "11"로 설정된 멀티 비트 메모리 셀(114a)의 상 변화 요소(208a)에 응답하여, 멀티 비트 메모리 셀(112a)의 상 변화 요소(212a)로부터 판독된 데이터는 외부 회로로 전달되기 이전에 인버트되며, 멀티 비트 메모리 셀(112b)의 상 변화 요소(212b)로부터 판독된 데이터는 외부 회로로 전달되기 이전에 인버트된다. 멀티 비트 메모리 셀(114b)은 비트 라인(200b)을 따른 멀티 비트 메모리 셀들(112c 및 112d)용 멀티 비트 메모리 셀(114a)과 유사하게 사용된다. 또 다른 실시예에서, 멀티 비트 메모리 셀(114)에 저장된 "11"은 연계된 멀티 비트 메모리 셀들(112)에 저장된 데이터가 인버트되지 않는다는 것을 나타내고, 멀티 비트 메모리 셀(114)에 저장된 "00"은 연계된 멀티 비트 메모리 셀들(112)에 저장된 데이터가 인버트된다는 것을 나타낸다.
인버트된 데이터 인디케이터(114a)의 설정 동작 시, 설정 전류 또는 전압 펄스는 선택적으로 인에이블되고, 비트 라인(200a)을 통해 상 변화 요소(208a)로 보내짐에 따라, 상기 상 변화 요소(208a)를 그 결정화 온도 이상으로(그러나 통상적으로는 용융 온도 이하로) 가열하며, 워드 라인(202)은 트랜지스터(210a)를 활성화하도록 선택된다. 이러한 방식으로, 상 변화 요소(208a)는 이러한 설정 동작 시 결정질 상태 또는 부분 결정질 및 부분 비정질 상태에 도달한다. 인버트된 데이터 인디케이터(114a)의 재설정 동작 시, 재설정 전류 또는 전압 펄스는 선택적으로 인에 이블되고, 비트 라인(200a)을 통해 상 변화 물질 요소(208a)에 보내진다. 재설정 전류 또는 전압은 상 변화 요소(208a)를 그 용융 온도 이상으로 신속히 가열시킨다. 전류 또는 전압 펄스가 턴 오프(turn off) 된 후, 상 변화 요소(208a)는 신속히 퀀칭 냉각되어, 비정질 상태 또는 부분 비정질 및 부분 결정질 상태가 된다. 인버트된 데이터 인디케이터(114b) 및 메모리 어레이(110a) 내의 다른 인버트된 데이터 인디케이터들(114)은 유사한 전류 또는 전압 펄스를 사용하여 인버트된 데이터 인디케이터들(114a)과 유사하게 설정 및 재설정된다.
멀티 비트 상 변화 메모리 셀(112a)의 설정 동작 시, 설정 전류 또는 전압 펄스는 선택적으로 인에이블되고, 비트 라인(200a)을 통해 상 변화 요소(212a)로 보내짐에 따라, 상기 상 변화 요소(212a)를 그 결정화 온도 이상으로(그러나 통상적으로는 용융 온도 이하로) 가열하며, 워드 라인(204a)은 트랜지스터(214a)를 활성화하도록 선택된다. 이러한 방식으로, 상 변화 요소(212a)는 이러한 설정 동작 시 그 결정질 상태 또는 부분 결정질 및 부분 비정질 상태에 도달한다. 상 변화 메모리 셀(112a)의 재설정 동작 시, 재설정 전류 또는 전압 펄스는 선택적으로 인에이블되고, 비트 라인(200a)을 통해 상 변화 물질 요소(212a)에 보내진다. 재설정 전류 또는 전압은 상 변화 요소(212a)를 그 용융 온도 이상으로 신속히 가열시킨다. 전류 또는 전압 펄스가 턴 오프 된 후, 상 변화 요소(212a)는 신속히 퀀칭 냉각되어, 비정질 상태 또는 부분 비정질 및 부분 결정질 상태가 된다. 상 변화 메모리 셀들(112b 내지 112d) 및 메모리 어레이(110a) 내의 다른 상 변화 메모리 셀들(112)은 유사한 전류 또는 전압 펄스를 사용하여 상 변화 메모리 셀(112a)과 유 사하게 설정 및 재설정된다.
도 3은 메모리 어레이(110b)의 또 다른 실시예를 예시하는 개략도이다. 일 실시예에서, 메모리 어레이(110)는 메모리 어레이(110b)와 유사하다. 메모리 어레이(110b)는 인버트된 데이터 인디케이터들(114a 내지 114d), 멀티 비트 상 변화 메모리 셀들(112a 내지 112d), 복수의 인버트된 데이터 인디케이터 비트 라인들(BLi)(220a 및 220b), 복수의 멀티 비트 메모리 셀 비트 라인들(BL)(200a 및 200b) 및 복수의 워드 라인들(WL)(204a 및 204b)을 포함한다.
각각의 인버트된 데이터 인디케이터(114)는 워드 라인(204), 비트 라인(220) 및 공통 또는 접지(206)에 전기적으로 커플링된다. 인버트된 데이터 인디케이터(114a)는 비트 라인(220a), 워드 라인(204a) 및 공통 또는 접지(206)에 전기적으로 커플링된다. 인버트된 데이터 인디케이터(114b)는 비트 라인(220a), 워드 라인(204b) 및 공통 또는 접지(206)에 전기적으로 커플링된다. 인버트된 데이터 인디케이터(114c)는 비트 라인(220b), 워드 라인(204a) 및 공통 또는 접지(206)에 전기적으로 커플링된다. 인버트된 데이터 인디케이터(114d)는 비트 라인(220b), 워드 라인(204b) 및 공통 또는 접지(206)에 전기적으로 커플링된다. 각각의 멀티 비트 상 변화 메모리 셀(112)은 도 2를 참조하여 이전에 설명되고 예시된 바와 같이 구성된다.
각각의 인버트된 데이터 인디케이터(114)는 상 변화 요소(208) 및 트랜지스터(210)를 포함한다. 인버트된 데이터 인디케이터(114a)는 상 변화 요소(208a) 및 트랜지스터(210a)를 포함한다. 상 변화 요소(208a)의 한쪽은 비트 라인(220a)에 전 기적으로 커플링되고, 상 변화 요소(208a)의 다른 한쪽은 트랜지스터(210a)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 트랜지스터(210a)의 소스-드레인 경로의 다른 한쪽은 공통 또는 접지(206)에 전기적으로 커플링된다. 트랜지스터(210a)의 게이트는 워드 라인(204a)에 전기적으로 커플링된다.
인버트된 데이터 인디케이터(114b)는 상 변화 요소(208b) 및 트랜지스터(210b)를 포함한다. 상 변화 요소(208b)의 한쪽은 비트 라인(220a)에 전기적으로 커플링되고, 상 변화 요소(208b)의 다른 한쪽은 트랜지스터(210b)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 트랜지스터(210b)의 소스-드레인 경로의 다른 한쪽은 공통 또는 접지(206)에 전기적으로 커플링된다. 트랜지스터(210b)의 게이트는 워드 라인(204b)에 전기적으로 커플링된다.
인버트된 데이터 인디케이터(114c)는 상 변화 요소(208c) 및 트랜지스터(210c)를 포함한다. 상 변화 요소(208c)의 한쪽은 비트 라인(220b)에 전기적으로 커플링되고, 상 변화 요소(208c)의 다른 한쪽은 트랜지스터(210c)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 트랜지스터(210c)의 소스-드레인 경로의 다른 한쪽은 공통 또는 접지(206)에 전기적으로 커플링된다. 트랜지스터(210c)의 게이트는 워드 라인(204a)에 전기적으로 커플링된다.
인버트된 데이터 인디케이터(114d)는 상 변화 요소(208d) 및 트랜지스터(210d)를 포함한다. 상 변화 요소(208d)의 한쪽은 비트 라인(220b)에 전기적으로 커플링되고, 상 변화 요소(208d)의 다른 한쪽은 트랜지스터(210d)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 트랜지스터(210d)의 소스-드레인 경로의 다 른 한쪽은 공통 또는 접지(206)에 전기적으로 커플링된다. 트랜지스터(210d)의 게이트는 워드 라인(204b)에 전기적으로 커플링된다.
또 다른 실시예에서, 각각의 상 변화 요소(208)는 공통 또는 접지(206)에 전기적으로 커플링되고, 각각의 트랜지스터(210)는 비트 라인(220)에 전기적으로 커플링된다. 예를 들어, 인버트된 데이터 인디케이터(114a)의 경우, 상 변화 요소(208a)의 한쪽은 공통 또는 접지(206)에 전기적으로 커플링된다. 상 변화 요소(208a)의 다른 한쪽은 트랜지스터(210a)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 트랜지스터(210a)의 소스-드레인 경로의 다른 한쪽은 비트 라인(220a)에 전기적으로 커플링된다.
일 실시예에서, 각각의 인버트된 데이터 인디케이터(114)는 연계된 멀티 비트 메모리 셀(112)에 저장된 데이터가 인버트되는지 여부를 나타내는 단일 데이터 비트를 저장하는 단일 비트 메모리 셀이다. 단일 비트 메모리 셀(114a)은 멀티 비트 메모리 셀(112a)의 상 변화 요소(212a)에 저장된 데이터가 인버트되는지 여부를 나타내는 상 변화 요소(208a)에 단일 데이터 비트를 저장한다. 단일 비트 메모리 셀(114b)은 멀티 비트 메모리 셀(112b)의 상 변화 요소(212b)에 저장된 데이터가 인버트되는지 여부를 나타내는 상 변화 요소(208b)에 단일 데이터 비트를 저장한다. 단일 비트 메모리 셀(114c)은 멀티 비트 메모리 셀(112c)의 상 변화 요소(212c)에 저장된 데이터가 인버트되는지 여부를 나타내는 상 변화 요소(208c)에 단일 데이터 비트를 저장한다. 단일 비트 메모리 셀(114d)은 멀티 비트 메모리 셀(112d)의 상 변화 요소(212d)에 저장된 데이터가 인버트되는지 여부를 나타내는 상 변화 요소(208d)에 단일 데이터 비트를 저장한다. 각각의 멀티 비트 메모리 셀(112)에 저장될 데이터 데이터가 각각의 메모리 셀(112) 내의 적용가능한 저항 상태들의 하위 절반에 저장되도록, 제어기(102)는 상기 데이터를 인버트할 것인지 여부를 결정한다.
또 다른 실시예에서, 각각의 인버트된 데이터 인디케이터(114)는 1 이상의 각각의 연계된 멀티 비트 메모리 셀(112)에 저장된 데이터가 인버트되는지 여부를 나타내는 1 이상의 데이터 비트를 저장하는 멀티 비트 메모리 셀이다. 예를 들어, 멀티 비트 메모리 셀(114a)은 2 개의 비트들을 저장할 수 있다. 제 1 비트는 멀티 비트 메모리 셀(112a)에 저장된 데이터가 인버트되는지 여부를 나타낼 수 있다. 제 2 비트는 멀티 비트 메모리 셀(112c)에 저장된 데이터가 인버트되는지 여부를 나타낼 수 있다. 이 실시예에서, 인버트된 데이터 인디케이터(114c) 및 비트 라인(220b)은 사용되지 않으므로 제거될 수 있다.
감지 회로(118)는 비트 라인들(220a 및 220b)을 통해 인버트된 데이터 인디케이터들(114a 내지 114d)의 상태들을 판독한다. 감지 회로(118)는 비트 라인들(200a 내지 200b)을 통해 멀티 비트 메모리 셀들(112a 내지 112d)의 상태를 판독한다. 일 실시예에서, 인버트된 데이터 인디케이터들(114a 내지 114d) 중 하나의 저항을 판독하기 위하여, 감지 회로(118)는 선택된 메모리 셀에 따른 워드 라인(204)을 갖는 비트 라인(220a 및 220b)을 통해 메모리 셀들(114a 내지 114d) 중 하나를 통해 흐르는 전류를 제공한다. 그 후, 감지 회로(118)는 저항 상태를 결정하기 위해 상기 메모리 셀들(114a 및 114b) 중 하나에 걸친 전압을 판독한다. 또 다른 실시예에서, 감지 회로(118)는 선택된 메모리 셀에 따른 워드 라인(204)을 갖는 비트 라인(220a 및 220b)을 통해 메모리 셀들(114a 내지 114d) 중 하나에 걸친 전압을 제공한다. 그 후, 감지 회로(118)는 저항 상태를 결정하기 위해 상기 메모리 셀들(114a 및 114b) 중 하나를 통하는 전류를 판독한다.
일 실시예에서, 멀티 비트 메모리 셀들(112a 내지 112d) 중 하나의 저항을 판독하기 위하여, 감지 회로(118)는 선택된 메모리 셀에 따라 워드 라인(204)을 갖는 비트 라인(200a 및 200b)을 통해 메모리 셀들(112a 내지 112d) 중 하나를 통해 흐르는 전류를 제공한다. 그 후, 감지 회로(118)는 저항 상태를 결정하기 위해 상기 메모리 셀들(112a 내지 112d) 중 하나에 걸친 전압을 판독한다. 또 다른 실시예에서, 감지 회로(118)는 선택된 메모리 셀에 따라 워드 라인(204)을 갖는 비트 라인(200a 및 200b)을 통해 메모리 셀들(112a 내지 112d) 중 하나에 걸친 전압을 제공한다. 그 후, 감지 회로(118)는 저항 상태를 결정하기 위해 상기 메모리 셀들(112a 내지 112d) 중 하나를 통하는 전류를 판독한다.
감지 회로(118)는 연계된 멀티 비트 메모리 셀(112a 내지 112d)이 판독될 때마다 인버트된 데이터 인디케이터(114a 내지 114d)의 상태를 판독한다. 감지 회로(118)는 비트 라인들(220a 및 220b)에 커플링된 감지 증폭기들의 기준 레벨들을, 인버트된 데이터 인디케이터들(114a 내지 114d)의 상태를 감지하는 제 1 레벨로 설정한다. 감지 회로(118)는 비트 라인들(200a 및 200b)에 커플링된 감지 증폭기들의 기준 레벨들을, 멀티 비트 메모리 셀들(112a 내지 112d)의 상태를 감지하는 제 2 레벨로 설정한다.
다음의 실시예에서, 인버트된 데이터 인디케이터들(114a 내지 114d)은 단일 비트 메모리 셀들이다. "0"으로 설정된 단일 비트 메모리 셀(114a)의 상 변화 요소(208a)에 응답하여, 멀티 비트 메모리 셀(112a)의 상 변화 요소(212a)로부터 판독된 데이터는 외부 회로로 전달되기 이전에 인버트되지 않는다. "1"로 설정된 단일 비트 메모리 셀(114a)의 상 변화 요소(208a)에 응답하여, 멀티 비트 메모리 셀(112a)의 상 변화 요소(212a)로부터 판독된 데이터는 외부 회로로 전달되기 이전에 인버트된다. "0"으로 설정된 단일 비트 메모리 셀(114b)의 상 변화 요소(208b)에 응답하여, 멀티 비트 메모리 셀(112b)의 상 변화 요소(212b)로부터 판독된 데이터는 외부 회로로 전달되기 이전에 인버트되지 않는다. "1"로 설정된 단일 비트 메모리 셀(114b)의 상 변화 요소(208b)에 응답하여, 멀티 비트 메모리 셀(112b)의 상 변화 요소들(212b)로부터 판독된 데이터는 외부 회로로 전달되기 이전에 인버트된다.
"0"으로 설정된 단일 비트 메모리 셀(114c)의 상 변화 요소(208c)에 응답하여, 멀티 비트 메모리 셀(112c)의 상 변화 요소(212c)로부터 판독된 데이터는 외부 회로로 전달되기 이전에 인버트되지 않는다. "1"로 설정된 단일 비트 메모리 셀(114c)의 상 변화 요소(208c)에 응답하여, 멀티 비트 메모리 셀(112c)의 상 변화 요소들(212c)로부터 판독된 데이터는 외부 회로로 전달되기 이전에 인버트된다. "0"으로 설정된 단일 비트 메모리 셀(114d)의 상 변화 요소(208d)에 응답하여, 멀티 비트 메모리 셀(112d)의 상 변화 요소(212d)로부터 판독된 데이터는 외부 회로로 전달되기 이전에 인버트되지 않는다. "1"로 설정된 단일 비트 메모리 셀(114d) 의 상 변화 요소(208d)에 응답하여, 멀티 비트 메모리 셀(112d)의 상 변화 요소들(212d)로부터 판독된 데이터는 외부 회로로 전달되기 이전에 인버트된다. 또 다른 실시예에서, 단일 비트 메모리 셀(114a 및 114b)에 저장된 "1"은 연계된 멀티 비트 메모리 셀들(112a 내지 112d)에 저장된 데이터가 인버트되지 않는다는 것을 나타내고, 단일 비트 메모리 셀(114a 및 114b)에 저장된 "0"은 연계된 멀티 비트 메모리 셀들(112a 내지 112d)에 저장된 데이터가 인버트된다는 것을 나타낸다.
다음의 실시예에서, 인버트된 데이터 인디케이터들(114a 내지 114d)은 멀티 비트 메모리 셀들이고, 인버트된 데이터 인디케이터들(114c 및 114d) 및 비트 라인(220b)은 제외된다. "00"으로 설정된 멀티 비트 메모리 셀(114a)의 상 변화 요소(208a)에 응답하여, 멀티 비트 메모리 셀(112a)의 상 변화 요소(212a)로부터 판독된 데이터는 외부 회로로 전달되기 이전에 인버트되지 않으며, 멀티 비트 메모리 셀(112c)의 상 변화 요소(212c)로부터 판독된 데이터는 외부 회로로 전달되기 이전에 인버트되지 않는다. "01"로 설정된 멀티 비트 메모리 셀(114a)의 상 변화 요소(208a)에 응답하여, 멀티 비트 메모리 셀(112a)의 상 변화 요소(212a)로부터 판독된 데이터는 외부 회로로 전달되기 이전에 인버트되지 않으며, 멀티 비트 메모리 셀(112c)의 상 변화 요소(212c)로부터 판독된 데이터는 외부 회로로 전달되기 이전에 인버트된다. "10"으로 설정된 멀티 비트 메모리 셀(114a)의 상 변화 요소(208a)에 응답하여, 멀티 비트 메모리 셀(112a)의 상 변화 요소(212a)로부터 판독된 데이터는 외부 회로로 전달되기 이전에 인버트되며, 멀티 비트 메모리 셀(112c)의 상 변화 요소(212c)로부터 판독된 데이터는 외부 회로로 전달되기 이전에 인버트되지 않는다. "11"로 설정된 멀티 비트 메모리 셀(114a)의 상 변화 요소(208a)에 응답하여, 멀티 비트 메모리 셀(112a)의 상 변화 요소(212a)로부터 판독된 데이터는 외부 회로로 전달되기 이전에 인버트되며, 멀티 비트 메모리 셀(112c)의 상 변화 요소(212c)로부터 판독된 데이터는 외부 회로로 전달되기 이전에 인버트된다. 멀티 비트 메모리 셀(114b)은 워드 라인(204b)을 따른 멀티 비트 메모리 셀들(112b 및 112d)용 멀티 비트 메모리 셀(114a)과 유사하게 사용된다. 또 다른 실시예에서, 멀티 비트 메모리 셀(114)에 저장된 "11"은 연계된 멀티 비트 메모리 셀들(112)에 저장된 데이터가 인버트되지 않는다는 것을 나타내고, 멀티 비트 메모리 셀(114)에 저장된 "00"은 연계된 멀티 비트 메모리 셀들(112)에 저장된 데이터가 인버트된다는 것을 나타낸다.
인버트된 데이터 인디케이터(114a)의 설정 동작 시, 설정 전류 또는 전압 펄스는 선택적으로 인에이블되고, 비트 라인(220a)을 통해 상 변화 요소(208a)로 보내짐에 따라, 상기 상 변화 요소(208a)를 그 결정화 온도 이상으로(그러나 통상적으로는 용융 온도 이하로) 가열하며, 워드 라인(204a)은 트랜지스터(210a)를 활성화하도록 선택된다. 이러한 방식으로, 상 변화 요소(208a)는 이러한 설정 동작 시 결정질 상태 또는 부분 결정질 및 부분 비정질 상태에 도달한다. 인버트된 데이터 인디케이터(114a)의 재설정 동작 시, 재설정 전류 또는 전압 펄스는 선택적으로 인에이블되고, 비트 라인(220a)을 통해 상 변화 물질 요소(208a)에 보내진다. 재설정 전류 또는 전압은 상 변화 요소(208a)를 그 용융 온도 이상으로 신속히 가열시킨다. 전류 또는 전압 펄스가 턴 오프 된 후, 상 변화 요소(208a)는 신속히 퀀칭 냉 각되어, 비정질 상태 또는 부분 비정질 및 부분 결정질 상태가 된다. 인버트된 데이터 인디케이터들(114b 내지 114d) 및 메모리 어레이(110b) 내의 다른 인버트된 데이터 인디케이터들(114)은 유사한 전류 또는 전압 펄스를 사용하여 인버트된 데이터 인디케이터들(114a)과 유사하게 설정 및 재설정된다. 멀티 비트 상 변화 메모리 셀들(112a 내지 112d)은 도 2를 참조하여 이전에 설명되고 예시된 바와 같이 설정 및 재설정된다.
도 4는 메모리 어레이(110c)의 또 다른 실시예를 예시하는 개략도이다. 일 실시예에서, 메모리 어레이(110)는 메모리 어레이(110c)와 유사하다. 메모리 어레이(110c)는 단일 비트 상 변화 메모리 셀들(114a 내지 114d), 멀티 비트 상 변화 메모리 셀들(112a 내지 112d), 복수의 단일 비트 메모리 셀 비트 라인들(BLi)(220a 및 220b), 복수의 멀티 비트 메모리 셀 비트 라인들(BL)(200a 및 200b) 및 복수의 워드 라인들(WL)(204a 및 204b)을 포함한다. 메모리 어레이(110c)에서는 각각의 단일 비트 메모리 셀(114) 및 멀티 비트 메모리 셀(112)이 단일 트랜지스터를 공유한다는 것을 제외하고, 메모리 어레이(110c)는 도 3을 참조하여 이전에 설명되고 예시된 메모리 어레이(11b)와 유사하다.
각각의 단일 비트 상 변화 메모리 셀(114)은 상 변화 요소(208) 및 공유된 트랜지스터(230)를 포함한다. 각각의 멀티 비트 상 변화 메모리 셀(112)은 상 변화 요소(212) 및 공유된 트랜지스터(230)를 포함한다. 예시된 실시예에서는 트랜지스터(230)가 FET이지만, 다른 실시예들에서 트랜지스터(230)는 바이폴라 트랜지스터 또는 3D 트랜지스터 구조체와 같은 다른 적절한 디바이스들일 수 있다. 다른 실시 예들에서, 트랜지스터(230) 대신에 다이오드-형 구조체가 사용될 수 있다. 단일 비트 메모리 셀(114a)은 상 변화 요소(208a) 및 공유된 트랜지스터(230a)를 포함한다. 멀티 비트 메모리 셀(112a)은 상 변화 요소(212a) 및 공유된 트랜지스터(230a)를 포함한다. 상 변화 요소(208a)의 한쪽은 비트 라인(220a)에 전기적으로 커플링되고, 상 변화 요소(208a)의 다른 한쪽은 상 변화 요소(212a)의 한쪽 및 트랜지스터(230a)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 상 변화 요소(212a)의 다른 한쪽은 비트 라인(200a)에 전기적으로 커플링된다. 트랜지스터(230a)의 소스-드레인 경로의 다른 한쪽은 공통 또는 접지(206)에 전기적으로 커플링된다. 트랜지스터(230a)의 게이트는 워드 라인(204a)에 전기적으로 커플링된다.
단일 비트 메모리 셀(114b)은 상 변화 요소(208b) 및 공유된 트랜지스터(230b)를 포함한다. 멀티 비트 메모리 셀(112b)은 상 변화 요소(212b) 및 공유된 트랜지스터(230b)를 포함한다. 상 변화 요소(208b)의 한쪽은 비트 라인(220a)에 전기적으로 커플링되고, 상 변화 요소(208b)의 다른 한쪽은 상 변화 요소(212b)의 한쪽 및 트랜지스터(230b)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 상 변화 요소(212b)의 다른 한쪽은 비트 라인(200a)에 전기적으로 커플링된다. 트랜지스터(230b)의 소스-드레인 경로의 다른 한쪽은 공통 또는 접지(206)에 전기적으로 커플링된다. 트랜지스터(230b)의 게이트는 워드 라인(204b)에 전기적으로 커플링된다.
단일 비트 메모리 셀(114c)은 상 변화 요소(208c) 및 공유된 트랜지스 터(230c)를 포함한다. 멀티 비트 메모리 셀(112c)은 상 변화 요소(212c) 및 공유된 트랜지스터(230c)를 포함한다. 상 변화 요소(208c)의 한쪽은 비트 라인(220b)에 전기적으로 커플링되고, 상 변화 요소(208c)의 다른 한쪽은 상 변화 요소(212c)의 한쪽 및 트랜지스터(230c)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 상 변화 요소(212c)의 다른 한쪽은 비트 라인(200b)에 전기적으로 커플링된다. 트랜지스터(230c)의 소스-드레인 경로의 다른 한쪽은 공통 또는 접지(206)에 전기적으로 커플링된다. 트랜지스터(230c)의 게이트는 워드 라인(204a)에 전기적으로 커플링된다.
단일 비트 메모리 셀(114d)은 상 변화 요소(208d) 및 공유된 트랜지스터(230d)를 포함한다. 멀티 비트 메모리 셀(112d)은 상 변화 요소(212d) 및 트랜지스터(230d)를 포함한다. 상 변화 요소(208d)의 한쪽은 비트 라인(220b)에 전기적으로 커플링되고, 상 변화 요소(208d)의 다른 한쪽은 상 변화 요소(212d)의 한쪽 및 트랜지스터(230d)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 상 변화 요소(212d)의 다른 한쪽은 비트 라인(200b)에 전기적으로 커플링된다. 트랜지스터(230d)의 소스-드레인 경로의 다른 한쪽은 공통 또는 접지(206)에 전기적으로 커플링된다. 트랜지스터(230d)의 게이트는 워드 라인(204b)에 전기적으로 커플링된다.
감지 회로(118)는 비트 라인들(220a 및 220b)을 통해 단일 비트 메모리 셀들(114a 내지 114d)의 상태들을 판독한다. 감지 회로(118)는 비트 라인들(220a 및 220b)을 통해 멀티 비트 메모리 셀들(112a 내지 112d)의 상태들을 판독한다. 일 실 시예에서, 단일 비트 메모리 셀들(114a 내지 114d) 및 연계된 멀티 비트 메모리 셀(112a 내지 112d) 중 하나의 저항을 판독하기 위하여, 감지 회로(118)는 선택된 메모리 셀 쌍에 따라 워드 라인(204)을 갖는, 비트 라인(220a 및 220b)을 통해 단일 비트 메모리 셀들(114a 내지 114d) 중 선택된 하나, 및 비트 라인(200a 및 200b)을 통해 멀티 비트 메모리 셀들(112a 내지 112d) 중 선택된 하나를 통해 흐르는 전류를 제공한다. 그 후, 감지 회로(118)는 각각의 메모리 셀의 저항 상태들을 결정하기 위해 상기 단일 비트 메모리 셀들(114a 내지 114d) 중 하나, 및 상기 멀티 비트 메모리 셀들(112a 내지 112d) 중 하나에 걸친 전압을 판독한다. 또 다른 실시예에서, 감지 회로(118)는 선택된 메모리 셀 쌍에 따라 워드 라인(204)을 갖는, 비트 라인(220a 및 220b)을 통하는 메모리 셀들(114a 내지 114d), 및 비트 라인(200a 및 200b)을 통하는 연계된 멀티 비트 메모리 셀(112a 내지 112d) 중 하나에 걸친 전압을 제공한다. 그 후, 감지 회로(118)는 각각의 저항 상태들을 결정하기 위해 상기 단일 비트 메모리 셀들(114a 내지 114b) 중 하나, 및 상기 멀티 비트 메모리 셀들(112a 내지 112d) 중 하나를 통하는 전류를 판독한다.
감지 회로(118)는 연계된 멀티 비트 메모리 셀(112a 내지 112d)이 판독될 때마다 단일 비트 메모리 셀(114a 내지 114d)의 상태를 판독한다. 감지 회로(118)는 선택된 비트 라인들(220a 및 220b)에 커플링된 감지 증폭기의 기준 레벨들을, 단일 비트 메모리 셀들(114a 내지 114d)의 상태를 감지하는 제 1 레벨로 설정한다. 감지 회로(118)는 선택된 비트 라인들(200a 및 200b)에 커플링된 감지 증폭기의 기준 레벨들을, 멀티 비트 메모리 셀들(112a 내지 112d)의 상태를 감지하는 제 2 레벨로 설정한다.
단일 비트 메모리 셀들(114a 내지 114d)은 연계된 멀티 비트 메모리 셀(112a 내지 112d)에 저장된 데이터가 인버트되는지 여부를 나타내는 단일 데이터 비트를 저장한다. 트랜지스터들(210 및 214) 대신에 공유된 트랜지스터(230)가 사용된다는 것을 제외하고, 단일 비트 메모리 셀들(114a 내지 114d) 및 멀티 비트 메모리 셀들(112a 내지 112d)은 도 3을 참조하여 이전에 설명되고 예시된 바와 같이 설정 및 재설정된다.
도 5는 메모리 어레이(110b) 또는 메모리 어레이(110c)에서 멀티 비트 메모리 셀(112) 당 3 개의 데이터 비트들을 저장하는 메모리 셀 값들의 일 실시예를 예시하는 표(300)이다. 표(300)는 여하한의 데이터를 인버트하지 않고 3 개의 데이터 비트들을 저장하는 원래의 적용가능한 저항 상태들, 모든 가능한 3 개의 비트 데이터 값들에 대한 원래 데이터, 적용가능한 인버트된 데이터(X는 인버트되지 않는 데이터를 나타냄), 및 연계된 멀티 비트 메모리 셀(112)에 저장된 데이터가 인버트되는지 여부를 나타내는 연계된 단일 비트 메모리 셀(114)에 저장된 비트를 목록화한다.
표(300)에 나타낸 바와 같이, 원래의 적용가능한 저항 상태들(5 내지 8)은 데이터 비트들을 인버트하고, 단일 비트 메모리 셀(144) 데이터를 "1"로 설정함으로써, 각각 저항 상태(4 내지 1)로 대체된다. 이러한 방식으로, 적용가능한 저항 상태들의 상위 절반이 사용되지 않는다. 상기 적용가능한 저항 상태들의 상위 절반이 사용되지 않으면, 멀티 비트 메모리 셀들(112)에 저장된 데이터는 더 빠르게 액 세스될 수 있다. 다른 실시예들에서, 저항 상태들(5 내지 8)에 할당된 원래 데이터가 인버트된 때의 저항 상태들(1 내지 4)에 저장된 데이터에 대응하는 한, 각각의 저항 상태에 할당된 원래 데이터는 예시된 데이터와 상이하다.
도 6은 메모리 어레이(110b) 또는 메모리 어레이(110c)에서 멀티 비트 메모리 셀(112) 당 4 개의 데이터 비트들을 저장하는 메모리 셀 값들의 일 실시예를 예시하는 표(350)이다. 표(350)는 여하한의 데이터를 인버트하지 않고 4 개의 데이터 비트들을 저장하는 원래의 적용가능한 저항 상태들, 모든 가능한 4 개의 비트 데이터 값들에 대한 원래 데이터, 적용가능한 인버트된 데이터(X는 인버트되지 않는 데이터를 나타냄), (인버트된 데이터를 변화시키는) 새로운 저항 상태들, 및 연계된 멀티 비트 메모리 셀(112)에 저장된 데이터가 인버트되는지 여부를 나타내는 연계된 단일 비트 메모리 셀(114)에 저장된 비트를 목록화한다.
표(350)에 나타낸 바와 같이, 원래의 적용가능한 저항 상태들(9 내지 16)은 데이터 비트들을 인버트하고, 단일 비트 메모리 셀(144) 데이터를 "1"로 설정함으로써, 각각 저항 상태(8 내지 1)로 대체된다. 이러한 방식으로, 적용가능한 저항 상태들의 상위 절반이 사용되지 않는다. 상기 적용가능한 저항 상태들의 상위 절반이 사용되지 않으면, 멀티 비트 메모리 셀들(112)에 저장된 데이터는 더 빠르게 액세스될 수 있다. 다른 실시예들에서, 저항 상태들(9 내지 16)에 할당된 원래 데이터가 인버트된 때의 저항 상태들(1 내지 8)에 저장된 데이터에 대응하는 한, 각각의 저항 상태에 할당된 원래 데이터는 예시된 데이터와 상이하다.
도 7은 여러 개의 메모리 셀 저항 값들(414)에 대한 액세스 시간(404) 대 측 정 정확성(402)의 일 실시예를 예시하는 그래프(400)이다. 그래프(400)에 예시된 바와 같이, 상 변화 요소의 최대 저항 상태가 높을수록, 액세스 시간이 더 길어진다. 예를 들어, 도면번호(410)에 나타낸 바와 같이 최대 1 ㏁의 저항 상태의 경우, 액세스 시간은 약 300 ns이며, 도면번호(412)에 나타낸 바와 같이 5 %의 정확성을 달성한다. 도면번호(406)에 나타낸 바와 같이 최대 128 ㏀의 저항 상태의 경우, 액세스 시간은 약 100 ns이며, 도면번호(408)에 나타낸 바와 같이 5 %의 정확성을 달성한다. 그러므로, 연계된 멀티 비트 메모리 셀 또는 셀들에 저장된 데이터가 인버트되는지 여부를 나타내는 인버트된 데이터 인디케이터와 조합하여 멀티 비트 메모리 셀들의 적용가능한 저항 상태들의 하위 절반을 이용함으로써, 멀티 비트 메모리 셀들에 대한 액세스 시간이 단축된다.
본 명세서에 설명된 상기 특정 실시예들은 실질적으로 상 변화 메모리 셀들을 사용하는 것에 중점을 두었지만, 본 발명은 멀티 비트 용량(capability)을 포함하는 여하한의 적절한 타입의 저항성 메모리 요소들에 적용될 수 있다.
본 명세서에서는 특정 실시예들이 예시되고 서술되었으나, 보통의 당업자라면 본 발명의 범위를 벗어나지 않고 다양한 대안적인 및/또는 균등한 구현예들이 도시되고 설명된 상기 특정 실시예들을 대체할 수 있다는 것을 이해할 것이다. 본 출원서는 본 명세서에서 개시된 특정 실시예들의 어떠한 응용예 및 변형예들도 포괄하도록 의도된다. 그러므로, 본 발명은 오직 청구항과 그 균등론에 의해서만 제한되도록 의도된다.
첨부한 도면들은 본 발명의 더 많은 이해를 제공하기 위해 포함되며 본 명세서의 일부분에 통합되고 그 일부분을 구성한다. 본 도면들은 본 발명의 실시예들을 예시하며, 도면설명과 함께 본 발명의 원리들을 설명하는 역할을 한다. 본 발명의 다른 실시예들 및 본 발명의 의도된 다수의 장점들은 다음의 상세한 설명을 참조함으로써 더 쉽게 이해될 것이다. 본 도면들의 요소들은 서로에 대해 축척대로 되어 있지는 않다. 동일한 참조 부호는 대응하는 유사한 부분을 나타낸다.
도 1은 메모리 디바이스의 일 실시예를 예시하는 블록도;
도 2는 메모리 어레이의 일 실시예를 예시하는 개략도;
도 3은 메모리 어레이의 또 다른 실시예를 예시하는 개략도;
도 4는 메모리 어레이의 또 다른 실시예를 예시하는 개략도;
도 5는 메모리 셀당 3 개의 데이터 비트들을 저장하는 메모리 셀 값들의 일 실시예를 예시하는 표;
도 6은 메모리 셀당 4 개의 데이터 비트들을 저장하는 메모리 셀 값들의 일 실시예를 예시하는 표; 및
도 7은 여러 개의 메모리 셀 저항 값들에 대한 액세스 시간 대 측정 정확성의 일 실시예를 예시하는 그래프이다.

Claims (36)

  1. 메모리에 있어서,
    제 1 멀티 비트 저항성 메모리 셀; 및
    상기 제 1 멀티 비트 저항성 메모리 셀에 저장된 데이터가 인버트(invert)되는지 여부를 나타내는 비트를 저장하는 단일 비트 저항성 메모리 셀을 포함하는 것을 특징으로 하는 메모리.
  2. 제 1 항에 있어서,
    제 2 멀티 비트 저항성 메모리 셀을 더 포함하고,
    상기 단일 비트 저항성 메모리 셀은 상기 제 2 멀티 비트 저항성 메모리 셀에 저장된 데이터가 인버트되는지 여부를 나타내는 상기 비트를 저장하는 것을 특징으로 하는 메모리.
  3. 제 2 항에 있어서,
    상기 단일 비트 저항성 메모리 셀, 상기 제 1 멀티 비트 저항성 메모리 셀, 및 상기 제 2 멀티 비트 저항성 메모리 셀에 커플링된 비트 라인을 더 포함하는 것을 특징으로 하는 메모리.
  4. 제 1 항에 있어서,
    상기 제 1 멀티 비트 저항성 메모리 셀, 및 상기 단일 비트 저항성 메모리 셀에 커플링된 워드 라인을 더 포함하는 것을 특징으로 하는 메모리.
  5. 제 1 항에 있어서,
    상기 제 1 멀티 비트 저항성 메모리 셀에 커플링된 제 1 비트 라인; 및
    상기 단일 비트 저항성 메모리 셀에 커플링된 제 2 비트 라인을 더 포함하는 것을 특징으로 하는 메모리.
  6. 제 1 항에 있어서,
    상기 제 1 멀티 비트 저항성 메모리 셀은 제 1 선택 디바이스를 포함하고, 상기 단일 비트 저항성 메모리 셀은 제 2 선택 디바이스를 포함하는 것을 특징으로 하는 메모리.
  7. 제 1 항에 있어서,
    상기 제 1 멀티 비트 저항성 메모리 셀 및 상기 단일 비트 저항성 메모리 셀은 선택 디바이스를 공유하는 것을 특징으로 하는 메모리.
  8. 제 1 항에 있어서,
    상기 제 1 멀티 비트 저항성 메모리 셀은 제 1 상 변화 메모리 셀을 포함하고;
    상기 단일 비트 저항성 메모리 셀은 단일 비트 상 변화 메모리 셀을 포함하는 것을 특징으로 하는 메모리.
  9. 메모리에 있어서,
    저항 상태들의 상위 절반 및 하위 절반을 포함하는 제 1 상 변화 요소를 포함하고, 상기 저항 상태들의 상기 상위 절반에 할당된 데이터는 상기 저항 상태들의 상기 하위 절반에 저장되도록 인버트되고;
    상기 제 1 상 변화 요소에 저장된 데이터가 인버트되는지 여부를 나타내는 하나의 데이터 비트를 저장하는 제 2 상 변화 요소를 포함하는 것을 특징으로 하는 메모리.
  10. 제 9 항에 있어서,
    상기 제 1 상 변화 요소 및 상기 제 2 상 변화 요소에 액세스하도록 상기 제 1 상 변화 요소 및 상기 제 2 상 변화 요소에 커플링된 선택 디바이스를 더 포함하는 것을 특징으로 하는 메모리.
  11. 제 9 항에 있어서,
    상기 제 1 상 변화 요소에 액세스하도록 상기 제 1 상 변화 요소에 커플링된 제 1 선택 디바이스; 및
    상기 제 2 상 변화 요소에 액세스하도록 상기 제 2 상 변화 요소에 커플링된 제 2 선택 디바이스를 더 포함하는 것을 특징으로 하는 메모리.
  12. 제 11 항에 있어서,
    상기 제 1 상 변화 요소 및 상기 제 2 상 변화 요소에 커플링된 비트 라인을 더 포함하는 것을 특징으로 하는 메모리.
  13. 제 12 항에 있어서,
    상기 제 1 선택 디바이스에 커플링된 제 1 워드 라인; 및
    상기 제 2 선택 디바이스에 커플링된 제 2 워드 라인을 더 포함하는 것을 특징으로 하는 메모리.
  14. 제 11 항에 있어서,
    상기 제 1 상 변화 요소에 커플링된 제 1 비트 라인; 및
    상기 제 2 상 변화 요소에 커플링된 제 2 비트 라인을 더 포함하는 것을 특징으로 하는 메모리.
  15. 제 14 항에 있어서,
    상기 제 1 선택 디바이스 및 상기 제 2 선택 디바이스에 커플링된 워드 라인을 더 포함하는 것을 특징으로 하는 메모리.
  16. 메모리에 있어서,
    멀티 비트 데이터가 제 1 저항성 메모리 요소의 저항 상태들의 상위 절반 또는 하위 절반에 할당되는지 여부를 결정하는 수단;
    상기 멀티 비트 데이터가 상기 저항 상태들의 상위 절반에 할당된다는 결정에 응답하여 상기 멀티 비트 데이터를 인버트하는 수단;
    상기 제 1 저항성 메모리 요소의 상기 저항 상태들의 상기 하위 절반에 상기 멀티 비트 데이터를 저장하는 수단; 및
    상기 제 1 저항성 메모리 요소에 저장된 상기 멀티 비트 데이터가 인버트되는지를 나타내는 제 2 저항성 메모리 요소에 단일 비트를 저장하는 수단을 포함하는 것을 특징으로 하는 메모리.
  17. 제 16 항에 있어서,
    상기 제 1 저항성 메모리 요소 및 상기 제 2 저항성 메모리 요소를 선택하는 단일 수단을 더 포함하는 것을 특징으로 하는 메모리.
  18. 제 16 항에 있어서,
    상기 제 1 저항성 메모리 요소를 선택하는 수단; 및
    상기 제 2 저항성 메모리 요소를 선택하는 수단을 더 포함하는 것을 특징으로 하는 메모리.
  19. 제 16 항에 있어서,
    상기 제 1 저항성 메모리 요소는 제 1 상 변화 요소를 포함하고;
    상기 제 2 저항성 메모리 요소는 제 2 상 변화 요소를 포함하는 것을 특징으로 하는 메모리.
  20. 메모리를 제조하는 방법에 있어서,
    저항 상태들의 상위 절반 및 하위 절반을 포함하는 제 1 저항성 메모리 요소를 제공하는 단계를 포함하고, 상기 저항 상태들의 상기 상위 절반에 할당된 데이터는 상기 저항 상태들의 상기 하위 절반에 저장되도록 인버트되며; 및
    상기 제 1 저항성 메모리 요소에 저장된 데이터가 인버트되는지 여부를 나타내는 하나의 데이터 비트를 저장하는 제 2 저항성 메모리 요소를 제공하는 것을 특징으로 하는 메모리를 제조하는 방법.
  21. 제 20 항에 있어서,
    상기 제 1 저항성 메모리 요소 및 상기 제 2 저항성 메모리 요소에 액세스하도록 상기 제 1 저항성 메모리 요소 및 상기 제 2 저항성 메모리 요소에 선택 디바이스를 커플링하는 단계를 더 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  22. 제 20 항에 있어서,
    상기 제 1 저항성 메모리 요소에 액세스하도록 상기 제 1 저항성 메모리 요소에 제 1 선택 디바이스를 커플링하는 단계; 및
    상기 제 2 저항성 메모리 요소에 액세스하도록 상기 제 2 저항성 메모리 요소에 제 2 선택 디바이스를 커플링하는 단계를 더 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  23. 제 22 항에 있어서,
    상기 제 1 저항성 메모리 요소 및 상기 제 2 저항성 메모리 요소에 비트 라인을 커플링하는 단계를 더 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  24. 제 23 항에 있어서,
    상기 제 1 선택 디바이스에 제 1 워드 라인을 커플링하는 단계; 및
    상기 제 2 선택 디바이스에 제 2 워드 라인을 커플링하는 단계를 더 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  25. 제 22 항에 있어서,
    상기 제 1 저항성 메모리 요소에 제 1 비트 라인을 커플링하는 단계; 및
    상기 제 2 저항성 메모리 요소에 제 2 비트 라인을 커플링하는 단계를 더 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  26. 제 25 항에 있어서,
    상기 제 1 선택 디바이스 및 상기 제 2 선택 디바이스에 워드 라인을 커플링하는 단계를 더 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  27. 제 20 항에 있어서,
    상기 제 1 저항성 메모리 요소를 제공하는 단계는 제 1 상 변화 요소를 제공하는 단계를 포함하고;
    상기 제 2 저항성 메모리 요소를 제공하는 단계는 제 2 상 변화 요소를 제공하는 단계를 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  28. 메모리를 프로그램하는 방법에 있어서,
    멀티 비트 데이터가 제 1 상 변화 요소의 저항 상태들의 상위 절반 또는 하위 절반에 할당되는지 여부를 결정하는 단계;
    상기 멀티 비트 데이터가 상기 저항 상태들의 상기 상위 절반에 할당된다는 결정에 응답하여 상기 멀티 비트 데이터를 인버트하는 단계;
    상기 제 1 상 변화 요소의 상기 저항 상태들의 상기 하위 절반에 상기 멀티 비트 데이터를 저장하는 단계; 및
    상기 제 1 상 변화 요소에 저장된 상기 멀티-비트 데이터가 인버트되는지 여부를 나타내는 제 2 상 변화 요소에 단일 비트를 저장하는 단계를 포함하는 것을 특징으로 하는 메모리를 프로그램하는 방법.
  29. 제 28 항에 있어서,
    상기 멀티 비트 데이터를 저장하는 단계, 및 상기 단일 비트를 저장하는 단계는 단일 선택 디바이스를 사용하여 상기 제 1 상 변화 요소 및 상기 제 2 상 변화 요소를 선택하는 단계를 포함하는 것을 특징으로 하는 메모리를 프로그램하는 방법.
  30. 제 28 항에 있어서,
    상기 멀티 비트 데이터를 저장하는 단계는 제 1 선택 디바이스를 사용하여 상기 제 1 상 변화 요소를 선택하는 단계를 포함하고,
    상기 단일 비트를 저장하는 단계는 제 2 선택 디바이스를 사용하여 상기 제 2 상 변화 요소를 선택하는 단계를 포함하는 것을 특징으로 하는 메모리를 프로그램하는 방법.
  31. 메모리에 있어서,
    저항 상태들의 상위 절반 및 하위 절반을 포함하는 제 1 저항성 메모리 요소를 포함하고, 상기 저항 상태들의 상기 상위 절반에 할당된 데이터는 상기 저항 상태들의 상기 하위 절반에 저장되도록 인버트되고; 및
    상기 제 1 저항성 메모리 요소에 저장된 데이터가 인버트되는지 여부를 나타내는 인디케이터(indicator)를 포함하는 것을 특징으로 하는 메모리.
  32. 제 31 항에 있어서,
    상기 인디케이터는 멀티 비트 상 변화 메모리 셀을 포함하는 것을 특징으로 하는 메모리.
  33. 제 32 항에 있어서,
    저항 상태들의 상위 절반 및 하위 절반을 포함하는 제 2 저항성 메모리 요소를 더 포함하고, 상기 저항 상태들의 상기 상위 절반에 할당된 데이터는 상기 저항 상태들의 상기 하위 절반에 저장되도록 인버트되며;
    상기 인디케이터는 상기 제 1 저항성 메모리 요소에 저장된 데이터가 인버트되는지 여부, 및 상기 제 2 저항성 메모리 요소에 저장된 데이터가 인버트되는지 여부를 개별적으로 나타내는 것을 특징으로 하는 메모리.
  34. 제 33 항에 있어서,
    상기 제 1 저항성 메모리 요소, 상기 제 2 저항성 메모리 요소 및 상기 인디케이터에 커플링된 비트 라인을 더 포함하는 것을 특징으로 하는 메모리.
  35. 제 33 항에 있어서,
    상기 제 1 저항성 메모리 요소에 커플링된 제 1 비트 라인;
    상기 제 2 저항성 메모리 요소에 커플링된 제 2 비트 라인; 및
    상기 인디케이터에 커플링된 제 3 비트 라인을 더 포함하는 것을 특징으로 하는 메모리.
  36. 제 31 항에 있어서,
    상기 제 1 저항성 메모리 요소는 제 1 상 변화 요소를 포함하는 것을 특징으로 하는 메모리.
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