CN101625894A - 非易失性存储器装置及其操作方法 - Google Patents

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Abstract

公开了一种非易失性存储器装置及其操作方法。非易失性存储器装置包括：存储器单元阵列，其包括第一存储器单元和相邻的第二存储器单元；以及数据输入/输出电路，其被配置成将第一存储器单元作为m比特单元操作并且将第二存储器单元作为n比特单元操作，其中m不等于n。存储器单元阵列可以包括与第一存储器单元相邻的第三存储器单元并且数据输入/输出电路可被进一步配置成将第三存储器单元作为k比特单元操作。数据输入/输出电路可被配置成响应于检测到对于第一存储器单元的擦除操作的数目满足预定准则而将第一存储器单元作为j比特单元操作，其中j小于n。

Description

非易失性存储器装置及其操作方法
相关申请的交叉参考
[0001]本美国正式专利申请在35U.S.C.§119下要求在2008年7月11日提交的韩国专利申请No.10-2008-0067707的优先权，其整体内容在此处通过引用并入。
技术领域
[0002]本发明涉及半导体存储器装置，并且更具体地，涉及非易失性存储器装置、并入该装置的计算系统和该装置的操作方法。
背景技术
[0003]越来越多的电子设备采用非易失性存储器装置。例如，非易失性存储器装置广泛地用作数字拍摄装置、移动电话、便携摄像机、闪速存储器卡、和固态驱动器(SSD)中的存储组件。
[0004]非易失性存储器包括闪速存储器。通常，闪速存储器装置具有非易失性特性并且能够电编程和擦除数据。随着近来在如大容量存储元件或代码存储器的应用中对大容量和高存取速度的需要，闪速存储器已得到大的关注。
[0005]闪速存储器装置通常可被分类为NAND和NOR类型。典型的NAND闪速存储器装置包括由浮栅晶体管形成的存储器单元阵列。该存储器单元阵列包括多个存储器块。每个存储器块包括浮栅晶体管串(在下文中被称为“NAND串”)。每个串包括串选择晶体管、地选择晶体管、和连接在串和地选择晶体管之间的多个存储器单元。典型地，多个字线被布置为与串交叉。每个字线耦合到其跨过的串的浮栅单元晶体管的控制栅极。
[0006]典型的NOR闪速存储器装置的单元阵列具有如下结构：其中多个存储器单元耦合到位线。相比而言，NOR闪速存储器装置在编程和读取模式下可以比NAND闪速存储器装置更快地操作。因此，NOR闪速存储器装置广泛地用于需要高速操作的应用中。然而，NOR闪速存储器装置一般提供比NAND闪速存储器装置更低的集成密度。为了克服存储容量的限制，对于该存储部件已采用多电平单元(在下文中被称为“MLC”)。MLC能够存储多比特数据，这可以克服集成密度的物理限制。
[0007]图1是示出存储2比特(MSB和LSB)的多电平单元的阈值电压分布及其对应的数据值的曲线图。参考图1，MLC“11”、“01”、“10”、和“00”的数据值按顺序对应于各个阈值电压。编程操作从“11”开始，其对应于擦除状态。
[0008]存储器单元被编程为具有与阈值电压分布对应的四个状态“11”、“01”、“10”、和“00”中的一个状态。首先将描述用于对最低有效比特(LSB)编程的过程。基于该LSB，存储器单元的阈值电压保持在擦除状态或者变为对应于状态“10”的电平。例如，如果LSB数据是“1”，则存储器单元的阈值电压保持在擦除状态，或者如果LSB数据是“0”，则存储器单元的阈值电压升高到对应于状态“10”的阈值。
[0009]下一步对最高有效比特(MSB)编程。处于状态“10”的存储器单元基于MSB被编程为具有状态“00”或者状态“10”。具体地，处于状态“10”的存储器单元在MSB数据是“0”的条件下被编程为具有状态“00”，或者在MSB数据是“1”的条件下被编程为具有状态“10”。处于状态“11”的存储器单元基于MSB保持该状态或者被编程为具有状态“01”。具体地，处于状态“11”的存储器单元在MSB数据是“0”的条件下被编程为具有状态“01”，或者在MSB是“1”的条件下保持在状态“11”。这样，可以将多比特数据编程到单位存储器单元中。总而言之，首先对LSB编程，随后对MSB编程。
[0010]然而，由于半导体存储器装置的集成密度逐渐提高，存储器单元之间的干扰逐渐变成问题。该干扰可能使已被编程的存储器单元的阈值电压由于施加到与其相邻的其他存储器单元的编程电压而改变。该阈值电压改变可能导致对应的数据改变。该阈值电压的变化在MLC中可能是特别成问题的，这是因为在MLC中对应于不同数据值的阈值电压范围之间的间隔相比于单电平单元(SLC)中的该间隔典型地是较窄的。出于该原因，期望减少由于该干扰出现的阈值电压的变化。
发明内容
[0011]本发明的某些实施例提供了非易失性存储器装置，其包括：存储器单元阵列，该存储器单元阵列包括第一存储器单元和相邻的第二存储器单元；以及数据输入/输出电路，该数据输入/输出电路被配置成将第一存储器单元作为m比特单元操作并且将第二存储器单元作为n比特单元操作，其中m不等于n。第一存储器单元和第二存储器单元可以是连接到相同的字线或相同的位线的相邻的单元。
[0012]存储器单元阵列可以包括与第一存储器单元相邻的第三存储器单元并且数据输入/输出电路可进一步被配置成将第三存储器单元作为k比特单元操作。第一存储器单元和第二存储器单元可以连接到相同的字线并且第一存储器单元和第三存储器单元可以连接到相同的位线。在某些实施例中，m可以大于n并且k可以等于n。
[0013]根据额外的实施例，数据输入/输出电路可被配置成在存储器块写操作中在对第一存储器单元的最后比特编程之前完成第三存储器单元的编程。在进一步的实施例中，数据输入/输出电路可被配置成在存储器块写操作中在对第一存储器单元的最后比特编程之前完成第二存储器单元和第三存储器单元的编程。
[0014]在某些实施例中，m等于1并且n等于2。数据输入/输出电路可被配置成在对第一存储器单元的第一比特编程之前对第二存储器单元预先编程并且在对第一存储器单元的第一比特编程之后对第二存储器单元重新编程。
[0015]在又进一步的实施例中，数据输入/输出电路可被配置成响应于检测到对于第一存储器单元的擦除操作的数目满足预定准则而将第一存储器单元作为j比特单元操作，其中j小于n。在某些实施例中，j可以等于m。
[0016]本发明的进一步的实施例提供了操作非易失性存储器装置的方法，该非易失性存储器装置包括存储器单元阵列，该存储器单元阵列包括第一存储器单元和相邻的第二存储器单元。该方法包括将第一存储器单元作为m比特单元操作并且将第二存储器单元作为n比特单元操作，其中m不等于n。该方法可以进一步包括在存储器块写操作中在对第一存储器单元的最后比特编程之前完成第二存储器单元的编程。在某些实施例中，m等于1并且n等于2。在某些实施例中，该方法可以进一步包括对第二存储器单元预先编程，在对第二存储器单元预先编程之后对第一存储器单元的第一比特编程并且在对第一存储器单元的第一比特编程之后对第二存储器单元重新编程。该方法还可以包括响应于检测到对于第一存储器单元的擦除操作的数目满足预定准则而将第一存储器单元作为j比特单元操作，其中j小于n。
[0017]额外的实施例提供了一种包括非易失性存储器装置的计算系统，该非易失性存储器装置包括：存储器单元阵列，该存储器单元阵列包括第一存储器单元和相邻的第二存储器单元；以及数据输入/输出电路，该数据输入/输出电路被配置成将第一存储器单元作为m比特单元操作并且将第二存储器单元作为n比特单元操作，其中m不等于n。该计算系统进一步包括被配置成使用该非易失性存储器装置作为存储元件的主机。
附图说明
[0018]现将参考附图描述本发明的非限制性的和非详尽的实施例，除非另外指明，否则在不同的附图中相同的附图标记指相同的组件。在附图中：
[0019]图1是示出2比特多电平单元的阈值电压分布和与之对应的数据值的图形图；
[0020]图2是根据本发明的某些实施例的存储器系统的框图；
[0021]图3是根据本发明的某些实施例的用于图2的存储器系统的存储器单元阵列的示意图；
[0022]图4是说明根据本发明的某些实施例的用于对图3的存储器单元阵列编程的操作的示意图；
[0023]图5是说明根据本发明的某些实施例的用于对图3的存储器单元阵列编程的操作的示意图；
[0024]图6是根据本发明的进一步的实施例的用于图2的存储器系统的存储器单元阵列的示意图；
[0025]图7是说明根据本发明的某些实施例的用于将多电平单元转换为单电平单元的操作的流程图；
[0026]图8是包括根据本发明的某些实施例的闪速存储器装置的计算系统的示意图；
[0027]图9是根据本发明的某些实施例的固态盘(SSD)系统的示意图；
[0028]图10是根据本发明的进一步的实施例的存储器系统的示意图；以及
[0029]图11是根据本发明的又进一步的实施例的存储器系统的示意图。
具体实施方式
[0030]下文将描述本发明的优选实施例，其在示出和说明根据本发明的某些实施例的结构特征和操作特征时示例性地牵涉闪速存储器装置。
[0031]然而，本发明可以具体化为不同的形式并且不应被解释为限于此处阐述的实施例。而是，这些实施例被提供使得本公开内容将是彻底的和完整的，并且将全面地向本领域的技术人员传达本发明的范围。在附图通篇中相同的附图标记指相同的部件。
[0032]图2是根据本发明的某些实施例的存储器系统的框图。参考图2，存储器系统100包括主机110、存储器控制器120、和闪速存储器130。
[0033]闪速存储器130包括存储器单元阵列131和数据输入/输出电路132。数据输入/输出电路132进行操作用于将数据从存储器控制器120传输到存储器单元阵列131中和将数据从存储器单元阵列131传输到存储器控制器120。存储器单元阵列131包括多个非易失性存储器单元。
[0034]存储器控制器120自主机110接收数据和写命令，并且作为响应，控制闪速存储器130将数据写入存储器单元阵列131中。存储器控制器120还使闪速存储器130能够遵从始发自主机110的读命令而自存储器单元阵列131读取数据。
[0035]闪速存储器130以页为单位执行编程操作。存储器控制器120在编程操作期间将数据页传输到闪速存储器130。数据输入/输出电路132临时存储自存储器控制器120加载的数据并且将加载的数据编程到选定页中。在完成编程操作之后，存储器控制器120执行程序验证操作以验证数据已被正确地编程。如果检测到程序失效，则通过增加的编程电压来重复进行编程和程序验证操作。在以该方式完成一页数据(即，页数据)的编程之后，接收新数据并且新的编程操作开始。
[0036]图3是根据本发明的某些实施例的用于图2中示出的系统的存储器单元阵列131的电路图。字线WL1、WL2、WL3、WL4、WL5与奇数和偶数位线交叉。通过激活选择信号SEL_E来选择奇数位线。通过激活选择信号SEL_O来选择偶数位线。连接到奇数位线的存储器单元以与存储在连接到偶数位线的存储器单元中的页数据不同的形式来存储页数据。例如，奇数编号的存储器单元M11、M13、...以不同于偶数编号的存储器单元M12、M14、...的形式来存储数据。
[0037]在所说明的实施例中，以不同形式存储数据比特的存储器单元被布置成交替的模式。参考图3，存储器单元M11作为存储1比特数据的SLC操作，而存储器单元M12作为存储2比特数据的MLC操作。存储器单元M21作为存储1比特数据的SLC操作，而存储器单元M22作为存储2比特数据的MLC操作。尽管该实施例示出使用2比特MLC，但是本发明不限于该2比特MLC的使用。特别地，在某些实施例中，可以使用存储n比特数据(n是整数)的较高阶的MLC。
[0038]在该实施例中，SLC和MLC沿行和列交替布置。如图3中说明的，SLC M11和M13在行方向中被布置在与MLC M12相邻的相对侧，并且SLC M22在列方向中被布置为与MLC M12相邻。如后面描述的，MLC的MSB可以在对其相邻的(一个或多个)SLC编程之后被编程。MSB数据意味着被编程到MLC中的最后的页。例如，4比特MLC的MSB数据对应于被编程到其中的第四页，并且1比特SLC的MSB数据对应于被编程到其中的第一页。由此，可能抑制由于施加到与MLC相邻的SLC的编程电压引起的对MLC的干扰。
[0039]现将描述根据本发明的某些实施例的关于闪速存储器的编程操作。参考图4，标注在存储器单元M11、M12、...、M54上的编号指示存储在其中的页编号。例如，由于存储器单元M11、M13、...是SLC，因此它们仅存储一个页(页#0)。由于存储器单元M12、M14、...是2比特MLC，因此它们存储两个页(页#1和#4)。因此，字线总共能够接入三个页。
[0040]在所说明的实施例中，按照页编号的顺序执行编程操作。首先将页#0编程到存储器单元M11、M13、...中，将页#1以LSB的形式编程到存储器单元M12、M14、...中。将页#2编程到存储器单元M22、M24、...中，将页#3以LSB的形式编程到存储器单元M21、M23、...中。将页#4以MSB的形式编程到存储器单元M12、M14、...中。
[0041]使用这些编程操作，可以减小存储器单元之间的干扰。例如，存储器单元M12以LSB的形式存储页#1并且以MSB的形式存储页#4。
[0042]存储器单元M12受来自相邻的存储器单元M11、M13、M21、M22和M23的编程的干扰的影响。具体地，存储器单元M12可能主要受来自沿字线方向(即，行方向)与其相邻的存储器单元M11和M13和来自沿位线方向(即，列方向)与其相邻的存储器单元M22的编程的干扰的影响。由于沿对角线方向与存储器单元M12相邻的存储器单元M21和M23是相对较远的，因此可以假设来自这些单元的编程的干扰是不太显著的。
[0043]根据本发明的某些实施例，对存储器单元M12的影响可限于来自在对角线上与其相邻的存储器单元M21和M23的干扰。详细地，当页#7被存储在沿对角线方向与存储器单元M12相邻的存储器单元M21和M23中时，存储器单元M12可能会受到来自编程电压的干扰的影响。在该情况中，由于沿行和列方向与存储器单元M12相邻的存储器单元已被完全编程，因此减少了对存储器单元M12的干扰。
[0044]由于沿对角线方向与存储器单元M12相邻的存储器单元M21和M23相比于分别沿字线和位线方向与存储器单元M12相邻的存储器单元M11和M13、和M22距离更远，因此存储器单元M21和M23的干扰不会引起存储器单元M12的麻烦。因此，本发明的编程方法可以抑制存储器单元之间的干扰。这可以改善非易失性存储器装置的可靠性。
[0045]图5示出了根据本发明的进一步的实施例的编程操作。在这些实施例中，SLC在两个操作中被编程。例如，首先以页#0对存储器单元M11、M12、...进行预先编程。通过预先编程操作，存储器单元M11、M12、...的阈值电压升高，但是仍保持低于目标阈值电压。随后，在页#3的编程之后，在对页#4编程之前对存储器单元M11、M13、...重新编程。由于该重新编程处理，可能使存储器单元免于由页#1和#3的编程引起的干扰。相似地，在对页#6编程之后在对页#7编程之前，对页#2重新编程。该技术可以有效地抑制MLC的编程对SLC的干扰。
[0046]图6是根据本发明的进一步的实施例的用于图2中示出的系统的存储器单元阵列的详细电路图。参考图6，存储器单元阵列131b包括k比特MLC和n比特MLC。在这些实施例中，“n”大于“k”。
[0047]在这些实施例中，n比特MLC的MSB在沿行和列方向与其相邻的k比特MLC的MSB之后被编程。即，n比特MLC M12的MSB晚于k比特MLC M11、M13、和M22的MSB被编程。例如，4比特MLC M12的MSB在3比特MLC M11、M13、和M22的MSB之后被编程。由此，对n比特MLC的干扰可限于来自在对角线上与其相邻的其他n比特MLC的编程的干扰。这可以改善半导体存储器装置的可靠性。
[0048]图7是示出根据本发明的某些实施例的用于将多电平单元转换为单电平单元的过程的流程图。在这些实施例中，存储器块包括SLC和MLC。对于闪速存储器，以存储器块为单位执行擦除操作。因此，单位存储器块的SLC和MLC在给定的擦除操作中被共同擦除。
[0049]通常，SLC在耐久性方面不同于MLC，耐久性即确保存储器单元正常功能的最大擦除次数。例如，如果存储器单元的耐久性是一万次(10000)擦除操作，则当存储器单元被擦除超过10000次时不能确保其正常功能。MLC通常具有低于SLC的耐久性。因此，即使在存储器块中SLC仍是可操作的，但是该存储器块中的MLC可能是失效的。因此，可能期望调节对MLC的擦除次数(在下文中被称为“擦除计数”)。根据本发明的某些实施例，当MLC的擦除计数达到参考计数时，MLC可被转换为SLC以继续使用。
[0050]参考图7，在步骤S110中检测擦除计数。该擦除计数意指针对存储器块已发生的擦除操作的数目。参考图2，擦除计数可以被存储在闪速存储器130的存储器单元阵列131中或者在存储器控制器120中。在步骤S120中，确定擦除计数是否超过参考计数。如果擦除计数超过参考计数，则步骤S130开始，其中存储器块的MLC被转换为SLC。
[0051]MLC可以根据擦除计数被转换为SLC，这可以减少由MLC不具有能力所引起的可靠性的劣化。然而，本发明的实施例不限于MLC向SLC的转换。在某些实施例中，n比特MLC可以根据擦除计数被转换为m比特MLC(其中m小于n)。例如，4比特MLC还可以根据擦除计数被转换为3比特MLC。
[0052]图8是包括根据本发明的某些实施例的闪速存储器装置的计算系统200的示意性框图。参考图8，计算系统200包括处理器210、存储器控制器220、输入元件230、输出元件240、闪速存储器250、和主存储器元件260。在该图中，双向箭头表示系统总线，数据或命令通过该系统总线被传输。
[0053]存储器控制器220和闪速存储器装置250可以被包括在存储器卡中。处理器210、输入元件230、输出元件240、和主存储器元件260可以被包括在使用该存储器卡作为存储元件的主机中。
[0054]计算系统200通过输入元件230(例如，键盘或拍摄装置)自外部源接收数据。输入数据可以是用户命令或多媒体数据，诸如拍摄装置所获取的图像数据。输入数据被存储在闪速存储器250或主存储器元件260中。
[0055]处理器210进行处理的结果被存储在闪速存储器250或主存储器元件260中。输出元件240输出来自闪速存储器250或主存储器元件260的数据。例如，输出元件240输出具有人可视形式的数据。输出元件940包括显示器装置或扬声器。
[0056]如上文描述的根据本发明的某些实施例的编程操作可以应用于闪速存储器250。该操作可以改善闪速存储器250的可靠性，这可以改善计算系统200的可靠性。
[0057]可以通过许多不同方式中的任何方式来封装闪速存储器250和/或存储器控制器220。例如，闪速存储器250和/或存储器控制器220可以以下列形式封装：层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、管芯叠片(Die in Waffle Pack)、晶片形式管芯、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形封装(SOIC)、缩小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)、晶片级加工层叠封装(WSP)、或晶片级加工封装(WSP)。
[0058]尽管图中没有示出，但是本领域的技术人员可以理解，需要电源为计算系统200供电。并且，如果计算系统200是移动装置，则可进一步需要电池为其供电。
[0059]图9是简要示出根据本发明的某些实施例的SSD系统300的框图。参考图9，SSD系统300包括SSD控制器310和闪速存储器320、321、322、323。根据本发明的某些实施例的半导体存储器系统可应用于SSD(固态驱动器)。近年来，预期将取代硬盘驱动器(HDD)的SSD产品在新兴市场中受到关注。SSD是这样的一种存储元件：其使用诸如闪速存储器的存储器芯片用于存储数据，而非HDD中使用的旋转盘。在操作速率、外部影响和功耗方面，SSD相比于机械操作的HDD是有利的。
[0060]如图9中示出的，中央处理单元(CPU)311接受来自主机的命令，并且将来自主机的数据存储到闪速存储器中或者将数据从闪速存储器传输到主机。ATA接口312根据CPU 311的控制与主机交换数据。ATA接口312自主机取得命令和地址并且通过CPU总线将该命令和地址传输到CPU 311。通过ATA接口312自主机输入的数据或者待传输到主机的数据根据中央处理单元311，在没有经过CPU总线的情况下，被传输到SRAM高速缓冲存储器313。
[0061]SRAM高速缓冲存储器313临时存储在主机和闪速存储器320～323之间移动的数据。而且，SRAM高速缓冲存储器313甚至用于存储将由CPU 311使用的程序。SRAM高速缓冲存储器313可被视为并不总是由SRAM构造的缓冲存储器。闪速接口314与用作存储元件的非易失性存储器交换数据。闪速接口814可被配置成支持NAND闪速存储器、一个-NAND(one-NAND)的闪速存储器、或多电平闪速存储器。
[0062]根据本发明的某些实施例的半导体存储器系统可以用作便携式存储装置。因此，它可以用作用于MP3播放器、数字拍摄装置、PDA、或者电子书的存储装置。而且，它可以用作用于数字电视或计算机的存储元件。
[0063]图10是示出根据本发明的进一步的实施例的存储器系统的框图。在图10中示出的存储器系统中，存储器410和存储器控制器420被包括在卡430中。存储器卡430可以是例如，闪速存储器卡。例如，卡430可以是支持用于诸如数字拍摄装置或个人计算机的电子设备的特定工业标准的卡。存储器控制器420可以基于卡430自其他(例如，外部的)系统接收的控制信号来控制存储器410。存储器410和存储器控制器420可以沿上文参考图3～7讨论的方式进行操作。
[0064]图11是示出根据本发明的进一步的实施例的便携式电子系统500中的存储器系统的框图。便携式系统500可以是例如，MP3播放器、视频播放器、视频和音频播放器的组合等。如图11中示出的，便携式系统500包括存储器510和存储器控制器520。便携式系统500可以进一步包括编码器和解码器530、呈现组件530和接口550。
[0065]编码器和解码器(EDC)530处理的数据(视频、音频等)可以通过存储器控制器520传输到存储器510和自存储器510传输。如图11中的虚线说明的，数据也可以自EDC 530直接输入到存储器510中和/或自存储器510直接输出到EDC 530中。存储器510和存储器控制器520可被配置成沿上文参考图3～7讨论的方式进行操作。
[0066]EDC 530可被配置成对数据编码以便将数据存储到存储器510中。例如，EDC 530可被配置成针对音频数据执行MP3编码操作以便将该数据存储在存储器510中。EDC 530还可被配置成针对视频数据执行MPEG编码操作(例如，MPEG2、MPEG4等)以便将该数据存储在存储器510中。而且，EDC 530可以包括用于根据其他数据格式对其他类型的数据进行编码的多个编码器。例如，EDC 530可以包括用于音频数据的MP3编码器和用于视频数据的MPEG编码器。
[0067]EDC 530可被配置成对存储器510的输出解码。例如，EDC530能够对从存储器510输出的音频数据执行MP3解码操作。通过另一方式，EDC 530能够对从存储器510输出的视频数据执行MPEG解码操作(例如，MPEG2、MPEG4等)。而且，EDC 530可以包括用于根据其他数据格式对其他类型的数据进行解码的多个解码器。例如，EDC 530可以包括用于音频数据的MP3解码器和用于视频数据的MPEG解码器。还可以理解，EDC 530可以仅包括解码器。例如，先前编码的数据可由EDC 530接收并且传递到存储器控制器520和/或存储器510。
[0068]EDC 530被配置成借助于接口550接收用于编码的数据，或者接收先前编码的数据。接口550可以符合已知的标准(例如，固件、USB等)。接口550可以进一步包括不止一个接口元件。例如，接口550可以包括固件接口、USB接口等。来自存储器510的数据可以借助于接口550输出。
[0069]呈现组件540能够显示自存储器输出的和/或由EDC 530解码的数据。例如，呈现组件540可以包括被配置成输出音频数据的扬声器插孔、被配置成输出视频数据的显示屏幕和/或其他呈现组件。
[0070]上文公开的主题应被视为说明性的而非约束性的，并且所附权利要求应涵盖本发明的真实精神和范围内的所有这样的修改、增强、和其他实施例。因此，在法律允许的最大程度上，本发明的范围由所附权利要求及其等效物的最广泛的可允许的解释来确定，不应受前面的详细描述的约束或限制。

Claims (20)

1.一种非易失性存储器装置，包括：
存储器单元阵列，包括第一存储器单元和相邻的第二存储器单元；以及
数据输入/输出电路，被配置成将所述第一存储器单元作为m比特单元操作并且将所述第二存储器单元作为n比特单元操作，其中m不等于n。
2.如权利要求1所述的装置，其中所述第一存储器单元和第二存储器单元连接到相同的字线或连接到相同的位线。
3.如权利要求1所述的装置，其中所述存储器单元阵列包括与所述第一存储器单元相邻的第三存储器单元，并且其中所述数据输入/输出电路进一步被配置成将所述第三存储器单元作为k比特单元操作。
4.如权利要求3所述的装置，其中所述第一存储器单元和第二存储器单元连接到相同的字线，并且其中所述第一存储器单元和第三存储器单元连接到相同的位线。
5.如权利要求4所述的装置，其中m大于n。
6.如权利要求5所述的装置，其中k等于n。
7.如权利要求4所述的装置，其中所述数据输入/输出电路被配置成在存储器块写操作中在对所述第一存储器单元的最后比特编程之前完成所述第三存储器单元的编程。
8.如权利要求4所述的装置，其中所述数据输入/输出电路被配置成在存储器块写操作中在对所述第一存储器单元的最后比特编程之前完成所述第二存储器单元和第三存储器单元的编程。
9.如权利要求1所述的装置，其中所述数据输入/输出电路被配置成在存储器块写操作中在对所述第一存储器单元的最后比特编程之前完成所述第二存储器单元的编程。
10.如权利要求1所述的装置，其中m等于1并且其中n等于2。
11.如权利要求10所述的装置，其中所述数据输入/输出电路被配置成在对所述第一存储器单元的第一比特编程之前对所述第二存储器单元预先编程并且在对所述第一存储器单元的第一比特编程之后对所述第二存储器单元重新编程。
12.如权利要求1所述的装置，其中所述数据输入/输出电路被配置成响应于检测到对于所述第一存储器单元的擦除操作的数目满足预定准则而将所述第一存储器单元作为j比特单元操作，其中j小于n。
13.如权利要求12所述的装置，其中j等于m。
14.一种操作非易失性存储器装置的方法，所述非易失性存储器装置包括存储器单元阵列，所述存储器单元阵列包括第一存储器单元和相邻的第二存储器单元，所述方法包括：
将所述第一存储器单元作为m比特单元操作并且将所述第二存储器单元作为n比特单元操作，其中m不等于n。
15.如权利要求14所述的方法，进一步包括：在存储器块写操作中对所述第一存储器单元的最后比特编程之前完成所述第二存储器单元的编程。
16.如权利要求14所述的方法，其中m等于1并且n等于2。
17.如权利要求16所述的方法，进一步包括：
对所述第二存储器单元预先编程；
在对所述第二存储器单元预先编程之后对所述第一存储器单元的第一比特编程；以及
在对所述第一存储器单元的所述第一比特编程之后对所述第二存储器单元重新编程。
18.如权利要求14所述的方法，进一步包括：响应于检测到对于所述第一存储器单元的擦除操作的数目满足预定准则而将所述第一存储器单元作为j比特单元操作，其中j小于n。
19.如权利要求18所述的方法，其中j等于m。
20.一种计算系统，包括：
非易失性存储器装置，包括：存储器单元阵列，所述存储器单元阵列包括第一存储器单元和相邻的第二存储器单元；以及，数据输入/输出电路，所述数据输入/输出电路被配置成将所述第一存储器单元作为m比特单元操作并且将所述第二存储器单元作为n比特单元操作，其中m不等于n；以及
主机，被配置成使用所述非易失性存储器装置作为存储元件。
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