CN111063382A - 用于确定存储器单元的预期数据有效期的设备及方法 - Google Patents

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Abstract

本发明涉及用于确定存储器单元的预期数据有效期的设备及方法。操作存储器的方法包含：将中间读取电压施加于针对读取操作所选择的存取线；在施加所述中间读取电压时将噪声添加到感测操作；确定指示连接到所述所选择的存取线的响应于将所述中间读取电压施加于所述所选择的存取线激活的多个存储器单元的存储器单元的数目的值；及响应于指示响应于将所述中间读取电压施加于所述所选择的存取线激活的所述多个存储器单元的存储器单元的所述数目的所述值确定所述多个存储器单元的预期数据有效期。

Description

用于确定存储器单元的预期数据有效期的设备及方法
相关申请案
此专利申请案涉及与其在同一日期申请的共同指派的标题为“用于确定存储器单元的预期数据有效期的设备及方法(APPARATUS AND METHODS FOR DETERMINING ANEXPECTED DATA AGE OF MEMORY CELLS)”的序列号为第16/161,230号的美国专利申请案。
技术领域
本发明大体上涉及存储器，且特定来说，在一或多个实施例中，本发明涉及用于确定存储器单元的预期数据有效期的设备及方法，其可用于确定那些存储器单元的数据状态。
背景技术
存储器(例如，存储器装置)通常提供为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。
快闪存储器已开发展成用于广泛范围的电子应用的非易失性存储器的最常见来源。快闪存储器通常使用允许高存储器密度、高可靠性及低功耗的单晶体管存储器单元。通过编程(其通常称为写入)电荷存储结构(例如，浮动栅极或电荷陷阱)或其它物理现象(例如，相变或极化)，存储器单元的阈值电压(Vt)的变化确定每一存储器单元的数据状态(例如，数据值)。快闪存储器及其它非易失性存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、家电、车辆、无线装置、移动电话及可装卸存储器模块且非易失性存储器的用途继续扩展。
NAND快闪存储器是一种常见类型的快闪存储器装置，之所以这样说是因为布置基本存储器单元配置的逻辑形式。通常，NAND快闪存储器的存储器单元阵列经布置使得所述阵列的一行中的每一存储器单元的控制门连接在一起以形成存取线，例如字线。所述阵列的列包含一起串联连接于一对选择门(例如，源极选择晶体管与漏极选择晶体管)之间的存储器单元串(通常称为NAND串)。每一源极选择晶体管可连接到源极，而每一漏极选择晶体管可连接到数据线，例如列位线。在存储器单元串与源极之间及/或在存储器单元串与数据线之间使用一个以上选择门的变化是已知的。
在编程存储器时，存储器单元可被编程为通常称为单电平单元(SLC)的存储器单元。SLC可使用单个存储器单元表示一个数据数字(例如，一个数据位)。举例来说，在SLC中，2.5V或更高的Vt可指示经编程存储器单元(例如，表示逻辑0)，而-0.5V或更低的Vt可指示经擦除存储器单元(例如，表示逻辑1)。此存储器可通过包含其中存储器单元具有使更多数据数字能够存储于每一存储器单元中的多电平单元(MLC)、三电平单元(TLC)、四电平单元(QLC)等或其组合来实现更高水平的存储容量。举例来说，MLC可经配置以每存储器单元存储两个数据数字，由四个Vt范围表示，TLC可经配置以每存储器单元存储三个数据数字，通过八个Vt范围表示，QLC可经配置以每存储器单元存储四个数据数字，通过十六个Vt范围表示，以此类推。
感测(例如，读取或验证)存储器单元的数据状态通常涉及检测存储器单元是否是响应于施加于其控制门的特定电压而激活，例如通过检测连接到存储器单元的数据线是否经历电压电平中由电流流过存储器单元引起的变化。依赖于经存储电荷电平来界定不同Vt范围的存储器通常随着时间的推移会遭受电荷损失，从而导致Vt范围移位及扩散。这可由于其Vt随着时间的推移的变化而导致经感测存储器单元的数据状态的确定不准确。
发明内容
一方面，本发明涉及一种操作存储器的方法，其包括：将中间读取电压施加于针对读取操作所选择的存取线；在施加所述中间读取电压时将噪声添加到感测操作；确定指示连接到所述所选择的存取线的响应于在所述感测操作期间将所述中间读取电压施加于所述所选择的存取线激活的多个存储器单元的存储器单元的数目的值；及响应于指示响应于将所述中间读取电压施加于所述所选择的存取线激活的所述多个存储器单元的存储器单元的所述数目的所述值确定所述多个存储器单元的预期数据有效期。
另一方面，本发明涉及一种操作存储器的方法，其包括：将中间读取电压施加于针对读取操作所选择的存取线；在施加所述中间读取电压时将噪声添加到感测操作；确定指示连接到所述所选择的存取线的响应于在所述感测操作期间将所述中间读取电压施加于所述所选择的存取线激活的多个存储器单元的存储器单元的数目的值；及响应于指示响应于将所述中间读取电压施加于所述所选择的存取线激活的所述多个存储器单元的存储器单元的所述数目的所述值确定用于所述读取操作的多个读取电压。
另一方面，本发明涉及一种操作存储器的方法，其包括：将中间读取电压施加于针对读取操作所选择的存取线；在施加所述中间读取电压时将噪声添加到感测操作；确定指示连接到所述所选择的存取线的响应于在所述感测操作期间将所述中间读取电压施加于所述所选择的存取线激活的多个存储器单元的存储器单元的数目的值；及响应于指示响应于将所述中间读取电压施加于所述所选择的存取线激活的所述多个存储器单元的存储器单元的所述数目的所述值确定所述多个存储器单元的预期数据有效期；响应于所述多个存储器单元的所述预期数据有效期确定用于所述读取操作的多个读取电压；将所述多个读取电压施加于所述所选择的存取线；及响应于将所述多个读取电压施加于所述所选择的存取线确定所述多个存储器单元的特定存储器单元的数据状态。
附图说明
图1是根据实施例的与作为电子系统的部分的处理器通信的存储器的简化框图。
图2A到2C是如可用于参考图1描述的类型的存储器中的存储器单元阵列的部分的示意图。
图3是多个存储器单元的阈值电压分布的概念描绘。
图4A到4B是根据实施例的多个存储器单元的阈值电压分布的概念描绘。
图5A到5D是展示根据实施例的一群组存储器单元的数据有效期与响应于特定读取电压激活的存储器单元的数目之间的假想的假设关系的图形。
图6是描绘结合各种实施例使用的数据线到感测装置及页缓冲器的连接的框示意图。
图7A到7F是展示根据实施例使用的实例波形的图形。
图8描绘根据实施例的操作存储器的方法的时序图。
图9描绘根据实施例的操作存储器的方法的时序图。
图10是根据实施例的操作存储器的方法的流程图。
图11是根据另一实施例的操作存储器的方法的流程图。
图12是根据另一实施例的操作存储器的方法的流程图。
具体实施方式
在以下详细描述中，参考形成详细描述的一部分且其中通过说明展示特定实施例的附图。在图中，相似的参考数字描述贯穿若干视图的基本上类似组件。可利用其它实施例，且可在不背离本发明的范围的情况下进行结构、逻辑及电改变。以下详细描述因此不应以限制意义理解。
本文使用的术语“半导体”可指代例如材料层、晶片或衬底，且包含任何基底半导体结构。应将“半导体”理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂及未掺杂半导体、由基底半导体结构支撑的硅的外延层以及所属领域的技术人员众所周知的其它半导体结构。此外，在以下描述中当参考半导体时，可利用先前过程步骤在基底半导体结构中形成区域/结，且术语半导体可包含含有此类区域/结的下伏层。如本文使用，术语传导(conductive)以及其各种相关形式，例如传导(conduct/conductively/conducting/conduction/conductivity等)，是指导电，除非从上下文中另外明白。类似地，如本文使用，术语连接(connecting)以及其各种相关形式，例如连接(connect/connected/connection等)，是指电连接，除非从上下文中另外明白。
图1是根据实施例的第一设备的简化框图，第一设备呈与第二设备通信的存储器(例如，存储器装置)100的形式，第二设备呈处理器130的形式，所述第一设备及第二设备作为呈电子系统的形式的第三设备的部分。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏机、家电、车辆、无线装置、移动电话及类似物。处理器130(例如，存储器装置100外部的控制器)可为存储器控制器或其它外部主机装置。
存储器装置100包含逻辑地布置于行及列中的存储器单元阵列104。一逻辑行的存储器单元共同连接到相同存取线(通常称为字线)，而一逻辑列的存储器单元通常选择性地连接到相同数据线(通常称为位线)。单个存取线可与一个以上逻辑行的存储器单元相关联，且单个数据线可与一个以上的逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)能够被编程为至少两个目标数据状态中的一者。
提供行解码电路108及列解码电路110来解码地址信号。接收及解码地址信号以存取存储器单元阵列104。存储器装置100还包含输入/输出(I/O)控制电路112，其管理将命令、地址及数据输入到存储器装置100以及从存储器装置100输出数据及状态信息。地址寄存器114与I/O控制电路112及行解码电路108及列解码电路110通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路112及控制逻辑116通信以锁存传入命令。修整寄存器128可与控制逻辑116通信。修整寄存器128可表示易失性存储器、锁存器或其它存储位置(易失性或非易失性的)。对于一些实施例，修整寄存器128可表示存储器单元阵列104的一部分。修整寄存器128可存储与根据实施例的存储器单元的预期数据有效期的确定及/或读取电压的确定相关的信息。控制逻辑116可经配置以执行根据实施例操作存储器的方法。
控制器(例如，存储器装置100内部的控制逻辑116)响应于命令控制对存储器单元阵列104的存取，及生成用于外部处理器130的状态信息，即，控制逻辑116经配置以对存储器单元阵列104执行存取操作(例如，读取操作、编程操作及/或擦除操作)。控制逻辑116与行解码电路108及列解码电路110通信以响应于地址控制行解码电路108及列解码电路110。
控制逻辑116还与高速缓冲存储寄存器118通信。在存储器单元阵列104分别忙于写入或读取其它数据时，高速缓冲存储寄存器118如由控制逻辑116指示锁存传入或传出数据以临时存储数据。在编程操作(例如，写入操作)期间，数据可从高速缓冲存储寄存器118传递到数据寄存器120以传送到存储器单元阵列104；接着，新数据可从I/O控制电路112锁存于高速缓冲存储寄存器118中。在读取操作期间，数据可从高速缓冲存储寄存器118传递到I/O控制电路112以输出到外部处理器130；接着，新数据可从数据寄存器120传递到高速缓冲存储寄存器118。高速缓冲存储寄存器118及/或数据寄存器120可形成存储器装置100的页缓冲器(例如，可形成所述页缓冲器的一部分)。页缓冲器可进一步包含感测存储器单元阵列104的存储器单元的数据状态的感测装置(图1中未展示)，例如，通过感测连接到那个存储器单元的数据线的状态。状态寄存器122可与控制电路112及控制逻辑116通信以锁存状态信息以输出到处理器130。
存储器装置100在控制逻辑116处通过控制链路132从处理器130接收控制信号。控制信号可包含芯片启用CE#、命令锁存器启用CLE、地址锁存器启用ALE、写入启用WE#、读取启用RE#及写入保护WP#。可取决于存储器装置100的性质提供控制链路132进一步接收额外或替代控制信号(未展示)。存储器装置100通过经多路复用输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)及数据信号(其表示数据)，及通过I/O总线134将数据输出到处理器130。
举例来说，可在I/O控制电路112处通过I/O总线134的输入/输出(I/O)引脚[7:0]接收命令，且接着，所述命令可被写入到命令寄存器124中。可在I/O控制电路112处通过I/O总线134的输入/输出(I/O)引脚[7:0]接收地址，且接着，所述地址可被写入到地址寄存器114中。可在I/O控制电路112处通过8位装置的输入/输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]接收数据，且接着，所述数据可被写入到高速缓冲存储寄存器118中。所述数据可随后被写入到数据寄存器120中以编程存储器单元阵列104。对于另一实施例，可省略高速缓冲存储寄存器118，且数据可被直接写入到数据寄存器120中。还可通过8位装置的输入/输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]输出数据。
所属领域的技术人员应了解，可提供额外电路及信号，且已简化图1的存储器装置100。应认识到，参考图1描述的各种块组件的功能性可能不一定被隔离到与集成电路装置的不同组件或组件部分。举例来说，集成电路装置的单个组件或组件部分可经调适以执行图1的一个以上块组件的功能性。替代地，集成电路装置的一或多个组件或组件部分可经组合以执行图1的单个块组件的功能性。
另外，尽管根据用于接收及输出各种信号的通俗惯例描述特定I/O引脚，但应注意，在各种实施例中可使用I/O引脚(或其它I/O节点结构)的其它组合或其它数目个I/O引脚(或其它I/O节点结构)。
图2A是如可用于参考图1描述的类型的存储器中(例如，作为存储器单元阵列104的一部分)的存储器单元阵列200A(例如NAND存储器阵列)的一部分的示意图。存储器阵列200A包含存取线(例如字线2020到202N)及数据线(例如位线2040到204M)。字线202可以多对一关系连接到全局存取线(例如，全局字线)，在图2A中未展示。对于一些实施例，存储器阵列200A可形成在半导体上方，例如，所述半导体可经导电掺杂以具有一导电性类型，例如p型导电性，例如以形成p阱，或n型导电性，例如以形成n阱。
存储器阵列200A可布置于行(各自对应于字线202)及列(各自对应于位线204)中。每一列可包含串联连接的存储器单元(例如，非易失性存储器单元)串，例如NAND串2060到206M中的一者。每一NAND串206可连接(例如，选择性地连接)共同源极(SRC)216，且可包含存储器单元2080到208N。存储器单元208可表示用于存储数据的非易失性存储器单元。每一NAND串206的存储器单元208可串联连接于选择门210(例如，场效晶体管)(例如选择门2100到210M中的一者)(例如，其可为源极选择晶体管，通常称为选择门源极)与选择门212(例如，场效晶体管)(例如选择门2120到212M的一者)(例如，其可为漏极选择晶体管，通常称为选择门漏极)之间。选择门2100到210M可共同连接到选择线214(例如源极选择线(SGS))，且选择门2120到212M可共同连接到选择线215(例如漏极选择线(SGD))。尽管描绘为传统场效晶体管，但选择门210及212可利用类似于(例如，相同于)存储器单元208的结构。选择门210及212可表示串联连接的多个选择门，其中串联的每一选择门经配置以接收相同或独立控制信号。
每一选择门210的源极可连接到共同源极216。每一选择门210的漏极可连接到对应NAND串206的存储器单元2080。举例来说，选择门2100的漏极可连接到对应NAND串2060的存储器单元2080。因此，每一选择门210可经配置以选择性地将对应NAND串206连接到共同源极216。每一选择门210的控制门可连接到选择线214。
每一选择门212的漏极可连接到对应NAND串206的位线204。举例来说，选择门2120的漏极可连接到对应NAND串2060的位线2040。每一选择门212的源极可连接到对应NAND串206的存储器单元208N。举例来说，选择门2120的源极可连接到对应NAND串2060的存储器单元208N。因此，每一选择门212可经配置以选择性地将对应NAND串206连接到对应位线204。每一选择门212的控制门可连接到选择线215。
图2A中的存储器阵列可为准二维存储器阵列且可具有大体上平面结构，例如，其中共同源极216、NAND串206及位线204在基本上平行平面中延伸。替代地，图2A中的存储器阵列可为三维存储器阵列，例如，其中NAND串206可基本上垂直于含有共同源极216的平面及含有位线204平面延伸，所述平面可基本上平行于含有共同源极216的平面。
存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压的变化)的数据存储结构234(例如，浮动栅极、电荷陷阱或经配置以存储电荷的其它结构)及控制门236，如图2A中展示。数据存储结构234可包含导电结构及电介质结构两者，而控制门236大体上由一或多种导电材料形成。在一些案例中，存储器单元208可进一步具有经定义源极/漏极(例如，源极)230及经定义源极/漏极(例如，漏极)232。存储器单元208可使其控制门236连接到字线202(及在一些案例中，形成字线202)。
存储器单元208的列可为NAND串206或选择性地连接到给定位线204的多个NAND串206。存储器单元208的行可为共同连接到给定字线202的存储器单元208。一行存储器单元208可(但不必)包含共同连接到给定字线202的所有存储器单元208。多行存储器单元208可通常划分成存储器单元208的一或多个群组的物理页，且存储器单元208的多个物理页通常包含共同连接到给定字线202的每隔一个存储器单元208。举例来说，共同连接到字线202N且选择性地连接到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可为存储器单元208(例如，偶数存储器单元)的一个物理页，而共同连接到字线202N且选择性地连接到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可为存储器单元208(例如，奇数存储器单元)的另一物理页。尽管在图2A中未明确描绘位线2043到2045，但从图可明白的是，存储器单元阵列200A的位线204可从位线2040到位线204M连续地编号。共同连接到给定字线202的其它群组的存储器单元208还可定义存储器单元208的一物理页。对于某些存储器装置，共同连接到给定字线的所有存储器单元可被认为是存储器单元的一物理页。在单个读取操作期间读取或在单个编程操作期间编程的存储器单元(在一些实施例中，其可仍是整行)的一物理页的部分(例如，存储器单元的上页或下页)可被认为是存储器单元的一逻辑页。存储器单元块可包含经配置以一起被擦除的那些存储器单元，例如连接到字线2020到202N的所有存储器单元(例如，共享共同字线202的所有NAND串206)。除非明确区分，否则本文对存储器单元的一页的参考是指存储器单元的一逻辑页的存储器单元。
尽管图2A的实例是结合NAND快闪论述，但本文描述的实施例及概念不限于特定阵列架构或结构，且可包含其它结构(例如，SONOS或经配置以存储电荷的其它数据存储结构)及其它架构(例如，AND阵列、NOR阵列等)。
图2B是如可用于参考图1描述的类型的存储器中(例如，作为存储器单元阵列104的一部分)的存储器单元阵列200B的一部分的另一示意图。图2B中的相似编号的元件对应于关于图2A所提供的描述。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并入可包含半导体支柱的垂直结构，其中支柱的一部分可用作NAND串206的存储器单元的通道区域。NAND串206可通过选择晶体管212(例如，其可为漏极选择晶体管，通常称为选择门漏极)各自选择性地连接到位线2040到204M，且通过选择晶体管210(例如，其可为源极选择晶体管，通常称为选择门源极)连接到共同源极216。多个NAND串206可选择性地连接到相同位线204。NAND串206的子集可通过偏置选择线2150到215K以选择性地激活各自在NAND串206与位线204之间的特定选择晶体管212而连接到其相应位线204。选择晶体管210可通过偏置选择线214激活。每一字线202可连接到存储器阵列200B的多行存储器单元。通过特定字线202共同连接到彼此的多行存储器单元可统称为层级。
图2C是如可用于参考图1描述的类型的存储器中(例如，作为存储器单元阵列104的一部分)的存储器单元阵列200C的一部分的另一示意图。图2C中的相似编号的元件对应于关于图2A所提供的描述。存储器单元阵列200C可包含串联连接的存储器单元串(例如，NAND串)206、存取(例如，字)线202、数据(例如，位)线204、选择线214(例如，源极选择线)、选择线215(例如，漏极选择线)及源极216，如图2A中描绘。举例来说，存储器单元阵列200A的一部分可为存储器单元阵列200C的一部分。图2C描绘将NAND串206分组到存储器单元块250中。存储器单元块250可为可在单个擦除操作中一起被擦除的存储器单元208的多个分组，有时称为擦除块。每一存储器单元块250可表示通常与单个选择线215(例如，选择线2150)相关联的那些NAND串206。存储器单元块2500的源极216可为与存储器单元块250L的源极216相同的源极。举例来说，每一存储器单元块2500到250L可通常选择性地连接到源极216。一个存储器单元块250的存取线202及选择线214及215可能不具有分别到存储器单元块2500到250L的任何其它存储器单元块的存取线202及选择线214及215的直接连接。
数据线2040到204M可连接(例如，选择性地连接)到缓冲器部分240，其可为存储器的页缓冲器的一部分。缓冲器部分240可对应于存储器平面(例如，一组存储器单元块2500到250L)。缓冲器部分240可包含用于感测在相应数据线204上指示的数据值的感测装置(未展示)及用于存储从其对应存储器平面感测到的数据值的对应寄存器(未展示)。
图3是多个存储器单元的阈值电压范围的概念描绘。图3说明一群十六电平存储器单元(通常称为QLC存储器单元)的阈值电压范围及其分布的实例。举例来说，此存储器单元可经编程到落在十六个不同阈值电压范围3300到33015(每一者用于表示对应于四个位的位模式的数据状态)的一者内的阈值电压(Vt)。阈值电压范围3300通常具有比剩余阈值电压范围3301到33015更大的宽度，因为存储器单元大体上全都被置于对应于阈值电压范围3300的数据状态中，于是那些存储器单元的子集随后经编程以具有阈值电压范围3301到33015的一者中的阈值电压。因为编程操作通常比擦除操作更递增地控制，所以这些阈值电压范围3301到33015可趋于具有更紧密分布。
阈值电压范围3300、3301、3302、3303、3304、3305、3306、3307、3308、3309、33010、33011、33012、33013、33014及33015可各自分别表示相应数据状态，例如，L0、L1、L2、L3、L4、L5、L6、L7、L8、L9、L10、L11、L12、L13、L14及L15。作为实例，如果存储器单元的阈值电压在十六个阈值电压范围的第一者3300内，那么在此案例中存储器单元可存储具有逻辑数据值‘1111’且通常称为存储器单元的经擦除状态的数据状态L0。如果阈值电压在十六个阈值电压范围的第二者3301内，那么在此案例中存储器单元可存储具有逻辑数据值‘0111’的数据状态L1。如果阈值电压在十六个阈值电压范围的第三者3302内，那么在此案例中存储器单元可存储具有逻辑数据值‘0011’的数据状态L2，以此类推。表1提供数据状态与其对应逻辑数据值之间的一种可能对应。数据状态到逻辑数据值的其它指派是已知的。如本文使用，保持在最低数据状态(例如，经擦除状态或L0数据状态)中的存储器单元将被认为是被编程到最低数据状态。举例来说，表1的信息可含于修整寄存器128内。
表1
Figure BDA0002232772100000091
Figure BDA0002232772100000101
随着存储器单元的大小减小，其相关联的数据存储结构通常变得更小。另外，随着更多电平的数据状态被存储到存储器单元，数据状态之间的区别可变得更加困难。
存储器单元的阈值电压可由于例如快速电荷损失(QCL)的现象而移位。QCL是栅极电介质界面附近的电子出去到存储器单元的通道区域的去俘获，且可在编程脉冲之后不久导致Vt移位。当存储器单元通过验证操作时，经编程阈值电压可能由于栅极电介质中的经俘获电荷而看起来更高。当在已完成编程操作之后读取存储器单元时，存储器单元可具有低于在程序验证操作期间获得的Vt的Vt，这是由于栅极电介质中的电荷泄漏出去到通道区域。
存储器单元的阈值电压可随着其经编程数据的有效期(例如，编程数据与读取数据之间的时间周期，称为数据有效期)由于累积电荷损失而进一步移位。此电荷损失可随着数据存储结构变得更小而变得更加明显。此可使数据状态的准确确定更难，这是因为存储器单元的阈值电压可进行足够移位以将其置放于比其原始目标数据状态低两级或两级以上的目标数据状态的阈值电压范围中。各种实施例提供可有利于减轻这些问题的设备及方法。
由数据有效期引起的电荷损失可为可预测的，且可通常展现指数衰减函数。因此，具有已知数据有效期的存储器单元的预期Vt范围可为可确定的。各种实施例力图确定存储器单元的预期数据有效期，此可因此提供关于在确定那些存储器单元的预期数据状态时应使用的读取电压的指导。
图4A到4B是根据实施例的多个存储器单元的阈值电压分布的概念描绘。图4A的阈值电压范围4300到43015在第一数据有效期处可对应于图3的阈值电压范围3300到33015，而图4B的阈值电压范围4300到43015在高于第一数据有效期的第二数据有效期处可对应于图3的阈值电压范围3300到33015。
在确定图4A的各种分布的存储器单元的数据状态时，可使用读取电压4320到43214。举例来说，在按递增顺序施加读取电压432的情况下，可确定响应于读取电压4320首先激活的存储器单元具有对应于阈值电压范围4300的数据状态，可确定响应于读取电压4321首先激活的存储器单元具有对应于阈值电压范围4301的数据状态，可确定响应于读取电压4322首先激活的存储器单元具有对应于阈值电压范围4302的数据状态，以此类推。可认为不响应于读取电压4320到43214中的任何者激活的存储器单元具有对应于阈值电压范围43015的数据状态。读取操作的最高读取电压与最低读取电压之间的电压范围可表示读取窗434。举例来说，紧接着编程存储器单元，读取窗434，例如初始读取窗，可为约6V，且从-1V变化到5V。
在确定图4B的各种分布的存储器单元的数据状态时，可使用读取电压432'0到432'14。举例来说，在按递增顺序施加读取电压432'的情况下，可确定响应于读取电压432'0首先激活的存储器单元具有对应于阈值电压范围4300的数据状态，可确定响应于读取电压432'1首先激活的存储器单元具有对应于阈值电压范围4301的数据状态，可确定响应于读取电压432'2首先激活的存储器单元具有对应于阈值电压范围4302的数据状态，以此类推。可认为不响应于读取电压432'0到432'14中的任何者激活的存储器单元具有对应于阈值电压范围43015的数据状态。在图4B的实例中，各种数据状态的阈值电压分布被描绘为由于通常因为电荷损失发生的扩展而重叠。虽然可能错误地认为原始经编程以具有特定数据状态(例如，对应于阈值电压范围4302的数据状态)的一些存储器单元分别具有次低或次高数据状态(例如，对应于阈值电压范围4301及4303的数据状态)，但错误校正可用于校正这些错误，如相关领域中所良好地理解。
图4B的读取窗434'因为阈值电压范围430的移位可小于图4A的读取窗434。举例来说，在五时间十进位之后，读取窗434'可为约5V，且例如范围从-1V到4V。因此，通常可能需要图4B的一组读取电压432'0到432'14不同于图4A的一组读取电压4320到43214以便更准确地确定存储器单元的预期数据状态。时间十进位经定义使得X时间十进位等于10X秒，例如，0时间十进位等于1秒，1时间十进位等于10秒，2时间十进位等于100秒等。
可根据经验或基于存储器单元的结构及材料的知识或直接通过实验确定随数据有效期(例如，线的斜率、多项式的常数或其它特性)变化的所期望读取电压。举例来说，各种数据状态(例如，伪随机分布)可被编程到一群组存储器单元，且可确定不同数据有效期处的所得阈值电压。复合函数可从这些存储器单元的个别响应拟合。可整体确定存储器阵列的函数，或可确定关于存储器阵列的某个子部分的个别函数，例如，按存储器单元块。
应建议，响应于给定读取电压激活的经编程存储器单元的数个存储器单元可用于指示经编程存储器单元的预期数据有效期。一般来说，一页存储器单元将用接近随机分布的数据值的分布编程，通常通过设计。因而，可假定存在被编程到可能目标数据状态中的每一者的相等数目个存储器单元。如果中间读取电压，即，在编程时具有读取窗的最高电压电平与最低电压电平之间的电压电平的读取电压，施加于连接到一群组存储器单元(例如，一页存储器单元)的存取线，那么可确定响应于所述中间读取电压激活的存储器单元的数目。考虑施加于具有图4A的数据有效期的一群组存储器单元的中间读取电压436的实例。可期望响应于中间读取电压436激活的存储器单元的数目是所述群组的存储器单元(即，针对十六个目标数据状态中的每一者的图4A的分布的存储器单元)的13/16或约81％。然而，如果所述相同中间读取电压436施加于具有图4B的数据有效期的所述群组的存储器单元，那么可期望响应于所述中间读取电压436激活的存储器单元的数目是超过所述群组的存储器单元的14/16或超过所述群组的存储器单元的约88％。虽然在此实例中论述为所述群组的存储器单元的一小部分或一定百分比，但可使用经激活存储器单元的数目的任何其它表示，例如整数值。因此，针对特定电压电平的中间读取电压的经激活存储器单元的此数目可用于确定所述群组的存储器单元的预期数据有效期。应注意，尽管中间读取电压436被描绘为是除了读取电压432中的任何者之外的电压电平，那么中间读取电压436可替代地具有等于读取电压432中的一者的电压电平的电压电平。另外，中间读取电压436可具有处于读取窗434(例如，初始读取窗)的上半部中的电压电平。中间读取电压436可具有处于读取窗434(例如，初始读取窗)的上四分之一中的电压电平。对于一些实施例，中间读取电压436可具有在初始读取窗的最低电压电平加0.70到0.95倍的初始读取窗的宽度的范围内的电压电平。举例来说，在初始读取窗的范围从-1V到5V的情况下，中间读取电压436可具有在-1V+0.70*(5V–(-1V))到-1V+0.95*(5V–(-1V))或3.2V到4.7V的范围内的电压电平。
图5A到5D是展示根据实施例的一群组存储器单元的数据有效期与响应于特定读取电压激活的存储器单元的数目之间的假设关系的图形。可根据经验或基于存储器单元的结构及材料的知识或直接通过实验确定响应于特定中间读取电压(例如，线的斜率、多项式的常数或其它特性)激活的存储器单元的数据有效期与数目之间的关系。举例来说，各种数据状态(例如，伪随机分布)可例如在工厂测试期间或在使用期间周期性地或间歇地被编程到一群组存储器单元，且可确定不同数据有效期处的响应于特定中间读取电压激活的存储器单元的数目。通常通过含有8KB数据的一群组存储器单元的读取的模拟且假定5V的通过电压、60mV的QLCΣ、被编程到0.75mV±20Mv/时间十进位(例如，与Vt成线性关系)的L15数据状态的存储器单元的电荷损失效应及20mV的读取错误Σ开发图5A到5D的实例。图5A假定3.25V的中间读取电压，图5B假定3.75V的中间读取电压，图5C假定4.5V的中间读取电压，且图5D假定4.625V的中间读取电压。从原始数据(经验或直接)可整体确定存储器阵列在特定中间读取电压下的函数，或可确定关于存储器阵列的一些子部分的个别函数，例如，按存储器单元的页或块。替代地，可从原始数据开发整个存储器阵列或存储器阵列的个别子部分(例如，按存储器单元的页或块)的一或多个表。
表2是可用于从响应于特定中间读取电压激活的存储器单元的数目确定预期数据有效期的表(例如，查找表)的实例，例如在图5A到5D的实例中描绘。举例来说，表2的信息可含于修整寄存器128内。
表2
Figure BDA0002232772100000131
表3是可用于从响应于特定中间读取电压激活的存储器单元的数量(例如，整数值)确定预期数据有效期的表的另一实例，例如在图5A到5D的实例中描绘。举例来说，表3的信息可含于修整寄存器128内。
表3
Figure BDA0002232772100000141
表4是可用于响应于确定群组存储器单元的预期数据有效期确定预期读取电压的表结构的实例。举例来说，表4的信息可含于修整寄存器128内。
表4
Figure BDA0002232772100000142
参考图4A的实例考虑表4。RD0-0可对应于可在0时间十进位的预期数据有效期处使用的读取电压4320，RD0-1可对应于可在1时间十进位的预期数据有效期处使用的读取电压4320，RD0-2可对应于可在2时间十进位的预期数据有效期处使用的读取电压4320，以此类推。可对剩余读取电压4321到43214进行类似对应。对于一些实施例，每一时间十进位，读取电压4320的值可保持恒定。一般来说，可预期读取电压4301到43214的值随着时间十进位增加而减小。虽然表2到4的实例仅描绘时间十进位的整数值，但也可利用中间值，例如在图5A到5D中描绘。
表5是可用于在无需首先确定群组存储器单元的预期数据有效期的情况下响应于响应于施加中间读取电压激活的存储器单元的数目确定预期读取电压的表结构的实例。举例来说，表5的信息可含于修整寄存器128内。
表5
Figure BDA0002232772100000151
在表5中，RD0-1可对应于在指示经激活存储器单元的数目的值具有其第一值(例如，87.5％)时使用的读取电压4320，RD0-2可对应于在指示经激活存储器单元的数目的值具有其第二值(例如，88.8％)时使用的读取电压4320，RD0-3可对应于在指示经激活存储器单元的数目的值具有其第三值(例如，91.5％)时使用的读取电压4320，以此类推。可对剩余读取电压4321到43214进行类似对应。对于一些实施例，针对指示经激活存储器单元的数目的每一值，读取电压4320的值可仍为常数。一般来说，可预期读取电压4301到43214的值随着时间十进位增加而减小。
在使用查找表时，实施例可在不存在精确匹配时试图在值之间进行内插。替代地，实施例可选择表中最靠近经确定值的值，例如，指示经激活存储器单元的数目的经确定值或经确定预期数据有效期。
图6是描绘结合各种实施例使用的数据线到页缓冲器及感测装置的连接的框示意图。在图6中，NAND串206通过选择门212选择性地连接到数据线204且通过选择门210连接到源极216。NAND串206可具有与参考图2A描述的相同的结构，具有N+1个存储器单元2080到208N。在读取存储器单元2080到208N中的一者的数据状态时，可激活选择门210及212，可将读取电压施加于连接到针对读取操作选择的存储器单元(例如，目标存储器单元)的存取线(例如，所选择的存取线)，且可将通过电压施加于连接到NAND串206的剩余存储器单元(例如，每一剩余存储器单元)的存取线(例如，未经选择的存取线)。举例来说，如果存储器单元2081是针对读取操作选择的，那么其可在其控制门处接收读取电压，其中所述读取电压经配置以：如果其数据状态对应于低于或等于读取电压的阈值电压，那么激活存储器单元2081；且如果其数据状态对应于高于读取电压的阈值电压，那么取消激活存储器单元2081。每一剩余存储器单元208(例如，存储器单元2080及2082到208N)可在其控制门处接收通过电压，其中所述通过电压经配置以激活剩余存储器单元208中的每一者，无论其数据状态为何。
数据线204的状态可指示目标存储器单元2081是处于激活状态中还是处于取消激活状态中，这是因为数据线204与源极216之间的电流流动可分别被启用或抑制。接着，此性质可由连接到(例如，选择性地连接到)数据线204的感测装置640来感测，例如通过电流流动或所得电压电平的测量或电流流动或所得电压电平与某一阈值的比较，例如，使用差分放大器或类似物。感测装置640的输出可用于设置页缓冲器240的一或多个寄存器。举例来说，第一寄存器644可为一数字(例如，一位)寄存器，其具有指示目标存储器单元2081被取消激活的第一值(例如，第一逻辑电平)，例如响应于由感测装置640进行的指示数据线204与源极216之间的电流流动被抑制的感测。寄存器644可进一步具有指示目标存储器单元2081被激活的第二值(例如，不同于第一逻辑电平的第二逻辑电平)，例如响应于由感测装置640进行的指示数据线204与源极216之间的电流流动被启用的感测。页缓冲器240可进一步包含可为多数字(例如，多位)寄存器的第二寄存器646。响应于由感测装置640进行的指示数据线204与源极216之间的电流流动被启用的感测，页缓冲器240可经配置(例如，响应于第一寄存器644的值切换到其第二值)以将电压电平的表示648锁存到寄存器646中，例如施加于所选择的存取线2021的电压电平的表示。以此方式，寄存器646可含有目标存储器单元2081的阈值电压的表示，例如数据线204的状态在其下改变的电压电平的表示。时常地，计数器及数/模转换器(DAC)(未展示)用于生成在读取操作期间施加的电压电平，其中计数器的计数可指示从DAC输出的电压电平。在此系统中，计数可因此表示电压电平被施加。
使用图6的实例，中间读取电压可施加于所选择的存取线2021。一旦晶体管(例如，n型场效晶体管或nFET)650激活，例如通过施加具有足以激活晶体管650的电压电平的控制信号BLclamp到控制信号节点652，数据线204就可连接到感测装置640。如果寄存器644响应于由感测装置640对数据线204的状态进行的感测具有其第二逻辑电平，那么存储器单元2081可被视为被激活。图6的结构可针对将对其执行预期数据有效期的确定的一群组存储器单元中的每一存储器单元重复，使得具有其第二逻辑电平的寄存器644的数目可指示所述群组的存储器单元的经激活存储器单元的数目。替代地，可通过从存储器单元的总数目减去经取消激活存储器单元的数目确定经取消激活存储器单元的数目以指示经激活存储器单元的数目。
各种实施例可能在施加中间读取电压时在感测读取操作的目标存储器单元的状态时将噪声添加到控制信号。举例来说，噪声可能被添加到目标存储器单元的状态的感测以干扰感测装置640与源极216之间的电流路径。噪声可诱发读取错误，从而增加被读取的目标存储器单元的表观阈值电压的Σ。增加表观阈值电压的Σ可用以改进预期数据有效期的确定。虽然在施加中间读取电压时噪声可能被添加到目标存储器单元的感测，但实施例通常可在施加后续读取电压(例如，用于QLC存储器的读取电压4320到43214)中的任何者时不添加噪声，这是因为此类噪声可导致其个别数据状态的确定不准确。
在图6的实例中，噪声可被添加到控制信号节点652，例如通过施加控制信号BLclamp以具有标称电压电平及在所述标称电压电平左右的足以激活晶体管650的有意波形波动(例如，振荡)。噪声也可通过将中间读取电压施加于所选择的存取线以具有标称电压电平及在所述标称电压电平左右的故意波形波动(例如，振荡)来添加。以类似方式，噪声可被添加到未经选择的存取线、源极216、选择线214及/或215或可影响目标存储器单元的感测的存储器单元阵列的任何其它节点。
图7A到7F是展示根据实施例的使用的实例波形的图形。各种其它波形可用于将噪声添加到感测操作。图7A可表示具有标称电压电平756及振幅758的伪正弦波形754A。图7B可表示具有标称电压电平756及振幅758的方波形754B。图7C可表示具有标称电压电平756及振幅758的锯齿波形754C。图7D可表示具有标称电压电平756及振幅758的三角波形754D。虽然图7A到7D的实例描绘具有恒定振幅的振荡波形，但添加的噪声可利用振幅调制。图7E可表示具有标称电压电平756及振幅758'(例如，最大振幅)的振幅经调制伪正弦波形。尽管未描绘，但也可使用频率调制，且调制可添加到除了伪正弦波形之外的波形。类似地，虽然图7A到7E的实例描绘振荡波形，但添加的噪声无需是规则的。图7F可表示具有标称电压电平756及振幅758'(例如，最大振幅)的伪随机波形。图7A到7F的波形中的每一者的电压范围可为其相应振幅758或758'的两倍。对于添加到中间读取电压的噪声，标称电压电平756可等于所期望中间读取电压。
添加到针对读取操作所选择的存储器单元的感测的噪声可用以加宽先前所述的阈值电压分布。此加宽可至少部分由针对读取操作所选择的不同存储器单元的不同感测链自然经历(例如，通过信号线及离散装置的不同特性)的不同延迟造成。参考图6，感测链可为源极216与感测装置640之间且包含源极216及感测装置640的路径。随着噪声通过寄生效应传播，具有相同阈值电压但属于不同感测链的存储器单元可在其感测到的阈值电平中展现表观差异。存储器单元阵列的自然延迟可定义波形的合适频率。对于一些实施例，波形可具有在100KHz到1MHz的范围内的频率(例如，在10μs到1μs的范围内的周期)。替代地，可根据经验、基于存储器单元的结构及材料的知识以及存储器单元阵列的架构或直接通过实验进一步确定波形的合适频率以及合适振幅。
图8描绘根据实施例的操作存储器的方法的时序图。举例来说，图8的时序图可表示存储器的读取操作。迹线860可表示施加于连接到针对读取操作所选择的存储器单元(例如，目标存储器单元)的存取线的电压电平。将参考至少图2A进行以下论述，且将假设针对读取操作所选择的存储器单元是NAND串2060的存储器单元208x，使得迹线860可表示施加于存取线202x的电压电平。存取线202x可称为所选择的存取线，这是因为其含有目标存储器单元，而剩余存取线202可称为未经选择的存取线。NAND串2060可称为所选择的串联连接的存储器单元串，这是因为其含有目标存储器单元。迹线862可表示施加于未经选择的存取线202的一或多者(例如，存取线2020到202x-1及202x+1到202N)的电压电平。迹线864可表示施加于选择线214的电压电平及施加于选择线215的电压电平。
在时间t0，预充电阶段可开始。读取操作的预充电阶段可使未经选择的存取线202达到足以激活其相应连接的存储器单元的电压电平，无论其数据状态(例如，通过电压)为何。如图8的实例中展示，含有目标存储器单元(例如，一或多个目标存储器单元)的存储器单元块的所有存取线202的电压电平初始地达到电压电平868。电压电平868可足以激活连接到存取线202中的一者的每一存储器单元，无论其数据状态为何。作为一个实例，电压电平868可为约8V。以此方式将全部存取线202组合在一起可有利于改进到其所期望电压电平是电压电平868的任何存取线202的稳定状态的速度。可使选择线214及选择线215达到足以激活其相应选择门的电压电平874。
在时间t1或大约在时间t1，所选择的存取线202x可放电到电压电平872。电压电平872可表示希望区分目标存储器单元的可能数据状态的读取电压。举例来说，如果在电压电平872施加于存取线202x且因此施加于目标存储器单元的控制门时激活目标存储器单元，那么可认为其具有对应于低于或等于电压电平872的阈值电压范围的数据状态。如果在电压电平872施加于存取线202x时取消激活目标存储器单元，那么可认为其具有对应于高于电压电平872的阈值电压范围的数据状态。在施加电压电平872时可执行感测操作，如所属领域中所良好地理解。作为一个实例，电压电平872可对应于读取电压4300。尽管将电压电平872描绘为高于电压电平866，但对于一些实施例，电压电平872可为负电压电平。
虽然电压电平872在时间t2施加于所选择的存取线202x，但电压电平868施加于未经选择的存取线2020到202x-1及202x+1到202N。电压电平868足以激活连接到这些未经选择的存取线的存储器单元，无论其数据状态为何。另外，虽然电压电平872在时间t2施加于所选择的存取线202x，但电压电平870可施加于选择线214及选择线215。电压电平870可足以激活连接到这些选择线的选择门。以此方式，如果目标存储器单元被激活，那么可建立通过NAND串206的电流流动，从而准许感测其数据状态。作为一个实例，电压电平874可为约5V。
在时间t3，施加于所选择的存取线202x的电压电平可增加到电压电平874同时可维持其它迹线862及864的电压电平。电压电平874可表示希望区分目标存储器单元的不同可能数据状态的不同读取电压。在施加电压电平874时可执行感测操作，如所属领域中所良好地理解。作为一个实例，电压电平874可对应于读取电压4301。
在时间t4，施加于所选择的存取线202x的电压电平可增加到电压电平876同时可维持其它迹线862及864的电压电平。电压电平876可表示希望区分目标存储器单元的不同可能数据状态的不同读取电压。在施加电压电平876时可执行感测操作，如所属领域中所良好地理解。作为一个实例，电压电平876可对应于读取电压4302。
在时间t5，施加于所选择的存取线202x的电压电平可增加到电压电平878同时可维持其它迹线862及864的电压电平。电压电平878可表示希望区分目标存储器单元的不同可能数据状态的不同读取电压。在施加电压电平878时可执行感测操作，如所属领域中所良好地理解。作为一个实例，电压电平878可对应于读取电压4303。
在时间t6，施加于所选择的存取线202x的电压电平可增加到电压电平880同时可维持其它迹线862及864的电压电平。电压电平880可表示希望区分目标存储器单元的不同可能数据状态的不同读取电压。在施加电压电平880时可执行感测操作，如所属领域中所良好地理解。作为一个实例，电压电平880可对应于读取电压4304。
在时间t7，施加于所选择的存取线202x的电压电平可增加到电压电平882同时可维持其它迹线862及864的电压电平。电压电平882可表示希望区分目标存储器单元的不同可能数据状态的不同读取电压。在施加电压电平882时可执行感测操作，如所属领域中所良好地理解。作为一个实例，电压电平882可对应于读取电压4305。
在时间t8，施加于所选择的存取线202x的电压电平可增加到电压电平884同时可维持其它迹线862及864的电压电平。电压电平884可表示希望区分目标存储器单元的不同可能数据状态的不同读取电压。在施加电压电平884时可执行感测操作，如所属领域中所良好地理解。作为一个实例，电压电平884可对应于读取电压4306。
虽然在图8中仅描绘七个读取电压，但可使用其它数目个读取电压。一般来说，Y个读取电压可用于区分Y+1种可能数据状态中的每一者。在时间t9，全部线可放电到电压电平866，其可为参考电势，例如接地或0V。对于读取操作中的每一读取电压，当感测一或多个目标存储器单元的数据状态时，时间t2与t9之间的周期可对应于读取操作的感测阶段。
为了确定在读取操作期间利用的读取电压，可在感测数据状态的读取操作之前或期间确定针对读取操作所选择的存储器单元的预期数据有效期。图9描绘根据实施例的操作存储器的解决预期数据有效期的此确定的方法的时序图。
在时间t0，预充电阶段可开始，如参考图8描述。在时间t1处或在时间t1附近，所选择的存取线202x可放电到电压电平890。电压电平890可表示中间读取电压，例如中间读取电压436，且可包含噪声，例如添加的(例如，故意添加的)噪声。举例来说，如果在电压电平890施加于存取线202x且因此施加于目标存储器单元的控制门时激活目标存储器单元，那么其可计入于响应于中间读取电压激活的存储器单元的数目中。如果在电压电平890施加于存取线202x时取消激活目标存储器单元，那么其可不计入于响应于中间读取电压激活的存储器单元的数目中。在施加电压电平890时可执行感测操作，如所属领域中所良好地理解。在施加电压电平890时，噪声可例如在时间t1a与t1b之间添加到感测操作。对于一些实施例，噪声可添加到用于感测装置与源极之间(例如感测装置与数据线之间)的晶体管的控制门的控制信号。对于一些实施例，电压电平890可表示波动波形的标称电压电平。
虽然电压电平890在时间t1a施加于所选择的存取线202x，但电压电平868可施加于未经选择的存取线2020到202x-1及202x+1到202N，如参考图8描述。另外，虽然电压电平890在时间t2施加于所选择的存取线202x，但电压电平870可施加于选择线214及选择线215，如参考图8描述。在施加电压电平890时可执行感测操作，如所属领域中所良好地理解，以确定目标存储器单元208x是否响应于电压电平890激活。如果目标存储器单元208x被激活，那么寄存器644可锁存其第二逻辑电平，且如果目标存储器单元208x被取消激活，那么寄存器644可保持其第一逻辑电平。
可对响应于施加电压电平890激活的存储器单元的数据计数，例如，可执行具有其第二逻辑电平(例如，逻辑高电平)的寄存器644的总和。接着，检测到的存储器单元的此数目(表达为数量、分数或百分比)可用于确定一群组存储器单元的预期数据有效期，如先前描述。响应于预期数据有效期的确定，接着，可确定用于感测存储器单元的数据状态中的一组读取电压。过程可在时间t1b结束，其中迹线860、862及864放电到电压电平866，且可随后执行那些存储器单元的读取操作，例如参考图8描述。
替代地，过程可在时间t1b直接继续到读取操作，其中所选择的存取线202x放电到电压电平872'，例如对应于经确定预期数据有效期处的读取电压4300。从时间t2开始的处理可继续，如参考图8描述，除了后续电压电平874'、876'、878'等中的每一者可表示经确定数据有效期处的其相应读取电压432。寄存器644可在使所选择的存取线202x放电之前复位，例如以使寄存器准备好用于响应于经施加读取电压确定目标存储器单元208x的数据状态。
图10是根据实施例的操作存储器的方法的流程图。举例来说，图10的方法可为读取操作的一部分或可在读取操作之前(例如，就在读取操作之前)执行。在1001，可选择中间读取电压。中间读取电压可具有在一群组存储器单元的初始读取窗内的电压电平。对于一些实施例，可预先确定中间读取电压，且举例来说中间读取电压的表示可含于修整寄存器128内。
在1003，可将中间读取电压施加于针对读取操作所选择的存取线。在中间读取电压施加于所选择的存取线时，可激活未经选择的存取线及选择门。在1005，可将噪声添加到感测操作例如以确定连接到所选择的存取线的响应于将中间读取电压施加于所选择的存取线激活的多个存储器单元的存储器单元的数目。在施加中间读取电压时可添加噪声。对于一些实施例，中间读取电压是波动波形的标称电压电平，且噪声通过将此波动波形施加于所选择的存取线而添加到感测操作。对于一些实施例，噪声可添加到施加于感测装置与源极之间的晶体管(例如感测装置与数据线(例如，连接到多个存储器单元的存储器单元的每一数据线)之间的晶体管)的控制门的控制信号。
在1007，可例如通过在施加中间读取电压时及在将噪声添加到感测操作时感测多个存储器单元的存储器单元是被激活还是被取消激活确定指示连接到所选择的存取线的多个存储器单元的经激活存储器单元的数目的值。在1009，可响应于指示经激活存储器单元的数目的值确定多个存储器单元的预期数据有效期，不论指示经激活存储器单元的数目的所述值是由数量、分数、百分比还是以其它方式表示。
图11是根据另一实施例的操作存储器的方法的流程图。举例来说，图11的方法可为读取操作的一部分。在1111，可将中间读取电压施加于针对读取操作所选择的存取线。在中间读取电压施加于所选择的存取线时，可激活未经选择的存取线及选择门。可选择或预先确定中间读取电压，如参考图10论述。
在1113，可将噪声添加到感测操作例如以确定连接到所选择的存取线的响应于将中间读取电压施加于所选择的存取线激活的多个存储器单元的存储器单元的数目。在施加中间读取电压时可添加噪声。对于一些实施例，中间读取电压是波动波形的标称电压电平，且噪声通过将此波动波形施加于所选择的存取线而添加到感测操作。对于一些实施例，噪声可添加到施加于感测装置与源极之间的晶体管(例如，感测装置与数据线(例如，连接到多个存储器单元的存储器单元的每一数据线)之间的晶体管)的控制门的控制信号。
在1115，可例如通过在施加中间读取电压时及在将噪声添加到感测操作时感测多个存储器单元的存储器单元是被激活还是被取消激活确定指示连接到所选择的存取线的多个存储器单元的经激活存储器单元的数目的值。在1117，可响应于指示经激活存储器单元的数目的值确定用于读取操作的多个读取电压。举例来说，可响应于指示经激活存储器单元的数目的经确定值确定多个存储器单元的预期数据有效期，不论指示经激活存储器单元的数目的所述值是由数量、分数、百分比还是以其它方式表示，且可响应于多个存储器单元的预期数据有效期确定多个读取电压。
图12是根据另一实施例的操作存储器的方法的流程图。举例来说，图12的方法可为读取操作的一部分。在1221，可选择中间读取电压。中间读取电压可具有在一群组存储器单元的初始读取窗内的电压电平。对于一些实施例，可预先确定中间读取电压，且举例来说中间读取电压的表示可含于修整寄存器128内。
在1223，可将中间读取电压施加于针对读取操作所选择的存取线。在中间读取电压施加于所选择的存取线时，可激活未经选择的存取线及选择门。在1225，可将噪声添加到感测操作例如以确定连接到所选择的存取线的响应于将中间读取电压施加于所选择的存取线激活的多个存储器单元的存储器单元的数目。在施加中间读取电压时可添加噪声。对于一些实施例，中间读取电压是波动波形的标称电压电平，且噪声通过将此波动波形施加于所选择的存取线而添加到感测操作。对于一些实施例，噪声可添加到施加于感测装置与源极之间的晶体管(例如，感测装置与数据线(例如，连接到多个存储器单元的存储器单元的每一数据线)之间的晶体管)的控制门的控制信号。
在1227，可例如通过在施加中间读取电压时及在将噪声添加到感测操作时感测多个存储器单元的存储器单元是被激活还是被取消激活确定指示连接到所选择的存取线的多个存储器单元的经激活存储器单元的数目的值。在1229，可响应于指示经激活存储器单元的数目的值确定多个存储器单元的预期数据有效期，不论指示经激活存储器单元的数目的所述值是由数量、分数、百分比还是以其它方式表示。
在1231，可响应于多个存储器单元的预期数据有效期确定用于读取操作的多个读取电压。在1233，可将多个读取电压施加于所选择的存取线，例如从多个读取电压的最低读取电压循序地到多个读取电压的最高读取电压。在多个读取电压施加于所选择的存取线时，可激活未经选择的存取线及选择门。在1235，可响应于将多个读取电压施加于所选择的存取线确定多个存储器单元的存储器单元(例如，每一存储器单元)的数据状态。对于一些实施例，多个存储器单元可包含连接到所选择的存取线的每一存储器单元。对于其它实施例，多个存储器单元可包含连接到所选择的存取线的存储器单元的子集(真子集)，例如，连接到所选择的存取线的每隔一个存储器单元(例如，偶数存储器单元或奇数存储器单元)。
结论
尽管本文已说明及描述特定实施例，但所属领域的一般技术人员应了解，经计算以实现相同目的的任何布置可替换所展示的特定实施例。所属领域的一般技术人员将明白实施例的许多调适。因此，本申请案希望涵盖实施例的任何调适或变化。

Claims (32)

1.一种操作存储器的方法，其包括：
将中间读取电压施加于针对读取操作所选择的存取线；
在施加所述中间读取电压时将噪声添加到感测操作；
确定指示连接到所述所选择的存取线的响应于在所述感测操作期间将所述中间读取电压施加于所述所选择的存取线激活的多个存储器单元的存储器单元的数目的值；及
响应于指示响应于将所述中间读取电压施加于所述所选择的存取线激活的所述多个存储器单元的存储器单元的所述数目的所述值确定所述多个存储器单元的预期数据有效期。
2.根据权利要求1所述的方法，其中所述中间读取电压是波动波形的标称电压电平，且其中将噪声添加到所述感测操作包括将所述波动波形施加于所述所选择的存取线。
3.根据权利要求1所述的方法，其中将噪声添加到所述感测操作包括将波动波形施加于连接于所述感测操作的感测装置与连接到所述多个存储器单元的特定存储器单元的源极之间的晶体管的控制门。
4.根据权利要求3所述的方法，其中将噪声添加到所述感测操作包括将所述波动波形施加于连接于所述感测操作的感测装置与连接到所述多个存储器单元的所述特定存储器单元的数据线之间的晶体管的控制门。
5.根据权利要求4所述的方法，其中将噪声添加到所述感测操作包括针对所述多个存储器单元中的每一存储器单元将所述波动波形施加于连接于所述感测操作的相应感测装置与连接到所述多个存储器单元的那个存储器单元的数据线之间的晶体管的控制门。
6.根据权利要求1所述的方法，其进一步包括：
选择所述中间读取电压以使其具有在特定数据有效期高于用于所述读取操作的最低读取电压且在所述特定数据有效期低于用于所述读取操作的最高读取电压的电压电平。
7.根据权利要求1所述的方法，其中确定指示响应于将所述中间读取电压施加于所述所选择的存取线激活的所述多个存储器单元的存储器单元的所述数目的所述值包括确定指示响应于将所述中间读取电压施加于所述所选择的存取线取消激活的所述多个存储器单元的存储器单元的数目的第二值及从所述多个存储器单元的存储器单元的数目减去所述第二值。
8.根据权利要求1所述的方法，其中确定指示响应于将所述中间读取电压施加于所述所选择的存取线激活的所述多个存储器单元的存储器单元的所述数目的所述值包括确定以从由以下各者组成的群组选择的方式表示的值：所述多个存储器单元的存储器单元的数量、所述多个存储器单元的存储器单元的分数及所述多个存储器单元的存储器单元的百分比。
9.根据权利要求1所述的方法，其中响应于指示响应于将所述中间读取电压施加于所述所选择的存取线激活的所述多个存储器单元的存储器单元的所述数目的所述值确定所述多个存储器单元的所述预期数据有效期包括使用查找表。
10.根据权利要求9所述的方法，其中使用所述查找表包括在指示被激活的所述多个存储器单元的存储器单元的所述数目的第一值处从所述预期数据有效期的第一值及在指示被激活的所述多个存储器单元的存储器单元的所述数目的第二值处从所述预期数据有效期的第二值内插所述预期数据有效期。
11.根据权利要求9所述的方法，其中使用所述查找表包括使用最靠近指示响应于将所述中间读取电压施加于所述所选择的存取线激活的所述多个存储器单元的存储器单元的所述数目的所述值的表条目确定所述预期数据有效期。
12.根据权利要求1所述的方法，其中确定所述预期数据有效期包括确定表示为时间十进位的所述预期数据有效期，且其中X时间十进位等于10X秒，其中X具有大于或等于零的值。
13.根据权利要求1所述的方法，其中将噪声添加到所述感测操作包括施加具有在100KHz及1MHz的范围内的频率的波动波形。
14.一种操作存储器的方法，其包括：
将中间读取电压施加于针对读取操作所选择的存取线；
在施加所述中间读取电压时将噪声添加到感测操作；
确定指示连接到所述所选择的存取线的响应于在所述感测操作期间将所述中间读取电压施加于所述所选择的存取线激活的多个存储器单元的存储器单元的数目的值；及
响应于指示响应于将所述中间读取电压施加于所述所选择的存取线激活的所述多个存储器单元的存储器单元的所述数目的所述值确定用于所述读取操作的多个读取电压。
15.根据权利要求14所述的方法，其中将噪声添加到所述感测操作包括将波动波形施加于连接于所述感测操作的感测装置与连接到所述多个存储器单元的特定存储器单元的源极之间的晶体管的控制门。
16.根据权利要求15所述的方法，其中所述晶体管从由以下各者组成的群组选择：所述特定存储器单元及连接于所述感测装置与连接到所述特定存储器单元的数据线之间的晶体管。
17.根据权利要求14所述的方法，其中针对所述读取操作将所述中间读取电压施加于所述所选择的存取线包括施加在所述读取操作的初始读取窗内的中间读取电压。
18.根据权利要求17所述的方法，其中施加在所述读取操作的初始读取窗内的所述中间读取电压包括施加在所述初始读取窗的最低电压电平加0.70到0.95倍的所述初始读取窗的宽度的范围内的中间读取电压。
19.根据权利要求14所述的方法，其中响应于指示响应于将所述中间读取电压施加于所述所选择的存取线激活的所述多个存储器单元的存储器单元的所述数目的所述值确定用于所述读取操作的所述多个读取电压包括响应于指示响应于将所述中间读取电压施加于所述所选择的存取线激活的所述多个存储器单元的存储器单元的所述数目的所述值确定所述多个存储器单元的预期数据有效期及响应于所述多个存储器单元的所述预期数据有效期确定用于所述读取操作的所述多个读取电压。
20.一种操作存储器的方法，其包括：
将中间读取电压施加于针对读取操作所选择的存取线；
在施加所述中间读取电压时将噪声添加到感测操作；
确定指示连接到所述所选择的存取线的响应于在所述感测操作期间将所述中间读取电压施加于所述所选择的存取线激活的多个存储器单元的存储器单元的数目的值；及
响应于指示响应于将所述中间读取电压施加于所述所选择的存取线激活的所述多个存储器单元的存储器单元的所述数目的所述值确定所述多个存储器单元的预期数据有效期；
响应于所述多个存储器单元的所述预期数据有效期确定用于所述读取操作的多个读取电压；
将所述多个读取电压施加于所述所选择的存取线；及
响应于将所述多个读取电压施加于所述所选择的存取线确定所述多个存储器单元的特定存储器单元的数据状态。
21.根据权利要求20所述的方法，其中将噪声添加到所述感测操作包括针对所述多个存储器单元中的每一存储器单元干扰连接到那个存储器单元的相应感测装置与连接到那个存储器单元的源极之间的电流路径。
22.根据权利要求21所述的方法，其中干扰连接到所述多个存储器单元的特定存储器单元的所述相应感测装置与所述源极之间的所述电流路径包括将波动波形施加于所述所选择的存取线，且其中所述波动波形的标称电压电平是所述中间读取电压。
23.根据权利要求21所述的方法，其中干扰连接到所述多个存储器单元的特定存储器单元的所述相应感测装置与所述源极之间的所述电流路径包括将波动波形施加于连接于连接到所述特定存储器单元的数据线与通过所述数据线连接到所述特定存储器单元的所述相应感测装置之间的晶体管的控制门。
24.根据权利要求20所述的方法，其中确定指示响应于将所述中间读取电压施加于所述所选择的存取线激活的所述多个存储器单元的存储器单元的所述数目的所述值包括对连接到指示经激活存储器单元的检测的所述多个存储器单元的页缓冲器的寄存器的数目计数。
25.根据权利要求20所述的方法，其进一步包括：
如果响应于按增加的电压电平的顺序将所述多个读取电压施加于所述所选择的存取线，所述特定存储器单元在施加所述多个读取电压的第N读取电压时第一次激活，那么确定所述特定存储器单元具有按增加的阈值电压范围的顺序布置的多个数据状态的第N数据状态。
26.根据权利要求25所述的方法，其进一步包括使用错误校正改变所述特定存储器单元的所述经确定数据状态。
27.根据权利要求26所述的方法，其中使用错误校正改变所述特定存储器单元的所述经确定数据状态包括将所述特定存储器单元的所述经确定数据状态变成按增加的阈值电压范围的所述顺序布置的所述多个数据状态的下一较低数据状态或按增加的阈值电压范围的所述顺序布置的所述多个数据状态的下一较高数据状态。
28.根据权利要求25所述的方法，其进一步包括：
如果响应于按增加的电压电平的所述顺序将所述多个读取电压施加于所述所选择的存取线，所述特定存储器单元未响应于所述多个读取电压的任何读取电压激活，那么确定所述特定存储器单元具有按增加的阈值电压范围的所述顺序布置的所述多个数据状态的最高数据状态。
29.根据权利要求20所述的方法，其中将所述多个读取电压施加于所述所选择的存取线包括按增加的电压电平的顺序将所述多个读取电压施加于所述所选择的存取线。
30.根据权利要求29所述的方法，其中将所述中间读取电压施加于所述所选择的存取线包括按增加的电压电平的所述顺序将高于所述多个读取电压的第一读取电压及按增加的电压电平的所述顺序将低于所述多个读取电压的最后读取电压的电压电平施加于所述所选择的存取线。
31.根据权利要求20所述的方法，其中确定指示连接到所述所选择的存取线的响应于将所述中间读取电压施加于所述所选择的存取线激活的所述多个存储器单元的存储器单元的所述数目的所述值包括多个存储器单元存储多个数据状态的数据状态的伪随机分布。
32.一种存储器，其包括：
存储器单元阵列；及
控制器，其用于所述存储器单元阵列的存取，其中所述控制器经配置以导致所述存储器执行根据权利要求1到31中任一权利要求所述的方法。
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