KR20170066084A - 비휘발성 메모리 장치, 메모리 시스템, 비휘발성 메모리 장치의 동작 방법 및 메모리 시스템의 동작 방법 - Google Patents

비휘발성 메모리 장치, 메모리 시스템, 비휘발성 메모리 장치의 동작 방법 및 메모리 시스템의 동작 방법 Download PDF

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Abstract

본 개시에 따른 메모리 장치의 동작 방법은, 3차원 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치의 동작 방법으로서, 제1 독출 전압 레벨을 이용하여, 제1 워드 라인에 연결된 제1 메모리 셀들에 대해 독출 동작을 수행하고, 독출 동작의 실패 시, 제1 워드 라인에 대한 독출 전압을 제2 독출 전압 레벨로 재 설정하며, 제1 및 제2 독출 전압 레벨들 사이의 차이에 따라, 워드 라인들에 대응하는 독출 오프셋들을 저장하는 독출 오프셋 테이블을 결정하고, 독출 오프셋 테이블을 이용하여, 제2 워드 라인에 연결된 제2 메모리 셀들에 대해 독출 동작을 수행한다.

Description

비휘발성 메모리 장치, 메모리 시스템, 비휘발성 메모리 장치의 동작 방법 및 메모리 시스템의 동작 방법{Nonvolatine memory device, memory system, method of operating nonvolatile memory device, and method of operating memory system}
본 개시의 기술적 사상은 메모리 장치에 관한 것으로, 더욱 상세하게는, 비휘발성 메모리 장치, 상기 비휘발성 메모리를 포함하는 메모리 시스템, 상기 비휘발성 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법에 관한 것이다.
메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 비휘발성 메모리 장치의 일 예로서, 플래쉬 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다.
본 개시의 기술적 사상이 해결하려는 과제는 메모리 장치의 신뢰성 및 독출 성능을 개선할 수 있는 메모리 장치 및 메모리 장치의 동작 방법을 제공하는 데에 있다.
또한, 본 개시의 기술적 사상에 해결하고자 하는 다른 과제는 메모리 시스템의 신뢰성 및 독출 성능을 개선할 수 있는 메모리 시스템 및 메모리 시스템의 동작 방법을 제공하는 데에 있다.
본 개시의 기술적 사상에 따른 메모리 장치의 동작 방법은, 3차원 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치의 동작 방법으로서, 제1 독출 전압 레벨을 이용하여, 제1 워드 라인에 연결된 제1 메모리 셀들에 대해 독출 동작을 수행하는 단계; 상기 독출 동작의 실패 시, 상기 제1 워드 라인에 대한 독출 전압을 제2 독출 전압 레벨로 재 설정하는 단계; 상기 제1 및 제2 독출 전압 레벨들 사이의 차이에 따라, 워드 라인들에 대응하는 독출 오프셋들을 저장하는 독출 오프셋 테이블을 결정하는 단계; 및 상기 독출 오프셋 테이블을 이용하여, 제2 워드 라인에 연결된 제2 메모리 셀들에 대해 독출 동작을 수행하는 단계를 포함한다.
또한, 본 개시의 다른 기술적 사상에 따른 메모리 시스템의 동작 방법은, 3차원 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템의 동작 방법으로서, 제1 독출 전압 레벨을 이용하여, 제1 워드 라인에 연결된 제1 메모리 셀들에 대해 독출 동작을 수행하는 단계; 상기 독출 동작의 실패 시, 상기 제1 워드 라인에 대한 독출 전압을 제2 독출 전압 레벨로 재 설정하는 단계; 상기 메모리 컨트롤러에서, 상기 제1 및 제2 독출 전압 레벨들 사이의 차이에 따라, 워드 라인들에 대응하는 독출 오프셋들을 저장하는 독출 오프셋 테이블을 결정하는 단계; 상기 메모리 컨트롤러에서 상기 비휘발성 메모리 장치로, 상기 독출 오프셋 테이블에서 제2 워드 라인에 대응하는 독출 오프셋을 전송하는 단계; 및 상기 독출 오프셋을 이용하여, 상기 제2 워드 라인에 연결된 제2 메모리 셀들에 대해 독출 동작을 수행하는 단계를 포함한다.
또한, 본 개시의 다른 기술적 사상에 따른 메모리 시스템의 동작 방법은, 3차원 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템의 동작 방법으로서, 제1 독출 전압 레벨을 이용하여, 제1 워드 라인에 연결된 제1 메모리 셀들에 대해 독출 동작을 수행하는 단계; 상기 독출 동작의 실패 시, 상기 제1 워드 라인에 대한 독출 전압을 제2 독출 전압 레벨로 재 설정하는 단계; 상기 메모리 컨트롤러에서, 상기 제1 및 제2 독출 전압 레벨들 사이의 차이에 따라, 워드 라인들에 대응하는 독출 오프셋들을 저장하는 독출 오프셋 테이블을 결정하는 단계; 상기 메모리 컨트롤러에서, 상기 독출 오프셋 테이블을 이용하여 제2 워드 라인에 대응하는 독출 전압을 제3 독출 전압 레벨로 결정하는 단계; 및 상기 제3 독출 전압 레벨을 이용하여, 상기 제2 워드 라인에 연결된 제2 메모리 셀들에 대해 독출 동작을 수행하는 단계를 포함한다.
또한, 본 개시의 다른 기술적 사상에 따른 메모리 장치는은, 기판 상에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함하는 메모리 셀 어레이; 및 제1 워드 라인에 대한 디폴트 독출 전압 레벨과 재시도 독출 전압 레벨 사이의 차이에 따라 결정된 독출 오프셋 테이블을 이용하여 제2 워드 라인에 대한 독출 동작을 제어하는 제어 로직을 포함하고, 상기 독출 오프셋 테이블은, 미리 정의된 복수의 독출 오프셋 테이블들 중 하나로서, 상기 워드 라인들에 대응하는 독출 오프셋들을 저장한다.
또한, 본 개시의 다른 기술적 사상에 따른 메모리 시스템은, 기판 상에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함하는 메모리 장치; 및 제1 워드 라인에 대한 디폴트 독출 전압 레벨과 재시도 독출 전압 레벨 사이의 차이에 따라 독출 오프셋 테이블을 결정하고, 결정된 상기 독출 오프셋 테이블을 이용하여 제2 워드 라인에 대한 독출 동작을 제어하는 메모리 컨트롤러를 포함하고, 상기 독출 오프셋 테이블은, 미리 정의된 복수의 독출 오프셋 테이블들 중 하나로서, 상기 워드 라인들에 대응하는 독출 오프셋들을 저장한다.
본 개시의 기술적 사상에 따르면, 메모리 장치의 제1 워드 라인에 대한 디폴트 독출 전압 레벨과 재시도 독출 전압 레벨 사이의 차이에 따라 결정된 독출 오프셋 테이블을 이용하여 제2 워드 라인에 대한 독출 동작을 제어할 수 있다. 이에 따라, 공정 상의 원인으로 산포 변화량(variation)이 서로 다른 복수의 워드 라인들에 대해 각각 독출 재시도 동작을 수행하지 않아도 워드 라인 별 산포 변화량을 보상할 수 있다. 따라서, 메모리 장치의 독출 동작에 소요되는 시간을 감소시킬 수 있고, 이로써, 메모리 장치의 독출 성능 및 신뢰성이 향상될 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 본 개시의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 3은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 4는 도 3의 메모리 셀 어레이에 포함된 메모리 블록의 일 예를 나타내는 회로도이다.
도 5는 도 4의 메모리 블록을 나타내는 사시도이다.
도 6은 도 3의 메모리 셀 어레이에 포함된 메모리 셀들의 초기 산포 및 변경 산포를 나타내는 그래프들이다.
도 7a는 본 개시의 일 실시예에 따른, 도 4의 제1 워드 라인에 대응하는 메모리 셀들의 산포의 일부를 나타내는 그래프이고, 도 7b는 본 개시의 일 실시예에 따른, 도 4의 제2 워드 라인에 대응하는 메모리 셀들의 산포의 일부를 나타내는 그래프이다.
도 8은 도 7a 및 도 7b의 제2 상태에 대하여, 서로 다른 리텐션 시간들에서 워드 라인 별 페일 비트 개수의 변화량들을 나타내는 그래프이다.
도 9는 도 7a 및 도 7b의 제2 상태에 대하여, 서로 다른 독출 환경들에서 워드 라인 별 산포 변화량들을 나타내는 그래프이다.
도 10a 내지 도 10c는 도 2의 독출 오프셋 테이블 저장부에 저장된 독출 오프셋 테이블 그룹에 대한 정보를 각각 나타낸다.
도 11은 본 개시의 일 실시예에 따른 독출 오프셋 테이블 그룹을 나타낸다.
도 12a 및 도 12b는 본 개시의 일부 실시예들에 따라 낸드 스트링을 복수의 그룹들로 나누는 일 예를 나타낸다.
도 13은 본 개시의 일 실시예에 따른 독출 오프셋 테이블 그룹을 나타낸다.
도 14는 본 개시의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 15는 본 개시에 대한 비교예에 따라, 서로 다른 워드 라인들에 각각 연결된 메모리 셀들의 제1 내지 제3 산포들을 나타내는 그래프들이다.
도 16은 본 개시의 일 실시예에 따른 메모리 장치의 동작 방법에 따라, 서로 다른 워드 라인들에 각각 연결된 메모리 셀들의 제1 내지 제3 산포들을 나타내는 그래프들이다.
도 17은 본 개시의 일 실시예에 따른 메모리 장치의 동작 방법을 더욱 상세하게 나타내는 흐름도이다.
도 18은 본 개시의 일 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 19는 본 개시의 일 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 20은 본 개시의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 21은 본 개시의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 22는 본 개시의 일 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 23은 본 개시의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 24는 본 개시의 일 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 25는 본 개시의 일 실시예에 따른 메모리 카드 시스템을 나타내는 블록도이다.
도 26은 본 개시의 일 실시예에 따른 SSD 시스템은 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템(10)을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함하고, 메모리 장치(100)는 메모리 셀 어레이(110) 및 제어 로직(120)을 포함할 수 있다. 메모리 컨트롤러(200)는 호스트(HOST)로부터의 읽기/쓰기 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하도록 또는 메모리 장치(100)에 데이터를 기입하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(또는 기입), 독출 및 소거 동작을 제어할 수 있다. 또한, 프로그램 동작을 위한 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있는데, 예를 들어, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 ReRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
일부 실시예들에서, 메모리 셀 어레이(110)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 셀 스트링들을 포함할 수 있다. 일부 실시예들에서, 메모리 셀 어레이(110)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있으며, 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있으며, 이에 대해 도 4 및 도 5를 참조하여 상술하기로 한다.
3차원 메모리 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판 상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성된다. 상기 용어 "모놀리식"은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다.
본 발명의 기술적 사상에 의한 일 실시예에서, 3차원 메모리 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 낸드 스트링들을 포함한다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3차원 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들 간에 공유되어 있는 3차원 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다.
제어 로직(120)은 메모리 셀들에 대한 독출 구간에서, 제1 독출 전압 레벨을 이용하여, 독출 어드레스에 대응하는 제1 워드 라인에 연결된 제1 메모리 셀들에 대한 독출 동작을 제어할 수 있다. 여기서, 제1 독출 전압 레벨은 디폴트(default) 독출 전압 레벨일 수 있고, 디폴트 독출 전압 레벨은 메모리 셀들의 초기 산포(예를 들어, 도 6의 61)를 기초로 결정될 수 있다. 독출 동작의 실패 시, 제어 로직(120)은 제2 독출 전압 레벨을 이용하여 제1 워드 라인에 연결된 제1 메모리 셀들에 대한 독출 재시도(read retry) 동작을 제어할 수 있다. 여기서, 제2 독출 전압 레벨은 재시도(retry) 독출 전압 레벨일 수 있고, 재시도 독출 전압 레벨은 메모리 셀들의 변경 산포(예를 들어, 도 6의 62)를 기초로 결정될 수 있다.
독출 재시도 동작의 성공 시, 제2 독출 전압 레벨은 제1 워드 라인에 대한 최적 독출 전압 레벨로 재 설정될 수 있다. 일 실시예에서, 제어 로직(120)은 메모리 셀 어레이(110)로부터 독출된 데이터를 기초로 독출 성공/실패 여부를 판단하고, 독출 성공 시 제2 독출 전압 레벨을 최적 독출 전압 레벨로 재 설정할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 다른 실시예에서, 메모리 컨트롤러(200)는 메모리 장치(100)로부터 수신한 데이터를 기초로 독출 성공/실패 여부를 판단하고, 독출 성공 시 제2 독출 전압 레벨을 최적 독출 전압 레벨로 재 설정할 수 있다.
제어 로직(120)은 제1 및 제2 독출 전압 레벨들 사이의 차이에 따라 결정된 독출 오프셋 테이블을 이용하여, 다음 독출 어드레스에 대응하는 제2 워드 라인에 연결된 제2 메모리 셀들에 대한 독출 동작을 제어할 수 있다. 여기서, 독출 오프셋 테이블은 워드 라인들에 대응하는 독출 오프셋들을 저장하는 테이블일 수 있고, 서로 다른 워드 라인들에 각각 대응하는 독출 오프셋들은 서로 다르게 저장될 수 있다. 여기서, 제2 워드 라인에 대응하는 독출 오프셋은, 미리 설정된 최적 독출 전압 레벨과 제2 워드 라인에 대한 최적 독출 전압 레벨 사이의 차이를 나타낼 수 있다. 제어 로직(120)은 이에 따라, 워드 라인 별 산포 변화량(variation), 다시 말해, 워드 라인 별 문턱 전압 변화량을 보상한 최적 독출 전압 레벨을 이용하여 제2 워드 라인에 연결된 제2 메모리 셀들에 대한 독출 동작을 수행할 수 있다. 독출 오프셋 테이블에 대한 구체적인 설명은 도 9 내지 도 13을 참조하여 후술하기로 한다.
본 실시예에 따르면, 제1 및 제2 독출 전압 레벨들 사이의 차이 및 제1 워드 라인을 기초로, 미리 정의된 복수의 독출 오프셋 테이블들 중 하나를 선택할 수 있다. 복수의 독출 오프셋 테이블들은 서로 다른 독출 환경들에서 각각 정의될 수 있고, 독출 환경은 리텐션(retention) 시간, 독출 디스터브(disturb) 또는 온도 범프(bump)를 포함할 수 있다. 그러나, 본 발명에 따른 독출 환경은 상술된 예시들에 한정되지 않으며, 다양한 환경 변화를 통해 복수의 오프셋 테이블들을 미리 정의할 수 있다.
리텐션 시간은 메모리 셀에 대한 프로그램 동작을 수행한 이후 고온 또는 실온에서 경과한 시간으로서, 데이터 보유 시간으로 지칭할 수도 있다. 리텐션 시간이 증가할수록 메모리 셀에서 전하 손실(charge loss)이 증가하게 되는데, 전하 손실 속도는 워드 라인 별로 다를 수 있다. 구체적으로, 프로그램 동작을 통해 전하 저장층에 트랩된 전자들은 시간의 경과에 따른 재배열 현상, 예를 들어, 채널 영역으로의 유실, 전하 저장층을 통한 이동 등과 같은 다양한 현상들로 인해 감소될 수 있다. 이에 따라, 메모리 셀의 문턱 전압이 감소하게 되고, 그 결과, 메모리 셀들의 문턱 전압에 따른 산포에 대해 처짐(drooping)과 퍼짐(spreading)이 발생할 수 있는데, 이때, 문턱 전압의 감소량은 워드 라인 별로 다를 수 있다.
독출 디스터브는 선택된 워드 라인에 연결된 메모리 셀들에 대한 반복적인 독출 동작의 수행에 따라 인접한 워드 라인에 연결된 메모리 셀들의 산포가 변경되는 현상을 나타낸다. 예를 들어, 선택된 워드 라인에 연결된 메모리 셀들에 대한 독출 동작의 횟수가 증가할수록 인접한 워드 라인에 연결된 메모리 셀들의 문턱 전압이 증가할 수 있고, 문턱 전압의 증가량은 선택된 워드 라인과의 거리에 따라 워드 라인 별로 다를 수 있다.
온도 범프는 고온 프로그램/고온 독출, 고온 프로그램/저온 독출, 저온 프로그램/고온 독출 및 저온 프로그램/저온 독출의 수행 결과, 메모리 셀들의 산포가 변경되는 현상을 나타낸다. 예를 들어, 프로그램 동작 시 온도와 독출 동작 시 온도의 차이가 클수록 메모리 셀의 문턱 전압의 변화량이 클 수 있고, 문턱 전압의 변화량은 워드 라인 별로 다를 수 있다.
일 실시예에서, 복수의 오프셋 테이블들은 리텐션 시간에 따라 미리 정의될 수 있다. 이때, 독출 어드레스에 대응하는 메모리 셀들의 리텐션 시간을 알지 못하는 경우에도, 제1 워드 라인에 대한 제1 및 제2 독출 전압 레벨들 사이의 차이를 기초로 선택된 독출 오프셋 테이블을 이용하여, 다른 워드 라인들에 대해 독출 오프셋을 적용하여 독출 동작을 수행할 수 있다. 이로써, 워드 라인 별로 독출 재시도 동작을 수행하지 않더라도 워드 라인 별 산포 변화량을 보상할 수 있고, 이에 따라, 메모리 장치(100)의 성능이 향상될 수 있다.
일 실시예에서, 제어 로직(120)은 메모리 셀 어레이(110)의 일부 영역 또는 제어 로직(120) 내의 레지스터에 저장된 복수의 독출 오프셋 테이블들 중 하나를 선택할 수 있다. 제어 로직(120)은 선택된 독출 오프셋 테이블에서 제2 워드 라인에 대응하는 독출 오프셋을 제1 독출 전압 레벨에 적용함으로써 제3 독출 전압 레벨을 결정할 수 있고, 결정된 제3 독출 전압 레벨을 갖는 독출 전압이 제2 워드 라인에 인가되도록 제어할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 다른 실시예에서, 메모리 컨트롤러(200)는 복수의 독출 오프셋 테이블들 중 하나를 선택하고, 선택된 독출 오프셋 테이블에서 제2 워드 라인에 대응하는 독출 오프셋에 대한 정보를 메모리 장치(100)에 제공할 수 있다.
도 2는 본 개시의 일 실시예에 따른 메모리 시스템(10a)을 나타내는 블록도이다.
도 2를 참조하면, 메모리 시스템(10a)은 메모리 장치(100) 및 메모리 컨트롤러(200a)를 포함할 수 있고, 메모리 컨트롤러(200a)는 독출 오프셋 테이블 저장부(210), 독출 레벨 제어부(220) 및 ECC(Error Correction Code)부(230)를 포함할 수 있다. 본 실시예에 따른 메모리 시스템(10a)은 도 1의 메모리 시스템(10)의 일 구현예에 대응하고, 도 1을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있으며, 중복된 설명은 생략하기로 한다.
독출 오프셋 테이블 저장부(210)는 복수의 독출 오프셋 테이블 그룹들을 저장할 수 있고, 각 독출 오프셋 테이블 그룹은 복수의 독출 오프셋 테이블들을 포함할 수 있다. 예를 들어, 독출 오프셋 테이블 저장부(210)는 버퍼 메모리의 일부 영역으로 구현될 수 있다. 독출 오프셋 테이블 그룹들에 대해서는 도 10a 내지 도 10c를 참조하여 후술하고, 독출 오프셋 테이블들에 대해서는 도 11 내지 도 13을 참조하여 후술하기로 한다.
독출 레벨 제어부(220)는 독출하고자 하는 제1 어드레스에 대응하는 제1 워드 라인에 인가할 독출 전압을 제1 독출 전압 레벨로 제어할 수 있다. 여기서, 제1 독출 전압 레벨은 메모리 셀들의 초기 산포를 기초로 결정된 최적 독출 전압 레벨일 수 있다. 제1 독출 전압 레벨을 이용하여 독출 동작을 수행한 결과, 독출 실패 시, 독출 레벨 제어부(220)는 제1 워드 라인에 인가할 독출 전압을 제2 독출 전압 레벨로 제어할 수 있다. 제2 독출 전압 레벨을 이용하여 독출 동작을 수행한 결과, 독출 성공 시, 독출 레벨 제어부(220)는 제2 독출 전압 레벨을 최적 독출 전압 레벨로 재 설정할 수 있다.
독출 레벨 제어부(220)는 제1 및 제2 독출 전압 레벨들 사이의 차이를 기초로, 독출 오프셋 테이블 저장부(210)에 저장된 복수의 독출 오프셋 테이블들 중 하나를 선택할 수 있다. 이어서, 독출 레벨 제어부(220)는 선택된 독출 오프셋 테이블로부터, 다음에 독출하고자 하는 제2 어드레스에 대응하는 제2 워드 라인에 대응하는 독출 오프셋을 획득할 수 있다.
일 실시예에서, 독출 레벨 제어부(220)는 독출 커맨드 및 제2 어드레스와 함께, 독출 오프셋에 대한 정보를 메모리 장치(100)에 전송할 수 있다. 예를 들어, 독출 오프셋에 대한 정보는 제어 신호(CTRL)로써 메모리 장치(100)에 제공될 수 있다. 이에 따라, 메모리 장치(100) 내의 제어 로직(120)은 해당 독출 오프셋을 제1 독출 전압 레벨에 적용함으로써 제3 독출 전압 레벨을 획득하고, 제3 독출 전압 레벨을 제2 어드레스에 대응하는 제2 워드 라인에 인가하도록 제어할 수 있다. 이로써, 제2 워드 라인에 연결된 메모리 셀들에 대해 독출 동작이 수행될 수 있다.
일 실시예에서, 독출 레벨 제어부(220)는 독출 오프셋을 제1 독출 전압 레벨에 적용함으로써 제3 독출 전압 레벨을 획득하고, 독출 커맨드 및 제2 어드레스와 함께, 제3 독출 전압 레벨에 대한 정보를 메모리 장치(100)에 전송할 수 있다. 예를 들어, 제3 독출 전압 레벨에 대한 정보는 제어 신호(CTRL)로써 메모리 장치(100)에 제공될 수 있다. 이에 따라, 메모리 장치(100) 내의 제어 로직(120)은 제3 독출 전압 레벨을 제2 어드레스에 대응하는 제2 워드 라인에 인가하도록 제어할 수 있다. 이로써, 제2 워드 라인에 연결된 메모리 셀들에 대해 독출 동작이 수행될 수 있다.
ECC부(230)는 메모리 장치(100)로부터 수신된 데이터(DATA)에 대해 에러 정정 동작을 수행할 수 있다. 구체적으로, ECC부(230)는 RS(Reed Solomon) 코드, 해밍 코드(Hamming code), CRC(Cyclic Redundancy Code) 등과 같은 알고리즘을 이용하여 ECC 인코딩 처리 및 ECC 디코딩 처리를 수행할 수 있다. 여기서, ECC 인코딩 처리는 프로그램할 데이터에 근거하여 패리티(parity) 비트를 생성하는 동작을 포함하고, ECC 디코딩 처리는 메모리 장치(100)로부터 독출된 데이터로부터 에러 비트를 검출하고, 검출된 에러 비트를 정정하는 동작을 포함한다. 구체적으로, ECC부(230)는 데이터를 프로그램할 때에 생성되어 저장된 패리티 비트와 데이터를 독출할 때 생성된 패리티 비트를 서로 비교하여 에러 비트를 검출하고, 검출된 에러 비트에 대한 소정의 논리 연산(예컨대, 배타적 논리합(XOR))을 수행함으로써 에러 비트를 정정할 수 있다.
도 3은 본 개시의 일 실시예에 따른 메모리 장치(100)를 나타내는 블록도이다.
도 3을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 제어 로직(120), 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼(150)를 포함할 수 있다. 본 실시예에 따른 메모리 셀 어레이(110)는 도 1 및 도 2의 메모리 셀 어레이(110)의 일 예일 수 있고, 제어 로직(120)은 도 1 및 도 2의 제어 로직(120)의 일 예일 수 있다. 그러나, 메모리 장치(100)의 구성은 도 3에 한정되지 않으며, 데이터 입출력부 등과 같은 다른 구성 요소를 더 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함하고, 워드 라인들(WL) 및 비트 라인들(BL)에 연결될 수 있다. 구체적으로, 메모리 셀 어레이(110)는 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더부(140)에 연결되고, 비트 라인들(BL)을 통해 페이지 버퍼(150)에 연결될 수 있다. 각 메모리 셀은 하나 또는 그 이상의 비트들을 저장할 수 있으며, 구체적으로, 각 메모리 셀은 싱글 레벨 셀, 멀티 레벨 셀 또는 트리플 레벨 셀로 이용될 수 있다. 일 실시예에서, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1 내지 BLKz) 중 일부 블록은 싱글 레벨 셀 블록일 수 있고, 다른 블록들은 멀티 레벨 셀 블록 또는 트리플 레벨 셀 블록일 수 있다. 메모리 셀 어레이(110)의 상세한 구성에 대해서는 도 4 및 도 5를 참조하여 후술하기로 한다.
제어 로직(120)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 기입하거나, 메모리 셀 어레이(110)로부터 데이터를 독출하거나, 메모리 셀 어레이(110)에 저장된 데이터를 소거하기 위한 각종 제어 신호를 출력할 수 있다. 이로써, 제어 로직(120)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
제어 로직(120)에서 출력된 각종 제어 신호는 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼(150)에 제공될 수 있다. 구체적으로, 제어 로직(120)은 전압 생성부(130)에 전압 제어 신호(CTRL_vol)를 제공할 수 있고, 로우 디코더(140)에 로우 어드레스(X-ADDR)를 제공할 수 있으며, 페이지 버퍼(150)에 칼럼 어드레스(Y-ADDR)를 제공할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제어 로직(120)은 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼(150)에 다른 제어 신호들을 더 제공할 수 있다.
본 실시예에서, 제어 로직(120)은 독출 제어부(125)를 포함할 수 있다. 독출 제어부(125)는 독출 동작 시, 디폴트 레벨에 해당하는 제1 독출 전압 레벨을 갖는 독출 전압이 선택된 워드 라인에 인가되도록 전압 생성부(130) 및 로우 디코더(140)를 제어할 수 있다. 또한, 독출 제어부(125)는 독출 실패 시, 선택된 메모리 셀들에 대한 최적 독출 전압 레벨을 결정하기 위한 독출 재시도 동작을 제어할 수 있다.
구체적으로, 독출 제어부(125)는 제1 독출 전압 레벨과 다른 제2 독출 전압 레벨을 갖는 독출 전압이 선택된 워드 라인에 인가되도록 전압 생성부(130) 및 로우 디코더(140)를 제어할 수 있다. 일 실시예에서, 독출 제어부(125)는 독출 성공 시, 제2 독출 전압 레벨을 최적 독출 전압 레벨로 재 설정할 수 있다. 독출 제어부(125)의 동작은 상술된 내용에 제한되지 않으며, 선택된 메모리 셀들에 대한 최적 독출 전압 레벨을 결정하기 위해 다양한 방식으로 독출 재시도 동작을 수행할 수 있다. 미국 특허출원공개공보 제2015-0029796호, 미국 특허출원공개공보 제2014-0022853호, 미국 특허공개공보 제9,036,412호는 독출 재시도 동작에 대해 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다.
독출 제어부(125)는 미리 정의된 복수의 독출 오프셋 테이블들 중, 제1 및 제2 독출 전압 레벨들 사이의 차이를 기초로 선택된 독출 오프셋 테이블을 이용하여 다음 어드레스에 대응하는 독출 동작을 제어할 수 있다. 구체적으로, 독출 제어부(125)는 다음 어드레스에 대한 독출 동작 시, 제1 독출 전압 레벨에 독출 오프셋을 적용함으로써 획득된 제3 독출 전압 레벨을 갖는 독출 전압이 선택된 워드 라인에 인가되도록 전압 생성부(130) 및 로우 디코더(140)를 제어할 수 있다.
전압 생성부(130)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(130)는 워드 라인들(WL)을 구동하기 위한 워드 라인 구동 전압(VWL), 예를 들어, 프로그램 전압(또는 기입 전압), 독출 전압, 프로그램 인히빗 전압, 독출 인히빗 전압, 소거 검증 전압 또는 프로그램 검증 전압을 생성할 수 있다. 또한, 전압 생성부(130)는 스트링 선택 라인들(SSL)을 구동하기 위한 스트링 선택 라인 구동 전압 및 그라운드 선택 라인들(GSL)을 구동하기 위한 그라운드 선택 라인 구동 전압을 더 생성할 수 있다. 또한, 전압 생성부(130)는 메모리 셀 어레이(110)에 제공할 소거 전압을 더 생성할 수 있다.
로우 디코더(140)는 제어 로직(120)으로부터 수신한 로우 어드레스(X-ADDR)에 응답하여 워드 라인들(WL) 중 일부 워드 라인을 선택할 수 있다. 구체적으로, 독출 동작 시에 로우 디코더(140)는 선택된 워드 라인에 독출 전압을 인가하고, 비 선택된 워드 라인에 독출 인히빗 전압을 인가할 수 있다. 또한, 프로그램 동작 시에 로우 디코더(140)는 선택된 워드 라인에 프로그램 전압을 인가하고, 비 선택된 워드 라인에 프로그램 인히빗 전압을 인가할 수 있다. 또한, 로우 디코더(140)는 제어 로직(120)으로부터 수신한 로우 어드레스(X-ARRD)에 응답하여 스트링 선택 라인들(SSL) 중 일부 스트링 선택 라인 또는 그라운드 선택 라인들(GSL) 중 일부 그라운드 선택 라인을 선택할 수 있다.
페이지 버퍼(150)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있고, 제어 로직(120)으로부터 수신한 칼럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 일부 비트 라인을 선택할 수 있다. 구체적으로, 독출 동작 시에 페이지 버퍼(150)는 감지 증폭기(sense amplifier)로 동작하여 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 감지할 수 있다. 한편, 프로그램 동작 시에 페이지 버퍼(150)는 기입 드라이버(write driver)로 동작하여 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)를 입력시킬 수 있다.
도 4는 도 3의 메모리 셀 어레이(110)에 포함된 메모리 블록의 일 예(BLK1)를 나타내는 회로도이다.
도 4를 참조하면, 메모리 셀 어레이(110)는 수직 낸드 플래시 메모리의 메모리 셀 어레이일 수 있고, 복수의 메모리 블록들을 포함할 수 있다. 메모리 블록(BLK1)은 복수의 낸드 스트링들(NS11 내지 NS33), 복수의 워드 라인들(WL1 내지 WL8), 복수의 비트 라인들(BL1 내지 BL3), 복수의 그라운드 선택 라인들(GSL1 내지 GSL3), 복수의 스트링 선택 라인들(SSL1 내지 SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 이하에서는, 편의상 낸드 스트링을 스트링이라고 지칭하기로 한다.
하나의 비트 라인에 공통으로 연결된 스트링들은 하나의 칼럼을 구성한다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 스트링들(NS11, NS21, NS31)은 제1 칼럼에 대응되고, 제2 비트 라인(BL2)에 공통으로 연결된 스트링들(NS12, NS22, NS32)은 제2 칼럼에 대응되며, 제3 비트 라인(BL3)에 공통으로 연결된 스트링들(NS13, NS23, NS33)은 제3 칼럼에 대응될 수 있다.
하나의 스트링 선택 라인에 연결되는 스트링들은 하나의 로우를 구성한다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 스트링들(NS11, NS12, NS13)은 제1 로우에 대응되고, 제2 스트링 선택 라인(SSL2)에 연결된 스트링들(NS21, NS22, NS23)은 제2 로우에 대응되며, 제3 스트링 선택 라인(SSL3)에 연결된 스트링들(NS31, NS32, NS33)은 제3 로우에 대응될 수 있다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1 내지 SSL3)에 연결된다. 복수의 메모리 셀들(MC1 내지 MC8)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결된다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1 내지 GSL3)에 연결된다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1 내지 BL3)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
본 실시예에서, 동일 높이의 워드 라인(예를 들면, WL1)은 서로 공통으로 연결되어 있고, 스트링 선택 라인들(SSL1 내지 SSL3)은 서로 분리되어 있고, 그라운드 선택 라인들(GSL1 내지 GSL3)도 서로 분리되어 있다. 예를 들어, 제 1 워드 라인(WL1)에 연결되어 있고 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀들을 프로그램하는 경우에는, 제1 워드 라인(WL1)과 제1 스트링 선택 라인(SSL1)이 선택된다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 그라운드 선택 라인들(GSL1 내지 GSL3)은 서로 공통으로 연결될 수도 있다.
도 5는 도 4의 메모리 블록(BLK1)을 나타내는 사시도이다.
도 5를 참조하면, 메모리 셀 어레이(110)에 포함된 각 메모리 블록은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 도 5에서는, 메모리 블록이 2개의 선택 라인들(GSL, SSL), 8개의 워드 라인들(WL1 내지 WL8), 그리고 3개의 비트 라인들(BL1 내지 BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제1 방향(예를 들어, Y 방향)을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제3 방향(예를 들어, Z 방향)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드 라인들(WL1 내지 WL8)과 같은 게이트 전극(GE)이 제공된다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제2 방향(예를 들어, X 방향)으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 내지 BL3)이 제공된다.
도 6은 도 3의 메모리 셀 어레이(110)에 포함된 메모리 셀들의 초기 산포(61) 및 변경 산포(62)를 나타내는 그래프들이다.
도 6을 참조하면, 초기 산포(61) 및 변경 산포(62)에서, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 이와 같이, 초기 산포(61) 및 변경 산포(62)는 문턱 전압(Vth)에 따른 메모리 셀들의 산포들을 각각 나타낸다. 예를 들어, 메모리 셀이 3 비트로 프로그램되는 트리플 레벨 셀인 경우, 메모리 셀은 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1 내지 P7) 중 하나를 가질 수 있다.
초기 산포(61)는 메모리 셀들에 대한 프로그램 동작 직후 또는 프로그램 완료 후 소정 시간 이내의 메모리 셀들의 산포일 수 있다. 인접한 두 개의 상태들 사이의 밸리(valley)를 기초로, 복수의 프로그램 상태들(P1 내지 P7) 각각에 대한 복수의 디폴트 독출 전압 레벨들(DRL1 내지 DRL7)이 결정될 수 있다. 예를 들어, 소거 상태(E)와 제1 프로그램 상태(P1) 사이의 밸리에 따라 제1 디폴트 독출 전압 레벨(DRL1)을 결정할 수 있다. 또한, 제6 프로그램 상태(P6)와 제7 프로그램 상태(P7) 사이의 밸리에 따라 제7 디폴트 독출 전압 레벨(DRL7)을 결정할 수 있다.
변경 산포(62)는 메모리 셀들에 대한 프로그램 동작 이후 소정 시간 이후의 메모리 셀들의 산포일 수 있다. 소거 상태(E), 제1 내지 제7 프로그램 상태들(P1 내지 P7)로 각각 프로그램된 메모리 셀들은 외부 자극 또는 마모 등에 의해 초기 산포(61)에 비해 문턱 전압이 변경된 변경 산포(62)를 가질 수 있다. 예를 들어, 프로그램 동작 이후 시간이 경과하면, 즉, 리텐션 시간이 증가하면, 메모리 셀의 전하 저장층(예를 들어, 도 5의 CS)에 저장된 전하가 기판으로 누설될 수 있고, 이에 따라, 메모리 셀들의 문턱 전압이 감소할 수 있다. 다른 예를 들어, 인접한 메모리 셀에 대한 독출 동작의 수행에 따른 독출 디스터브에 의해, 메모리 셀들의 문턱 전압이 증가할 수 있다. 또 다른 예를 들어, 프로그램/독출 시의 온도 차이에 의해, 메모리 셀들의 문턱 전압이 변경될 수 있다.
예를 들어, 소거 상태(E) 및 제1 프로그램 상태(P1)로 각각 프로그램된 메모리 셀들의 문턱 전압은 증가할 수 있고, 이에 따라, 소거 상태(E) 및 제1 프로그램 상태(P1) 사이의 밸리가 양의 방향으로 쉬프트(shift)될 수 있다. 따라서, 제1 디폴트 독출 전압 레벨(DRL1)을 이용하여 독출 동작을 수행할 경우, 소거 상태(E)로 프로그램된 메모리 셀들 중 일부에 대해 독출 오류가 발생할 수 있다. 여기서, 독출 오류는, 독출된 데이터들 중 페일 비트의 개수가 ECC로 정정 가능한 기준 개수 이상인 경우에 해당할 수 있다. 이때, 제1 프로그램 상태(P1)에 대한 최적 독출 전압을, 소거 상태(E) 및 제1 프로그램 상태(P1) 사이의 쉬프트된 밸리에 대응하는 제1 정정(corrected) 독출 전압 레벨(CRL1)로 변경함으로써 독출 오류를 제거할 수 있다.
예를 들어, 제6 및 제7 프로그램 상태들(P6, P7)로 각각 프로그램된 메모리 셀들의 문턱 전압은 감소할 수 있고, 이에 따라, 제6 및 제7 프로그램 상태들(P6, P7) 사이의 밸리가 음의 방향으로 쉬프트될 수 있다. 따라서, 제7 디폴트 독출 전압 레벨(DRL7)을 이용하여 독출 동작을 수행할 경우, 제7 프로그램 상태(P7)로 프로그램된 메모리 셀들 중 일부에 대해 독출 오류가 발생할 수 있다. 여기서, 독출 오류는, 독출된 데이터들 중 페일 비트의 개수가 ECC로 정정 가능한 기준 개수 이상인 경우에 해당할 수 있다. 이때, 제7 프로그램 상태(P7)에 대한 최적 독출 전압을, 제6 및 제7 프로그램 상태들(P6, P7) 사이의 쉬프트된 밸리에 대응하는 제7 정정 독출 전압 레벨(CRL7)로 변경함으로써 독출 오류를 제거할 수 있다.
도 7a는 본 개시의 일 실시예에 따른, 도 4의 제1 워드 라인(WL1)에 대응하는 메모리 셀들의 산포의 일부를 나타내는 그래프이고, 도 7b는 본 개시의 일 실시예에 따른, 도 4의 제2 워드 라인(WL2)에 대응하는 메모리 셀들의 산포의 일부를 나타내는 그래프이다.
도 7a 및 도 7b를 참조하면, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 예를 들어, 메모리 셀이 트리플 레벨 셀인 경우, 제1 및 제2 상태들(ST1, ST2)은 도 6의 소거 상태(E), 제1 내지 제7 프로그램 상태들(P1 내지 P7) 중 인접한 두 개의 상태들에 대응할 수 있다. 다른 예를 들어, 메모리 셀이 멀티 레벨 셀인 경우, 제1 및 제2 상태들(ST1, ST2)은 소거 상태, 제1 내지 제3 프로그램 상태들 중 인접한 두 개의 상태들에 대응할 수 있다. 다른 예를 들어, 메모리 셀이 싱글 레벨 셀인 경우, 제1 및 제2 상태들(ST1, ST2)은 소거 상태 및 프로그램 상태에 각각 대응할 수 있다.
도 7a에서, 초기 산포(71a)는 제1 워드 라인(WL1)에 연결된 메모리 셀들의 초기 산포를 나타내고, 변경 산포(71b)는 제1 워드 라인(WL1)에 연결된 메모리 셀들의 변경 산포를 나타낸다. 제1 워드 라인(WL1)에 연결된 메모리 셀들에 대한 독출 전압은 초기 산포(71a)를 기초로 디폴트 독출 전압 레벨(DRL)로 결정될 수 있다. 변경 산포(71b)에서 제1 및 제2 상태들(ST1, ST2)로 각각 프로그램된 메모리 셀들의 문턱 전압은 음의 방향으로 제1 변화량(VRa)만큼 쉬프트할 수 있다.
도 7b에서, 초기 산포(72a)는 제2 워드 라인(WL2)에 연결된 메모리 셀들의 초기 산포를 나타내고, 변경 산포(72b)는 제2 워드 라인(WL2)에 연결된 메모리 셀들의 변경 산포를 나타낸다. 제2 워드 라인(WL2)에 연결된 메모리 셀들에 대한 독출 전압은 초기 산포(72a)를 기초로 디폴트 독출 전압 레벨(DRL)로 결정될 수 있다. 변경 산포(72b)에서 제1 및 제2 상태들(ST1, ST2)로 각각 프로그램된 메모리 셀들의 문턱 전압은 음의 방향으로 제2 변화량(VRb)만큼 쉬프트할 수 있다.
제1 워드 라인(WL)에 연결된 메모리 셀들의 초기 산포(71a)와 제2 워드 라인(WL2)에 연결된 메모리 셀들의 초기 산포(72a)는 실질적으로 동일할 수 있고, 이에 따라, 디폴트 독출 전압 레벨(DRL)은 도 7a 및 도 7b에서 동일할 수 있다. 한편, 제1 워드 라인(WL)에 연결된 메모리 셀들의 변경 산포(71b)와 제2 워드 라인(WL2)에 연결된 메모리 셀들의 변경 산포(72b)는 서로 다를 수 있고, 구체적으로, 제2 변화량(VRb)은 제1 변화량(VRa)보다 클 수 있다.
이와 같이, 워드 라인 별로 예를 들어, 전하 손실 속도의 차이에 의해, 문턱 전압 변화량이 다를 수 있다. 예를 들어, 제1 워드 라인(WL1)에 연결된 메모리 셀들의 전하 손실 속도는 제2 워드 라인(WL2)에 연결된 메모리 셀들의 전하 손실 속도보다 느릴 수 있다. 따라서, 동일한 디폴트 독출 전압 레벨(DRL)을 이용하여 제1 및 제2 워드 라인들(WL1, WL2)에 연결된 메모리 셀들에 대한 독출 동작을 수행할 경우, 페일 비트의 개수가 다를 수 있다. 구체적으로, 제2 변화량(VRb)이 제1 변화량(VRa)보다 크기 때문에, 제2 워드 라인(WL2)에 연결된 메모리 셀들 중 페일 비트의 개수가 제1 워드 라인(WL1)에 연결된 메모리 셀들 중 페일 비트의 개수보다 많을 수 있다.
도 8은 도 7a 및 도 7b의 제2 상태(ST2)에 대하여, 서로 다른 리텐션 시간들에서 워드 라인 별 페일 비트 개수의 변화량들을 나타내는 그래프이다.
도 8을 참조하면, 가로축은 워드 라인(WL)을 나타내고, 세로축은 페일 비트 개수(fail bit number, FBN)를 나타낸다. 여기서, 페일 비트 개수(FBN)는, 각 워드 라인에 연결된 메모리 셀들로부터 독출된 데이터 중 페일 비트들의 개수를 나타낸다. 구체적으로, 페일 비트 개수(FBN)는 각 워드 라인에 연결된 메모리 셀들에 대해 도 7a 및 도 7b의 디폴트 독출 전압 레벨(DRL)로 독출 동작을 수행한 결과, 페일 비트들의 개수를 나타낸다.
제1 내지 제4 페일 비트 개수들(FBN1 내지 FBN4)는 프로그램 동작 완료 후 제1 내지 제4 리텐션 시간들(RT1 내지 RT4)이 각각 경과한 시점에서, 각 워드 라인에 연결된 메모리 셀들로부터 독출된 데이터 중 페일 비트들의 개수는 나타낸다. 예를 들어, 제1 리텐션 시간(RT1)은 0.1 시간이고, 제2 리텐션 시간(RT2)은 12 시간이고, 제3 리텐션 시간(RT3)은 24 시간이고, 제4 리텐션 시간(RT4)은 36 시간일 수 있다.
제1 페일 비트 개수(FBN1)에 따르면, 서로 다른 워드 라인들 사이에서 페일 비트 개수의 차이는 거의 없으며, 구체적으로, 제1 워드 라인(WLa)에 대응하는 페일 비트 개수와 제2 워드 라인(WLb)에 대응하는 페일 비트 개수는 실질적으로 유사하다. 제2 페일 비트 개수(FBN2)에 따르면, 서로 다른 워드 라인들 사이에서 페일 비트 개수의 차이는 크지 않으며, 구체적으로, 제1 워드 라인(WLa)에 대응하는 페일 비트 개수와 제2 워드 라인(WLb)에 대응하는 페일 비트 개수는 약 50개로 실질적으로 유사하다.
제3 페일 비트 개수(FBN3)에 따르면, 서로 다른 워드 라인들 사이에서 페일 비트 개수의 차이는 상당히 크다. 구체적으로, 제1 워드 라인(WLa)에 대응하는 페일 비트 개수는 약 75개이며, 제2 워드 라인(WLb)에 대응하는 페일 비트 개수는 약 100개로서, 제1 및 제2 워드 라인들(WLa, WLb) 사이의 페일 비트 개수 차이, 즉, 워드 라인 별 페일 비트 개수의 변화량은 약 50개이다.
제4 페일 비트 개수(FBN4)에 따르면, 서로 다른 워드 라인들 사이에서 페일 비트 개수의 차이는 매우 크다. 구체적으로, 제1 워드 라인(WLa)에 대응하는 페일 비트 개수는 약 100개이며, 제2 워드 라인(WLb)에 대응하는 페일 비트 개수는 약 220개로서, 제1 및 제2 워드 라인들(WLa, WLb) 사이의 페일 비트 개수 차이, 즉, 워드 라인 별 페일 비트 개수의 변화량은 약 120개이다.
이와 같이, 리텐션 시간이 증가할수록 워드 라인 별 페일 비트 개수의 변화량이 커질 수 있고, 다시 말해, 워드 라인 별 문턱 전압의 변화량이 커질 수 있다. 그러므로, 리텐션 시간이 증가할수록 최적 독출 전압 레벨이 워드 라인 별로 다를 수 있는데, 이때, 최적 독출 전압 레벨을 결정하기 위한 독출 재시도 동작을 워드 라인 별로 수행할 경우 메모리 장치의 성능이 저하될 수 있다.
도 9는 도 7a 및 도 7b의 제2 상태(ST2)에 대하여, 서로 다른 독출 환경들에서 워드 라인 별 산포 변화량들을 나타내는 그래프이다.
도 9를 참조하면, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 워드 라인(WL)을 나타낸다. 제1 내지 제4 곡선들(91 내지 94)은 제1 내지 제4 독출 환경들(RE1 내지 RE4)에서 독출 동작을 수행한 결과, 제2 상태(ST2)의 하한 레벨을 각각 나타낸다. 여기서, 독출 환경은 리텐션 시간, 독출 디스터브 또는 온도 범프를 포함할 수 있다. 예를 들어, 제1 독출 환경(RE1)은 리텐션 시간이 1개월이고, 제2 독출 환경(RE2)은 리텐션 시간이 3개월이고, 제3 독출 환경(RE3)은 리텐션 시간이 6개월이고, 제4 독출 환경(RE4)은 리텐션 시간이 1년일 수 있다.
제1 곡선(91)을 참조하면, 제1 독출 환경(RE1)에서 제2 상태(ST2)의 하한 레벨은 서로 다르며, 제1 워드 라인 별 산포 변화량(VR1)은 예를 들어, 0.2 V일 수 있다. 제2 곡선(92)을 참조하면, 제2 독출 환경(RE2)에서 제2 상태(ST2)의 하한 레벨은 서로 다르며, 제2 워드 라인 별 산포 변화량(VR2)은 예를 들어, 0.3 V일 수 있다. 제3 곡선(93)을 참조하면, 제3 독출 환경(RE3)에서 제2 상태(ST2)의 하한 레벨은 서로 다르며, 제3 워드 라인 별 산포 변화량(VR3)은 예를 들어, 0.3 V일 수 있다. 제4 곡선(94)을 참조하면, 제4 독출 환경(RE4)에서 제2 상태(ST2)의 하한 레벨은 서로 다르며, 제4 워드 라인 별 산포 변화량(VR4)은 예를 들어, 0.35 V일 수 있다.
이와 같이, 독출 환경들(RE1 내지 RE4)이 서로 다른 경우 워드 라인 별 산포 변화량들(VR1 내지 VR4)도 서로 다를 수 있다. 이때, 디폴트 독출 전압 레벨(DRL)을 이용하여 워드 라인들(WL)에 연결된 메모리 셀들에 대한 독출 동작을 수행할 경우, 워드 라인 별로 페일 비트 개수 차이가 크기 때문에 워드 라인 별로 독출 성공/실패 여부가 차이가 날 수 있다.
도 10a 내지 도 10c는 도 2의 독출 오프셋 테이블 저장부(210)에 저장된 독출 오프셋 테이블 그룹에 대한 정보를 각각 나타낸다.
도 10a를 참조하면, 독출 오프셋 테이블 저장부(210)는 메모리 블록 별 독출 오프셋 테이블 그룹(ROT-BLK)을 저장할 수 있다. 구체적으로, 독출 오프셋 테이블 저장부(210)는 복수의 메모리 블록들(BLK1 내지 BLKz)에 각각 대응하는 독출 오프셋 테이블 그룹들(ROT1 내지 ROTz)을 저장할 수 있다. 예를 들어, 독출하고자 하는 어드레스가 제1 메모리 블록(BLK1)에 대응하는 경우, 제1 독출 오프셋 테이블 그룹(ROT1)에서 독출 오프셋 테이블을 선택할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 복수의 메모리 블록들(BLK1 내지 BLKz)은 메모리 블록 그룹들로 구분될 수 있고, 독출 오프셋 테이블 저장부(210)는 메모리 블록 그릅들에 각각 대응하는 독출 오프셋 테이블 그룹들을 저장할 수 있다.
도 10b를 참조하면, 독출 오프셋 테이블 저장부(210)는 매트(MAT) 별 독출 오프셋 테이블 그룹(ROT-MAT)을 저장할 수 있다. 여기서, 매트는 제조 공정의 단위일 수 있고, 기판 상에 형성되는 웰 영역에 의해 정의될 수 있다. 예를 들어, 하나의 매트는 하나의 페이지 버퍼에 대응할 수 있다. 구체적으로, 독출 오프셋 테이블 저장부(210)는 복수의 매트들(MAT1 내지 MATk)에 각각 대응하는 독출 오프셋 테이블 그룹들(ROT1 내지 ROTk)을 저장할 수 있다. 예를 들어, 독출하고자 하는 어드레스가 제1 매트(MAT1)에 대응하는 경우, 제1 독출 오프셋 테이블 그룹(ROT1)에서 독출 오프셋 테이블을 선택할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 복수의 매트들(MAT1 내지 MATk)은 매트 그룹들로 구분될 수 있고, 독출 오프셋 테이블 저장부(210)는 매트 그릅들에 각각 대응하는 독출 오프셋 테이블 그룹들을 저장할 수 있다.
도 10c를 참조하면, 독출 오프셋 테이블 저장부(210)는 칩 별 독출 오프셋 테이블 그룹(ROT-CHIP)을 저장할 수 있다. 구체적으로, 독출 오프셋 테이블 저장부(210)는 복수의 칩들(CHIP1 내지 CHIPm)에 각각 대응하는 독출 오프셋 테이블 그룹들(ROT1 내지 ROTm)을 저장할 수 있다. 예를 들어, 독출하고자 하는 어드레스가 제1 칩(CHIP1)에 대응하는 경우, 제1 독출 오프셋 테이블 그룹(ROT1)에서 독출 오프셋 테이블을 선택할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 복수의 칩들(CHIP1 내지 CHIPm)은 칩 그룹들로 구분될 수 있고, 독출 오프셋 테이블 저장부(210)는 칩 그릅들에 각각 대응하는 독출 오프셋 테이블 그룹들을 저장할 수 있다.
도 11은 본 개시의 일 실시예에 따른 독출 오프셋 테이블 그룹(ROTa)을 나타낸다.
도 11을 참조하면, 독출 오프셋 테이블 그룹(ROTa)은 예를 들어, 도 10a 내지 도 10c의 제1 독출 오프셋 테이블 그룹(ROT1)에 대응할 수 있다. 독출 오프셋 테이블 그룹(ROTa)은 복수의 독출 오프셋 테이블들(TABLE1 내지 TABLE4)을 포함하고, 복수의 독출 오프셋 테이블들(TABLE1 내지 TABLE4)은 복수의 워드 라인들(WL0 내지 WL31)에 각각 대응하는 복수의 독출 오프셋들을 각각 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 독출 오프셋 테이블 그룹(ROTa)은 5개 이상의 독출 오프셋 테이블들을 포함할 수도 있고, 3개 이하의 독출 오프셋 테이블들을 포함할 수도 있다.
제1 독출 오프셋 테이블(TABLE1)은 워드 라인들(WL0 내지 WL31) 각각에 대응하는 독출 오프셋들(V1a 내지 V1f)을 포함할 수 있다. 서로 다른 워드 라인들에 각각 대응하는 독출 오프셋들은 서로 다를 수 있으나, 임의의 워드 라인들에 대응하는 독출 오프셋들은 동일할 수도 있다. 예를 들어, 제1 독출 오프셋 테이블(TABLE1)은 제1 독출 환경(예를 들어, 도 9의 RE1)에서 정의될 수 있고, 제2 독출 오프셋 테이블(TABLE2)은 제2 독출 환경(예를 들어, 도 9의 RE2)에서 정의될 수 있으며, 제3 독출 오프셋 테이블(TABLE3)은 제3 독출 환경(예를 들어, 도 9의 RE3)에서 정의될 수 있고, 제4 독출 오프셋 테이블(TABLE4)은 제4 독출 환경(예를 들어, 도 9의 RE4)에서 정의될 수 있다.
일 실시예에서, 독출 오프셋 테이블(ROTa)에 저장된 독출 오프셋들은 채널 홀 사이즈를 기초로 결정될 수 있다. 예를 들어, 채널 홀 사이즈가 클수록 전하 손실 속도는 느릴 수 있고, 이러한 채널 홀 사이즈에 따른 문턱 전압 산포 변화량을 보성하기 위해, 워드 라인 별로 독출 오프셋들을 정의할 수 있다.
도 12a 및 도 12b는 본 개시의 일부 실시예들에 따라 낸드 스트링(NS)을 복수의 그룹들로 나누는 일 예를 나타낸다.
도 12a를 참조하면, 3차원 메모리 어레이(예를 들어, 도 3의 110)에 포함된 하나의 스트링에 대응하는 채널 홀(CH1)이 도시되었다. 채널 홀(CH1)은 기판 상에 적층된 게이트 전극들 및 절연막들의 일부 영역을 식각함으로써 형성되므로, 표면으로부터 깊이가 커질수록 식각이 잘 이루어지지 않을 수 있다. 이에 따라, 채널 홀(CH1)의 직경은 기판쪽으로 갈수록 작아질 수 있다.
일 실시예에서, 채널 홀(CH1)을 채널 홀 직경(DI)에 따라 네 개의 구역들로 구분할 수 있다. 예를 들어, 채널 홀 직경이 40 nm 보다 작은 구역을 제1 구역(Z1)으로 결정하고, 채널 홀 직경이 40 nm 이상이고 60 nm 보다 작은 구역을 제2 구역(Z2)으로 결정하고, 채널 홀 직경이 60 nm 이상이고 80 nm 보다 작은 구역을 제3 구역(Z3)으로 결정하고, 채널 홀 직경이 80 nm 이상이고 100 nm 보다 작은 구역을 제4 구역(Z4)으로 결정할 수 있다.
도 12b를 참조하면, 낸드 스트링(NS)은 복수의 워드 라인들(WL0 내지 WL15)을 포함할 수 있고, 복수의 워드 라인 그룹들로 나눠질 수 있다. 구체적으로, 복수의 워드 라인 그룹들은 기판으로부터 각 워드 라인 사이의 거리에 따라 구분될 수 있다.
예를 들어, 제1 워드 라인 그룹(WLG0)은 기판에 인접한 하위 워드 라인들(WL0 내지 WL3)을 포함할 수 있고, 도 12a의 제1 구역(Z1)에 대응할 수 있다. 또한, 제2 워드 라인 그룹(WLG1)은 워드 라인들(WL4, WL5)을 포함할 수 있고, 도 12a의 제2 구역(Z2)에 대응할 수 있다. 또한, 제3 워드 라인 그룹(WLG2)은 워드 라인들(WL10, WL11)을 포함할 수 있고, 도 12a의 제3 구역(Z3)에 대응할 수 있다. 또한, 제4 워드 라인 그룹(WLG3)은 워드 라인들(WL12 내지 WL15)을 포함할 수 있고, 도 12a의 제4 구역(Z4)에 대응할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 낸드 스트링(NS)은 16개 보다 많거나 적은 워드 라인들을 포함할 수 있고, 4개 보다 많거나 적은 워드 라인 그룹들로 나눠질 수 있다.
도 13은 본 개시의 일 실시예에 따른 독출 오프셋 테이블 그룹(ROTb)을 나타낸다.
도 13을 참조하면, 독출 오프셋 테이블 그룹(ROTb)은 예를 들어, 도 10a 내지 도 10c의 제1 독출 오프셋 테이블 그룹(ROT1)에 대응할 수 있다. 독출 오프셋 테이블 그룹(ROTb)은 복수의 독출 오프셋 테이블들(TABLE1 내지 TABLE4)을 포함하고, 복수의 독출 오프셋 테이블들(TABLE1 내지 TABLE4)은 복수의 워드 라인 그룹들(WLG0 내지 WLG3)에 각각 대응하는 복수의 독출 오프셋들을 각각 포함할 수 있다.
제1 독출 오프셋 테이블(TABLE1)은 워드 라인 그룹들(WLG0 내지 WLG3) 각각에 대응하는 독출 오프셋들(V1a' 내지 V1d')을 포함할 수 있다. 서로 다른 워드 라인 그룹들에 각각 대응하는 독출 오프셋들은 서로 다를 수 있으나, 임의의 워드 라인 그룹들에 대응하는 독출 오프셋들은 동일할 수도 있다. 예를 들어, 제1 독출 오프셋 테이블(TABLE1)은 제1 독출 환경(예를 들어, 도 9의 RE1)에서 정의될 수 있고, 제2 독출 오프셋 테이블(TABLE2)은 제2 독출 환경(예를 들어, 도 9의 RE2)에서 정의될 수 있으며, 제3 독출 오프셋 테이블(TABLE3)은 제3 독출 환경(예를 들어, 도 9의 RE3)에서 정의될 수 있고, 제4 독출 오프셋 테이블(TABLE4)은 제4 독출 환경(예를 들어, 도 9의 RE4)에서 정의될 수 있다.
일 실시예에서, 워드 라인 그룹들(WLG0 내지 WLG3)은 워드 라인들에 대응하는 채널 홀 사이즈를 기초로 구분될 수 있다. 이때, 독출 오프셋 테이블(ROTb)에 저장된 독출 오프셋들은 채널 홀 사이즈를 기초로 결정될 수 있다. 예를 들어, 채널 홀 사이즈가 클수록 전하 손실 속도는 느릴 수 있고, 이러한 채널 홀 사이즈에 따른 문턱 전압 산포 변화량을 보성하기 위해, 워드 라인 그룹 별로 독출 오프셋들을 정의할 수 있다.
도 14는 본 개시의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 14를 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은 메모리 장치에 대해 독출 동작을 수행하고, 독출 실패 시, 독출 재시도 동작을 수행하는 방법이다. 예를 들어, 본 실시예에 따른 메모리 장치의 동작 방법은 도 3의 메모리 장치(100)에서 시계열적으로 수행되는 단계들을 포함할 수 있다. 도 1 내지 도 13을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있고, 중복된 설명은 생략하기로 한다. 이하에서는 도 3 및 도 14를 참조하여 본 실시예에 따른 메모리 장치의 동작 방법을 상술하기로 한다.
단계 S100에서, 제1 독출 전압 레벨(V1)을 이용하여 제1 워드 라인에 연결된 메모리 셀들에 대한 독출 동작을 수행한다. 여기서, 제1 독출 전압 레벨(V1)은 디폴트 독출 전압 레벨에 대응하고, 메모리 셀들의 초기 산포(예를 들어, 도 6의 61)를 기초로 결정될 수 있다. 여기서, 제1 워드 라인은 독출 어드레스에 대응할 수 있다.
구체적으로, 제어 로직(120)은 제1 워드 라인에 대한 독출 전압을 제1 독출 전압 레벨(V1)로 결정하고, 전압 제어 신호(CTRL_vol)를 생성할 수 있다. 전압 생성부(130)는 전압 제어 신호(CTRL_vol)에 응답하여 제1 독출 전압 레벨(V1)을 갖는 독출 전압을 생성할 수 있다. 로우 디코더(140)는 로우 어드레스(X-ADDR)에 응답하여 제1 독출 전압 레벨(V1)을 갖는 독출 전압을 제1 워드 라인에 인가할 수 있다. 페이지 버퍼(150)는 제1 워드 라인에 연결된 메모리 셀들로부터 독출된 데이터들을 저장할 수 있고, 저장된 데이터들 중 페일 비트들의 개수를 카운팅하는 동작을 수행할 수 있다.
단계 S110에서, 독출된 데이터에 대해 ECC 체크 동작을 수행하여, 독출 성공/실패 여부를 판단한다. 판단 결과, 독출 성공인 경우 단계 S120을 수행하고, 독출 실패인 경우 단계 S130을 수행한다. 단계 S120에서, 제1 독출 전압 레벨(V1)을 이용하여 다음 어드레스에 대한 독출 동작을 수행한다. 여기서, ECC 체크 동작은 독출된 데이터 중 페일 비트들의 개수가 ECC에 의해 정정 가능한 기준 개수 미만인지 판단하는 동작일 수 있다. 구체적으로, 제어 로직(120)은 페일 비트들의 개수가 기준 개수 미만이면 독출 성공인 것으로 판단할 수 있다. 한편, 제어 로직(120)은 페일 비트들의 개수가 기준 개수 이상이면 독출 실패인 것으로 판단할 수 있다.
단계 S130에서, 제1 워드 라인에 대한 독출 전압을 제2 독출 전압 레벨(V2)로 재 설정한다. 여기서, 제2 독출 전압 레벨(V2)은 최적 독출 전압 레벨에 대응하고, 메모리 셀들의 변경 산포(예를 들어, 도 6의 62)를 기초로 결정될 수 있다. 일 실시예에서, 제1 워드 라인에 연결된 메모리 셀들에 대해 독출 재시도 동작을 수행함으로써, 제1 워드 라인에 대한 독출 전압을 제2 독출 전압 레벨(V2)로 재 설정할 수 있다.
구체적으로, 제어 로직(120)은 제1 워드 라인에 대한 독출 전압을 제2 독출 전압 레벨(V2)로 결정하고, 전압 제어 신호(CTRL_vol)를 생성할 수 있다. 전압 생성부(130)는 전압 제어 신호(CTRL_vol)에 응답하여 제2 독출 전압 레벨(V2)을 갖는 독출 전압을 생성할 수 있다. 로우 디코더(140)는 로우 어드레스(X-ADDR)에 응답하여 제2 독출 전압 레벨(V2)을 갖는 독출 전압을 제1 워드 라인에 인가할 수 있다. 페이지 버퍼(150)는 제1 워드 라인에 연결된 메모리 셀들로부터 독출된 데이터들을 저장할 수 있고, 저장된 데이터들 중 페일 비트들의 개수를 카운팅하는 동작을 수행할 수 있다. 이때, 페일 비트들의 개수가 기준 개수 미만이면, 제어 로직(120)은 제1 워드 라인에 대한 독출 전압을 제2 독출 전압 레벨(V2)로 재 설정할 수 있다.
단계 S140에서, 제1 독출 전압 레벨(V1)과 제2 독출 전압 레벨(V2) 사이의 차이(즉, V1-V2)에 따라 독출 오프셋 테이블을 결정한다. 구체적으로, 미리 정의된 복수의 독출 오프셋 테이블 그룹들, 예를 들어, 도 10a 내지 도 10c의 테이블 그룹들 중 제1 워드 라인에 해당하는 독출 오프셋 테이블 그룹을 선택할 수 있다. 이어서, 선택된 독출 오프셋 테이블 그룹에 포함된, 미리 정의된 복수의 독출 오프셋 테이블들 중 제1 워드 라인에 해당하는 제1 및 제2 독출 전압 레벨들 사이의 차이(즉, V1-V2)를 기초로 하나의 독출 오프셋 테이블을 선택할 수 있다.
일 실시예에서, 제어 로직(120)은 메모리 셀 어레이(110)의 일부 영역 또는 제어 로직(120) 내에 저장된 복수의 독출 오프셋 테이블 그룹들 중, 제1 워드 라인에 해당하는 독출 오프셋 테이블 그룹을 선택하고, 선택된 독출 오프셋 테이블 그룹에서 제1 워드 라인에 해당하는 제1 및 제2 독출 전압 레벨들 사이의 차이를 기초로 하나의 독출 오프셋 테이블을 선택할 수 있다. 예를 들어, 선택된 독출 오프셋 테이블 그룹이 도 11의 독출 오프셋 테이블 그룹(ROTa)인 경우, 제1 워드 라인(예를 들어, WL0)에 해당하는 제1 및 제2 독출 전압 레벨들 사이의 차이가 V1a인 경우, 제어 로직(120)은 독출 오프셋 테이블(TABLE1)을 선택할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 단계 S140은 예를 들어, 도 2의 메모리 컨트롤러(200a) 내의 독출 레벨 제어부(220)에서 수행될 수도 있다.
단계 S150에서, 독출 오프셋 테이블을 이용하여 제2 워드 라인에 연결된 메모리 셀들에 대한 독출 동작을 수행한다. 구체적으로, 제어 로직(120)은 결정된 독출 오프셋 테이블을 이용하여 제2 워드 라인에 해당하는 독출 오프셋을 확인하고, 제1 독출 전압 레벨(V1)에 독출 오프셋을 적용함으로써, 제2 워드 라인에 대한 독출 전압을 제3 독출 전압 레벨로 결정하고, 전압 제어 신호(CTRL_vol)를 생성할 수 있다. 전압 생성부(130)는 전압 제어 신호(CTRL_vol)에 응답하여 제3 독출 전압 레벨을 갖는 독출 전압을 생성할 수 있다. 로우 디코더(140)는 로우 어드레스(X-ADDR)에 응답하여 제3 독출 전압 레벨을 갖는 독출 전압을 제2 워드 라인에 인가할 수 있다.
도 15는 본 개시에 대한 비교예에 따라, 서로 다른 워드 라인들에 각각 연결된 메모리 셀들의 제1 내지 제3 산포들(151, 152, 153)을 나타내는 그래프들이다.
도 15를 참조하면, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 예를 들어, 메모리 셀이 3 비트 데이터를 저장하는 트리플 레벨 셀인 경우, 메모리 셀은 문턱 전압에 따라 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1 내지 P7) 중 하나를 가질 수 있다. 제1 내지 제3 산포들(151, 152, 153)은 프로그램 동작이 완료된 후 소정 시간이 경과한 후의 문턱 전압이 변경된 변경 산포들이다.
제1 산포(151)는 제1 워드 라인(WLa)에 연결된 메모리 셀들의 변경 산포를 나타낸다. 디폴트 독출 전압 레벨(DRL)을 제1 워드 라인(WLa)에 인가하여 독출 동작이 실패하면, 독출 재시도 동작을 수행하여 제6 및 제7 프로그램 상태들(P6, P7) 사이의 변경된 밸리에 대응하는 제1 재시도 독출 전압 레벨(RRLa)을 제1 워드 라인(WLa)에 인가하여 독출 동작이 성공할 수 있다.
제2 산포(152)는 제2 워드 라인(WLb)에 연결된 메모리 셀들의 변경 산포를 나타낸다. 제1 재시도 독출 전압 레벨(RRLa)을 제2 워드 라인(WLb)에 인가하여 독출 동작이 실패하면, 독출 재시도 동작을 수행하여 제6 및 제7 프로그램 상태들(P6, P7) 사이의 변경된 밸리에 대응하는 제2 재시도 독출 전압 레벨(RRLb)을 제2 워드 라인(WLb)에 인가하여 독출 동작이 성공할 수 있다.
제3 산포(153)는 제3 워드 라인(WLc)에 연결된 메모리 셀들의 변경 산포를 나타낸다. 제2 재시도 독출 전압 레벨(RRLb)을 제3 워드 라인(WLc)에 인가하여 독출 동작이 실패하면, 독출 재시도 동작을 수행하여 제6 및 제7 프로그램 상태들(P6, P7) 사이의 변경된 밸리에 대응하는 제3 재시도 독출 전압 레벨(RRLc)을 제3 워드 라인(WLc)에 인가하여 독출 동작이 성공할 수 있다.
도 15의 비교예에 따르면, 서로 다른 워드 라인들(WLa, WLb, WLc)의 산포 변화량 차이를 보상하기 위해, 각 워드 라인에 대한 독출 동작을 수행할 때마다 독출 재시도 동작을 수행해야 한다. 따라서, 메모리 장치의 독출 동작에 소요되는 시간이 크게 증가할 수 있고, 메모리 장치의 성능이 전반적으로 저하될 수 있다.
도 16은 본 개시의 일 실시예에 따른 메모리 장치의 동작 방법에 따라, 서로 다른 워드 라인들에 각각 연결된 메모리 셀들의 제1 내지 제3 산포들(161, 162, 163)을 나타내는 그래프들이다.
도 16을 참조하면, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 예를 들어, 메모리 셀이 3 비트 데이터를 저장하는 트리플 레벨 셀인 경우, 메모리 셀은 문턱 전압에 따라 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1 내지 P7) 중 하나를 가질 수 있다. 제1 내지 제3 산포들(161, 162, 163)은 프로그램 동작이 완료된 후 소정 시간이 경과한 후의 문턱 전압이 변경된 변경 산포들이다.
제1 산포(161)는 제1 워드 라인(WLa)에 연결된 메모리 셀들의 변경 산포를 나타낸다. 본 실시예에 따르면, 디폴트 독출 전압 레벨(DRL)을 제1 워드 라인(WLa)에 인가하여 독출 동작이 실패하면, 독출 재시도 동작을 수행하여 제6 및 제7 프로그램 상태들(P6, P7) 사이의 변경된 밸리에 대응하는 재시도 독출 전압 레벨(RRL)을 제1 워드 라인(WLa)에 인가하여 독출 동작이 성공할 수 있다. 본 실시예에 따르면, 디폴트 독출 전압 레벨(DRL)과 재시도 독출 전압 레벨(RRL) 사이의 차이를 기초로, 미리 정의된 복수의 독출 오프셋 테이블들 중 하나를 선택할 수 있다.
제2 산포(162)는 제2 워드 라인(WLb)에 연결된 메모리 셀들의 변경 산포를 나타낸다. 본 실시예에 따르면, 선택된 독출 오프셋 테이블에서 제2 워드 라인(WLb)에 대응하는 독출 오프셋(ROb)을 확인하고, 디폴트 독출 전압 레벨(DRL)에 독출 오프셋(ROb)을 적용함으로써 제2 워드 라인(WLb)에 대한 최적 독출 전압을 결정할 수 있다. 이에 따라, 제2 워드 라인(WLb)에 대한 독출 동작을 수행하는 경우, 독출 재시도 동작을 수행하지 않아도 바로 독출 동작이 성공할 수 있다.
제3 산포(163)는 제3 워드 라인(WLc)에 연결된 메모리 셀들의 변경 산포를 나타낸다. 본 실시예에 따르면, 선택된 독출 오프셋 테이블에서 제3 워드 라인(WLc)에 대응하는 독출 오프셋(ROc)을 확인하고, 디폴트 독출 전압 레벨(DRL)에 독출 오프셋(ROc)을 적용함으로써 제3 워드 라인(WLc)에 대한 최적 독출 전압을 결정할 수 있다. 이에 따라, 제3 워드 라인(WLc)에 대한 독출 동작을 수행하는 경우, 독출 재시도 동작을 수행하지 않아도 바로 독출 동작이 성공할 수 있다.
도 16에 예시된 본 실시예에 따르면, 서로 다른 워드 라인들(WLa, WLb, WLc)의 산포 변화량 차이를 보상하기 위해, 각 워드 라인에 대한 독출 동작을 수행할 때마다 독출 재시도 동작을 수행하지 않아도 된다. 본 실시예에 따르면, 독출 동작이 실패한 하나의 워드 라인에 대해 독출 재시도 동작을 수행하고, 독출 재시도 동작의 결과에 따라 독출 오프셋 테이블을 결정하고, 결정된 독출 오프셋 테이블을 이용하여 다음 어드레스에 대응하는 다른 워드 라인들에 대한 최적 독출 전압을 결정할 수 있다. 따라서, 메모리 장치의 독출 동작에 소요되는 시간이 크게 감소할 수 있고, 메모리 장치의 성능이 전반적으로 향상될 수 있다.
도 17은 본 개시의 일 실시예에 따른 메모리 장치의 동작 방법을 더욱 상세하게 나타내는 흐름도이다.
도 17을 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은 도 14의 메모리 장치의 동작 방법의 일 구현예에 대응할 수 있다. 예를 들어, 본 실시예에 따른 메모리 장치의 동작 방법은 도 3의 메모리 장치(100)에서 시계열적으로 수행되는 단계들을 포함할 수 있다. 따라서, 도 14 내지 도 16을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있고, 중복된 설명은 생략하기로 한다.
단계 S200에서, 현재 독출 어드레스에 대한 독출 동작을 수행한다. 구체적으로, 현재 독출 어드레스에 대응하는 워드 라인에 디폴트 독출 전압 레벨을 인가함으로써 독출 동작을 수행할 수 있다. 단계 S210에서, 독출된 데이터에 대해 ECC 체크 동작을 수행하여, 독출 성공/실패 여부를 판단한다. 판단 결과, 독출 성공인 경우 단계 S220을 수행하고, 독출 실패인 경우 단계 S230을 수행한다. 단계 S220에서, 다음 독출 어드레스를 수신한다.
단계 S230에서, 독출 재시도 동작을 수행한다. 이에 따라, 독출 어드레스에 대응하는 워드 라인에 대한 최적 독출 전압을 획득할 수 있다. 구체적으로, 독출 어드레스에 대응하는 워드 라인에 재시도 독출 전압 레벨을 인가하여 독출 동작이 성공하면, 재시도 독출 전압 레벨을 최적 독출 전압으로 결정할 수 있다.
단계 S240에서, 디폴트 독출 전압 레벨(DRL)과 재시도 독출 전압 레벨(RRL)의 차이로부터 독출 오프셋 테이블을 선택한다. 예를 들어, 도 11 또는 도 13에 예시된 복수의 독출 오프셋 테이블들 중 하나를 선택할 수 있다. 이하에서는, 예를 들어, 도 11의 제1 독출 오프셋 테이블(TABLE1)을 선택한 경우에 대해 설명하기로 한다.
단계 S250에서, 다음 독출 어드레스를 확인한다. 단계 S260에서, 독출 오프셋 테이블로부터 다음 독출 어드레스에 대한 독출 오프셋을 결정한다. 예를 들어, 다음 독출 어드레스가 도 11의 워드 라인(WL1)에 대응하는 경우, 다음 독출 어드레스에 대한 독출 오프셋을 V1b로 결정할 수 있다. 단계 S240, S250 및 S260은 히스토리(history) 독출 동작(S20)을 구성할 수 있고, 히스토리 독출 알고리즘을 이용하여 수행될 수 있다.
단계 S270에서, 다음 독출 어드레스에 대한 독출 동작을 수행한다. 구체적으로, 디폴트 독출 전압 레벨에 독출 오프셋(예를 들어, V1b)을 적용하여 획득된 독출 전압을 다음 독출 어드레스에 대응하는 워드 라인에 인가함으로써 독출 동작을 수행할 수 있다. 단계 S280에서, 독출된 데이터에 대해 ECC 체크 동작을 수행하여, 독출 성공/실패 여부를 판단한다. 판단 결과, 독출 성공인 경우 단계 S290을 수행한다. 단계 S290에서, 다음 독출 어드레스를 수신한다. 한편, 판단 결과, 독출 실패인 경우 해당 독출 어드레스에 대해 독출 재시도 동작을 수행할 수 있다.
도 18은 본 개시의 일 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 18을 참조하면, 본 실시예에 따른 메모리 시스템의 동작 방법은 제1 어드레스(ADDR1)에 대한 제1 독출 동작(S300) 및 제2 어드레스(ADDR2)에 대한 제2 독출 동작(S400)을 포함할 수 있다. 제1 및 제2 독출 동작들(S300, S400)은 예를 들어, 도 2의 메모리 장치(100) 및 메모리 컨트롤러(200a)에서 시계열적으로 수행되는 단계들을 포함할 수 있다. 도 1 내지 도 17을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있고, 중복된 설명은 생략하기로 한다. 이하에서는 도 2 및 도 18을 참조하여 본 실시예에 따른 메모리 시스템의 동작 방법을 상술하기로 한다.
단계 S310에서, 메모리 컨트롤러(200a)는 메모리 장치(100)에 독출 동작을 지시하는 커맨드(CMD_RD) 및 제1 어드레스(ADDR1)를 전송한다. 단계 S320에서, 메모리 장치(100)는 디폴트 독출 전압 레벨(DRL)을 이용하여 제1 어드레스(ADDR1)에 대한 독출 동작을 수행한다. 일 실시예에서, 메모리 장치(100)는 단계 S310에서, 커맨드(CMD_RD) 및 제1 어드레스(ADDR1)와 함께 디폴트 독출 전압 레벨(DRL)을 수신할 수 있다. 일 실시예에서, 메모리 장치(100)는 커맨드(CMD_RD) 및 제1 어드레스(ADDR1)를 수신하기 전에, 디폴트 독출 전압 레벨(DRL)을 수신할 수 있다.
단계 S330에서, 메모리 장치(100)는 메모리 컨트롤러(200a)에 독출된 데이터를 전송한다. 단계 S340에서, 메모리 컨트롤러(200a)는 독출된 데이터 중 페일 비트들이 ECC에 의해 정정 가능한지 판단한다. 판단 결과, ECC에 의해 정정 가능한 경우, 메모리 컨트롤러(200a)에 포함된 ECC부(230)는 독출된 데이터 중 페일 비트들에 대해 ECC 디코딩 동작을 수행할 수 있고, 제1 어드레스(ADDR1)에 대한 독출 동작은 종료된다. 한편, 판단 결과, ECC에 의해 정정 불가능한 경우, 단계 S350을 수행한다.
단계 S350에서, 메모리 컨트롤러(200a)는 독출 재시도 동작을 지시하는 커맨드(CMD_RR) 및 제1 어드레스(ADDR1)를 전송한다. 단계 S360에서, 메모리 장치(100)는 재시도 독출 전압 레벨(RRL)을 이용하여 제1 어드레스(ADDR1)에 대한 독출 재시도 동작을 수행한다. 일 실시예에서, 메모리 장치(100)는 단계 S350에서, 커맨드(CMD_RR) 및 제1 어드레스(ADDR1)와 함께 재시도 독출 전압 레벨(RRL)을 수신할 수 있다. 일 실시예에서, 메모리 장치(100)는 커맨드(CMD_RR) 및 제1 어드레스(ADDR1)를 수신하기 전에, 재시도 독출 전압 레벨(RRL)을 수신할 수 있다.
단계 S370에서, 메모리 장치(100)는 메모리 컨트롤러(200a)에 독출된 데이터를 전송한다. 단계 S380에서, 메모리 컨트롤러(200a)는 독출된 데이터 중 페일 비트들이 ECC에 의해 정정 가능한지 판단한다. 판단 결과, ECC에 의해 정정 가능한 경우, 단계 S390을 수행한다. 한편, 판단 결과, ECC에 의해 정정 불가능한 경우, 메모리 컨트롤러(200a)는 메모리 장치(100)에 다시 단계 S350을 수행할 수 있다.
단계 S390에서, 메모리 컨트롤러(200a)는 재시도 독출 전압 레벨(RRL)을 독출 레벨로 결정한다. 구체적으로, 메모리 컨트롤러(200a)에 포함된 독출 레벨 제어부(220)는 재시도 독출 전압 레벨(RRL)을 제1 어드레스(ADDR1)에 대한 최적 독출 전압으로 결정할 수 있다.
단계 S410에서, 메모리 컨트롤러(200a)는 디폴트 독출 전압 레벨(DRL)과 재시도 독출 전압 레벨(RRL)의 차이에 따라 독출 오프셋 테이블(ROT)을 결정한다. 단계 S420에서, 메모리 컨트롤러(200a)는 독출 오프셋 테이블(ROT)에 따라 제2 어드레스(ADDR2)에 대한 독출 오프셋을 결정한다. 단계 S430에서, 메모리 컨트롤러(200a)는 메모리 장치(100)에 독출 동작을 지시하는 커맨드(CMD_RD), 제2 어드레스(ADDR2) 및 독출 오프셋을 전송한다.
단계 S440에서, 메모리 장치(100)는 정정 독출 전압 레벨(CRL)을 이용하여 제2 어드레스(ADDR2)에 대한 독출 동작을 수행한다. 구체적으로, 메모리 장치(100)는 독출 오프셋을 디폴트 독출 전압 레벨(DRL)에 적용함으로 정정 독출 전압 레벨(CRL)을 획득될 수 있고, 정정 독출 전압 레벨(CRL)을 갖는 독출 전압을 제2 어드레스(ADDR2)에 대응하는 워드 라인에 인가함으로써 독출 동작을 수행할 수 있다.
도 19는 본 개시의 일 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 19를 참조하면, 본 실시예에 따른 메모리 시스템의 동작 방법은 제1 어드레스(ADDR1)에 대한 제1 독출 동작(S300) 및 제2 어드레스(ADDR2)에 대한 제2 독출 동작(S400a)을 포함할 수 있다. 제1 및 제2 독출 동작들(S300, S400a)은 예를 들어, 도 2의 메모리 장치(100) 및 메모리 컨트롤러(200a)에서 시계열적으로 수행되는 단계들을 포함할 수 있다. 본 실시예에 따른 메모리 시스템의 동작 방법은 도 18의 동작 방법의 변형 실시예로서, 제1 독출 동작(S300)은 도 18에 예시된 동작과 실질적으로 동일하고, 제2 독출 동작(S400a)에서 도 18에 예시된 동작과 차이가 있다. 따라서, 이하에서는 도 18과의 차이점을 중심으로 본 실시예에 대해 설명하기로 한다.
단계 S410에서, 메모리 컨트롤러(200a)는 디폴트 독출 전압 레벨(DRL)과 재시도 독출 전압 레벨(RRL)의 차이에 따라 독출 오프셋 테이블(ROT)을 결정한다. 단계 S420에서, 메모리 컨트롤러(200a)는 독출 오프셋 테이블(ROT)에 따라 제2 어드레스(ADDR2)에 대한 독출 오프셋을 결정한다.
단계 S425에서, 메모리 컨트롤러(200a)는 독출 오프셋을 이용하여 정정 독출 전압 레벨을 결정한다. 구체적으로, 메모리 컨트롤러(200a)에 포함된 독출 레벨 제어부(220)는 독출 오프셋을 디폴트 독출 전압 레벨(DRL)에 적용함으로 정정 독출 전압 레벨(CRL)을 획득될 수 있다. 단계 S435에서, 메모리 컨트롤러(200a)는 메모리 장치(100)에 독출 동작을 지시하는 커맨드(CMD_RD), 제2 어드레스(ADDR2) 및 정정 독출 전압 레벨(CRL)을 전송한다. 단계 S445에서, 메모리 장치(100)는 정정 독출 전압 레벨(CRL)을 이용하여 제2 어드레스(ADDR2)에 대한 독출 동작을 수행한다.
도 20은 본 개시의 일 실시예에 따른 메모리 시스템(10b)을 개략적으로 나타내는 블록도이다.
도 20을 참조하면, 메모리 시스템(10b)은 메모리 장치(100), 메모리 컨트롤러(200b) 및 비휘발성 메모리(300)를 포함할 수 있다. 본 실시예에 따른 메모리 시스템(10b)는 도 1의 메모리 시스템(10)의 일 구현예에 대응하고, 도 1을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있으며, 중복된 설명은 생략하기로 한다.
본 실시예에 따르면, 비휘발성 메모리(300)가 독출 오프셋 테이블 저장부(310)를 포함할 수 있다. 독출 오프셋 테이블 저장부(310)는 복수의 독출 오프셋 테이블 그룹들을 저장할 수 있고, 각 독출 오프셋 테이블 그룹은 복수의 독출 오프셋 테이블들을 포함할 수 있다. 독출 오프셋 테이블 그룹들에 대해서는 도 10a 내지 도 10c를 참조하여 상술된 내용이 적용될 수 있고, 독출 오프셋 테이블들에 대해서는 도 10 내지 도 13을 참조하여 상술된 내용이 적용될 수 있다.
메모리 컨트롤러(200b)는 독출 레벨 제어부(220) 및 ECC부(230)를 포함할 수 있다. 독출 레벨 제어부(220) 및 ECC부(230)는 도 2에 예시된 독출 레벨 제어부(220) 및 ECC부(230)와 실질적으로 동일하게 구현될 수 있으며, 이에 따라, 도 2를 참조하여 상술된 내용은 본 실시예에 적용될 수 있고, 중복된 설명은 생략하기로 한다.
도 21은 본 개시의 일 실시예에 따른 메모리 시스템(20)을 개략적으로 나타내는 블록도이다.
도 21을 참조하면, 메모리 시스템(20)은 메모리 장치(400) 및 메모리 컨트롤러(500)를 포함할 수 있다. 메모리 장치(400)는 메모리 셀 어레이(410) 및 제어 로직(420)을 포함할 수 있고, 메모리 컨트롤러(500)는 ECC부(510)를 포함할 수 있다. 본 실시예에 따른 메모리 시스템(20)은 도 2의 메모리 시스템(10a)의 변형 실시예로서, 도 2의 메모리 시스템(10a)과 달리, 독출 오프셋 테이블 저장부(421) 및 독출 레벨 제어부(423)가 메모리 장치(400)에 포함될 수 있다. 이하에서는 도 2의 메모리 시스템(10a)과 본 실시예에 따른 메모리 시스템(20)의 차이점을 중심으로 설명하기로 한다.
메모리 셀 어레이(410)는 기판 상에 수직으로 적층된 복수의 워드 라인들에 각각 연결된 복수의 메모리 셀들을 포함하는 3D 메모리 셀 어레이일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 셀 어레이(410)는 2D 메모리 셀 어레일 수도 있다. 도 3 내지 도 5를 참조로 상술된 메모리 셀 어레이(110)에 대한 내용은 본 실시예에 따른 메모리 셀 어레이(410)에 적용될 수 있다.
제어 로직(420)은 독출 오프셋 테이블 저장부(421), 독출 레벨 제어부(423) 및 독출 제어부(425)를 포함할 수 있다. 독출 오프셋 테이블 저장부(421)는 복수의 독출 오프셋 테이블 그룹들을 저장할 수 있고, 각 독출 오프셋 테이블 그룹은 복수의 독출 오프셋 테이블들을 포함할 수 있다. 예를 들어, 독출 오프셋 테이블 저장부(421)는 레지스터로 구현될 수 있다. 도 10 내지 도 13을 참조하여 상술된 독출 오프셋 테이블 그룹들에 대한 내용은 본 실시예에도 적용될 수 있다.
독출 레벨 제어부(423)는 메모리 컨트롤러(500)로부터 수신한 제1 어드레스에 대응하는 제1 워드 라인에 인가할 독출 전압을 제1 독출 전압 레벨로 제어할 수 있다. 여기서, 제1 독출 전압 레벨은 메모리 셀들의 초기 산포를 기초로 결정된 최적 독출 전압 레벨일 수 있다. 제1 독출 전압 레벨을 이용하여 독출 동작을 수행한 결과, 독출 실패 시, 독출 레벨 제어부(423)는 제1 워드 라인에 인가할 독출 전압을 제2 독출 전압 레벨로 제어할 수 있다. 제2 독출 전압 레벨을 이용하여 독출 동작을 수행한 결과, 독출 성공 시, 독출 레벨 제어부(423)는 제2 독출 전압 레벨을 최적 독출 전압 레벨로 재 설정할 수 있다.
독출 레벨 제어부(423)는 제1 및 제2 독출 전압 레벨들 사이의 차이를 기초로, 독출 오프셋 테이블 저장부(421)에 저장된 복수의 독출 오프셋 테이블들 중 하나를 선택할 수 있다. 이어서, 독출 레벨 제어부(421)는 선택된 독출 오프셋 테이블로부터, 다음에 메모리 컨트롤러(500)로부터 수신한 제2 어드레스에 대응하는 제2 워드 라인에 대응하는 독출 오프셋을 획득할 수 있다. 또한, 독출 레벨 제어부(421)는 획득된 독출 오프셋을 제1 독출 전압 레벨에 적용함으로써 제2 어드레스에 대응하는 제2 워드 라인에 인가할 독출 전압을 제3 독출 전압 레벨로 제어할 수 있다
독출 제어부(425)는 독출 레벨 제어부(423)에서 결정된 제1 독출 전압 레벨을 갖는 독출 전압이 제1 워드 라인에 인가되도록 전압 제어 신호를 생성할 수 있다. 또한, 독출 제어부(425)는 독출 레벨 제어부(423)에서 결정된 제2 독출 전압 레벨을 갖는 독출 전압이 제1 워드 라인에 인가되도록 전압 제어 신호를 생성할 수 있다. 또한, 독출 제어부(425)는 독출 레벨 제어부(423)에서 결정된 제3 독출 전압 레벨을 갖는 독출 전압이 제2 워드 라인에 인가되도록 전압 제어 신호를 생성할 수 있다.
ECC부(510)는 메모리 장치(400)로부터 수신된 데이터(DATA)에 대해 에러 정정 동작을 수행할 수 있다. 구체적으로, ECC부(510)는 데이터를 프로그램할 때에 생성되어 저장된 패리티 비트와 데이터를 독출할 때 생성된 패리티 비트를 서로 비교하여 에러 비트를 검출하고, 검출된 에러 비트에 대한 소정의 논리 연산(예컨대, 배타적 논리합(XOR))을 수행함으로써 에러 비트를 정정할 수 있다.
도 22는 본 개시의 일 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 22를 참조하면, 본 실시예에 따른 메모리 시스템의 동작 방법은 제1 어드레스(ADDR1)에 대한 제1 독출 동작(S500) 및 제2 어드레스(ADDR2)에 대한 제2 독출 동작(S600)을 포함할 수 있다. 제1 및 제2 독출 동작들(S500, S600)은 예를 들어, 도 21의 메모리 장치(400) 및 메모리 컨트롤러(500)에서 시계열적으로 수행되는 단계들을 포함할 수 있다.
단계 S510에서, 메모리 컨트롤러(500)는 메모리 장치(400)에 독출 동작을 지시하는 커맨드(CMD_RD) 및 제1 어드레스(ADDR1)를 전송한다. 단계 S520에서, 메모리 장치(400)는 디폴트 독출 전압 레벨(DRL)을 이용하여 제1 어드레스(ADDR1)에 대한 독출 동작을 수행한다. 일 실시예에서, 메모리 장치(400)는 단계 S510에서, 커맨드(CMD_RD) 및 제1 어드레스(ADDR1)와 함께 디폴트 독출 전압 레벨(DRL)을 수신할 수 있다. 일 실시예에서, 메모리 장치(400)는 커맨드(CMD_RD) 및 제1 어드레스(ADDR1)를 수신하기 전에, 디폴트 독출 전압 레벨(DRL)을 수신할 수 있다.
단계 S530에서, 메모리 장치(400)는 메모리 컨트롤러(500)에 독출된 데이터를 전송한다. 단계 S540에서, 메모리 컨트롤러(500)는 독출된 데이터 중 페일 비트들이 ECC에 의해 정정 가능한지 판단한다. 판단 결과, ECC에 의해 정정 가능한 경우, 메모리 컨트롤러(500)에 포함된 ECC부(510)는 독출된 데이터 중 페일 비트들에 대해 ECC 디코딩 동작을 수행할 수 있고, 제1 어드레스(ADDR1)에 대한 독출 동작은 종료된다. 한편, 판단 결과, ECC에 의해 정정 불가능한 경우, 단계 S550을 수행한다.
단계 S550에서, 메모리 컨트롤러(500)는 독출 재시도 동작을 지시하는 커맨드(CMD_RR) 및 제1 어드레스(ADDR1)를 전송한다. 단계 S560에서, 메모리 장치(400)는 재시도 독출 전압 레벨(RRL)을 이용하여 제1 어드레스(ADDR1)에 대한 독출 재시도 동작을 수행한다. 일 실시예에서, 메모리 장치(400)는 단계 S550에서, 커맨드(CMD_RR) 및 제1 어드레스(ADDR1)와 함께 재시도 독출 전압 레벨(RRL)을 수신할 수 있다. 일 실시예에서, 메모리 장치(400)는 커맨드(CMD_RR) 및 제1 어드레스(ADDR1)를 수신하기 전에, 재시도 독출 전압 레벨(RRL)을 수신할 수 있다.
단계 S570에서, 메모리 장치(400)는 메모리 컨트롤러(500)에 독출된 데이터를 전송한다. 단계 S580에서, 메모리 장치(400)는 독출된 데이터 중 페일 비트들이 ECC에 의해 정정 가능한지 판단한다. 판단 결과, ECC에 의해 정정 가능한 경우, 단계 S590을 수행한다. 일 실시예에서, 단계 S580은 메모리 컨트롤러(500)에서도 동시에 수행될 수 있고, 판단 결과, ECC에 의해 정정 불가능한 경우, 메모리 컨트롤러(500)는 메모리 장치(400)에 다시 단계 S550을 수행할 수 있다.
단계 S590에서, 메모리 장치(400)는 재시도 독출 전압 레벨(RRL)을 독출 레벨로 결정한다. 구체적으로, 메모리 장치(400)에 포함된 독출 레벨 제어부(423)는 재시도 독출 전압 레벨(RRL)을 제1 어드레스(ADDR1)에 대한 최적 독출 전압으로 결정할 수 있다.
단계 S610에서, 메모리 장치(400)는 디폴트 독출 전압 레벨(DRL)과 재시도 독출 전압 레벨(RRL)의 차이에 따라 독출 오프셋 테이블(ROT)을 결정한다. 단계 S620에서, 메모리 컨트롤러(500)는 메모리 장치(400)에 독출 동작을 지시하는 커맨드(CMD_RD) 및 제2 어드레스(ADDR2)를 전송한다. 다른 실시예에서, 단계 S620이 먼저 수행되고, 그 후에 단계 S610이 수행될 수도 있다.
단계 S630에서, 메모리 장치(400)는 독출 오프셋 테이블(ROT)에 따라 제2 어드레스(ADDR2)에 대한 정정 독출 전압 레벨(CRL)을 결정한다. 구체적으로, 메모리 장치(400)에 포함된 독출 레벨 제어부(423)는 독출 오프셋 테이블(ROT)에 따라 독출 오프셋을 결정하고, 결정된 독출 오프셋을 디폴트 독출 전압 레벨(DRL)에 적용함으로써 정정 독출 전압 레벨(CRL)을 획득한다.
단계 S640에서, 메모리 장치(400)는 정정 독출 전압 레벨(CRL)을 이용하여 제2 어드레스(ADDR2)에 대한 독출 동작을 수행한다. 구체적으로, 메모리 장치(400)는 정정 독출 전압 레벨(CRL)을 갖는 독출 전압을 제2 어드레스(ADDR2)에 대응하는 워드 라인에 인가함으로써 독출 동작을 수행할 수 있다.
도 23은 본 개시의 일 실시예에 따른 메모리 시스템(30)을 개략적으로 나타내는 블록도이다.
도 23을 참조하면, 메모리 시스템(30)은 메모리 장치(600) 및 메모리 컨트롤러(700)를 포함할 수 있다. 메모리 장치(600)는 메모리 셀 어레이(610), 제어 로직(620) 및 ECC부(630)을 포함할 수 있다. 본 실시예에 따른 메모리 시스템(30)은 도 21의 메모리 시스템(20)의 변형 실시예로서, 도 21의 메모리 시스템(20)과 달리, ECC부(630)가 메모리 장치(600)에 포함될 수 있다. 이하에서는 도 21의 메모리 시스템(20)과 본 실시예에 따른 메모리 시스템(30)의 차이점을 중심으로 설명하기로 한다.
메모리 셀 어레이(610)는 기판 상에 수직으로 적층된 복수의 워드 라인들에 각각 연결된 복수의 메모리 셀들을 포함하는 3D 메모리 셀 어레이일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 셀 어레이(610)는 2D 메모리 셀 어레일 수도 있다. 도 3 내지 도 5를 참조로 상술된 메모리 셀 어레이(110)에 대한 내용은 본 실시예에 따른 메모리 셀 어레이(610)에 적용될 수 있다.
제어 로직(620)은 독출 오프셋 테이블 저장부(621), 독출 레벨 제어부(623) 및 독출 제어부(625)를 포함할 수 있다. 독출 오프셋 테이블 저장부(621)는 복수의 독출 오프셋 테이블 그룹들을 저장할 수 있고, 각 독출 오프셋 테이블 그룹은 복수의 독출 오프셋 테이블들을 포함할 수 있다. 예를 들어, 독출 오프셋 테이블 저장부(621)는 레지스터로 구현될 수 있다. 도 10 내지 도 13을 참조하여 상술된 독출 오프셋 테이블 그룹들에 대한 내용은 본 실시예에도 적용될 수 있다.
독출 레벨 제어부(623)는 메모리 컨트롤러(700)로부터 수신한 제1 어드레스에 대응하는 제1 워드 라인에 인가할 독출 전압을 제1 독출 전압 레벨로 제어할 수 있다. 여기서, 제1 독출 전압 레벨은 메모리 셀들의 초기 산포를 기초로 결정된 최적 독출 전압 레벨일 수 있다. 제1 독출 전압 레벨을 이용하여 독출 동작을 수행한 결과, 독출 실패 시, 독출 레벨 제어부(623)는 제1 워드 라인에 인가할 독출 전압을 제2 독출 전압 레벨로 제어할 수 있다. 제2 독출 전압 레벨을 이용하여 독출 동작을 수행한 결과, 독출 성공 시, 독출 레벨 제어부(623)는 제2 독출 전압 레벨을 최적 독출 전압 레벨로 재 설정할 수 있다.
독출 레벨 제어부(623)는 제1 및 제2 독출 전압 레벨들 사이의 차이를 기초로, 독출 오프셋 테이블 저장부(621)에 저장된 복수의 독출 오프셋 테이블들 중 하나를 선택할 수 있다. 이어서, 독출 레벨 제어부(621)는 선택된 독출 오프셋 테이블로부터, 다음에 메모리 컨트롤러(700)로부터 수신한 제2 어드레스에 대응하는 제2 워드 라인에 대응하는 독출 오프셋을 획득할 수 있다. 또한, 독출 레벨 제어부(621)는 획득된 독출 오프셋을 제1 독출 전압 레벨에 적용함으로써 제2 어드레스에 대응하는 제2 워드 라인에 인가할 독출 전압을 제3 독출 전압 레벨로 제어할 수 있다
독출 제어부(625)는 독출 레벨 제어부(623)에서 결정된 제1 독출 전압 레벨을 갖는 독출 전압이 제1 워드 라인에 인가되도록 전압 제어 신호를 생성할 수 있다. 또한, 독출 제어부(625)는 독출 레벨 제어부(623)에서 결정된 제2 독출 전압 레벨을 갖는 독출 전압이 제1 워드 라인에 인가되도록 전압 제어 신호를 생성할 수 있다. 또한, 독출 제어부(625)는 독출 레벨 제어부(623)에서 결정된 제3 독출 전압 레벨을 갖는 독출 전압이 제2 워드 라인에 인가되도록 전압 제어 신호를 생성할 수 있다.
ECC부(630)는 메모리 셀 어레이(610)로부터 독출된 데이터(DATA)에 대해 에러 정정 동작을 수행할 수 있다. 구체적으로, ECC부(630)는 데이터를 프로그램할 때에 생성되어 저장된 패리티 비트와 데이터를 독출할 때 생성된 패리티 비트를 서로 비교하여 에러 비트를 검출하고, 검출된 에러 비트에 대한 소정의 논리 연산(예컨대, 배타적 논리합(XOR))을 수행함으로써 에러 비트를 정정할 수 있다.
도 24는 본 개시의 일 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 24를 참조하면, 본 실시예에 따른 메모리 시스템의 동작 방법은 제1 어드레스(ADDR1)에 대한 제1 독출 동작(S700) 및 제2 어드레스(ADDR2)에 대한 제2 독출 동작(S800)을 포함할 수 있다. 제1 및 제2 독출 동작들(S700, S800)은 예를 들어, 도 23의 메모리 장치(600) 및 메모리 컨트롤러(700)에서 시계열적으로 수행되는 단계들을 포함할 수 있다.
단계 S710에서, 메모리 컨트롤러(700)는 메모리 장치(600)에 독출 동작을 지시하는 커맨드(CMD_RD) 및 제1 어드레스(ADDR1)를 전송한다. 단계 S720에서, 메모리 장치(600)는 디폴트 독출 전압 레벨(DRL)을 이용하여 제1 어드레스(ADDR1)에 대한 독출 동작을 수행한다. 일 실시예에서, 메모리 장치(600)는 단계 S710에서, 커맨드(CMD_RD) 및 제1 어드레스(ADDR1)와 함께 디폴트 독출 전압 레벨(DRL)을 수신할 수 있다. 일 실시예에서, 메모리 장치(600)는 커맨드(CMD_RD) 및 제1 어드레스(ADDR1)를 수신하기 전에, 디폴트 독출 전압 레벨(DRL)을 수신할 수 있다.
단계 S730에서, 메모리 장치(600)는 독출된 데이터 중 페일 비트들이 ECC에 의해 정정 가능한지 판단한다. 판단 결과, ECC에 의해 정정 가능한 경우, 메모리 장치(600)에 포함된 ECC부(630)는 독출된 데이터 중 페일 비트들에 대해 ECC 디코딩 동작을 수행할 수 있고, 제1 어드레스(ADDR1)에 대한 독출 동작은 종료된다. 한편, 판단 결과, ECC에 의해 정정 불가능한 경우, 단계 S740을 수행한다.
단계 S740에서, 메모리 장치(600)는 재시도 독출 전압 레벨(RRL)을 이용하여 제1 어드레스(ADDR1)에 대한 독출 재시도 동작을 수행한다. 일 실시예에서, 메모리 장치(600)는 단계 S710에서, 커맨드(CMD_RR) 및 제1 어드레스(ADDR1)와 함께 재시도 독출 전압 레벨(RRL)을 수신할 수 있다. 일 실시예에서, 메모리 장치(600)는 커맨드(CMD_RR) 및 제1 어드레스(ADDR1)를 수신하기 전에, 재시도 독출 전압 레벨(RRL)을 수신할 수 있다. 일 실시예에서, 메모리 장치(600)는 재시도 독출 전압 레벨(RRL)을 자체적으로 결정할 수 있다.
단계 S750에서, 메모리 장치(600)는 독출된 데이터 중 페일 비트들이 ECC에 의해 정정 가능한지 판단한다. 판단 결과, ECC에 의해 정정 가능한 경우, 단계 S760을 수행한다. 단계 S760에서, 메모리 장치(400)는 메모리 컨트롤러(500)에 독출된 데이터를 전송한다. 한편, ECC에 의해 정정 불가능한 경우, 메모리 장치(600)는 다시 단계 S740을 수행할 수 있으며, 이때, 변경된 재시도 독출 전압 레벨을 이용하여 제1 어드레스(ADDR1)에 대한 독출 재시도 동작을 수행할 수 있다. 단계 S770에서, 메모리 장치(600)는 재시도 독출 전압 레벨(RRL)을 독출 레벨로 결정한다. 구체적으로, 메모리 장치(600)에 포함된 독출 레벨 제어부(623)는 재시도 독출 전압 레벨(RRL)을 제1 어드레스(ADDR1)에 대한 최적 독출 전압으로 결정할 수 있다.
단계 S810에서, 메모리 장치(600)는 디폴트 독출 전압 레벨(DRL)과 재시도 독출 전압 레벨(RRL)의 차이에 따라 독출 오프셋 테이블(ROT)을 결정한다. 단계 S820에서, 메모리 컨트롤러(700)는 메모리 장치(600)에 독출 동작을 지시하는 커맨드(CMD_RD) 및 제2 어드레스(ADDR2)를 전송한다. 다른 실시예에서, 단계 S820이 먼저 수행되고, 그 후에 단계 S810이 수행될 수도 있다.
단계 S830에서, 메모리 장치(600)는 독출 오프셋 테이블(ROT)에 따라 제2 어드레스(ADDR2)에 대한 정정 독출 전압 레벨(CRL)을 결정한다. 구체적으로, 메모리 장치(600)에 포함된 독출 레벨 제어부(623)는 독출 오프셋 테이블(ROT)에 따라 독출 오프셋을 결정하고, 결정된 독출 오프셋을 디폴트 독출 전압 레벨(DRL)에 적용함으로써 정정 독출 전압 레벨(CRL)을 획득한다.
단계 S840에서, 메모리 장치(600)는 정정 독출 전압 레벨(CRL)을 이용하여 제2 어드레스(ADDR2)에 대한 독출 동작을 수행한다. 구체적으로, 메모리 장치(600)는 정정 독출 전압 레벨(CRL)을 갖는 독출 전압을 제2 어드레스(ADDR2)에 대응하는 워드 라인에 인가함으로써 독출 동작을 수행할 수 있다.
도 25는 본 개시의 일 실시예에 따른 메모리 카드 시스템(1000)을 나타내는 블록도이다.
도 25를 참조하면, 메모리 카드 시스템(1000)은 호스트(1100) 및 메모리 카드(1200)를 포함할 수 있다. 호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속부(1120)를 포함할 수 있다. 메모리 카드(1200)는 카드 접속부(1210), 카드 컨트롤러(1220) 및 메모리 장치(1220)를 포함할 수 있다. 이때, 메모리 카드(1200)는 도 1 내지 도 24에 도시된 실시예들을 이용하여 구현될 수 있다.
구체적으로, 메모리 카드(1200)는 독출 구간에서, 제1 독출 전압 레벨을 이용하여 제1 워드 라인에 연결된 메모리 셀들에 대한 독출 동작을 제어할 수 있고, 독출 동작의 실패 시, 제2 독출 전압 레벨을 이용하여 제1 워드 라인에 연결된 메모리 셀들에 대한 독출 재시도 동작을 제어할 수 있다. 독출 재시도 동작의 성공 시, 제2 독출 전압 레벨은 제1 워드 라인에 대한 최적 독출 전압 레벨로 재 설정될 수 있다. 또한, 메모리 카드(1200)는 제1 및 제2 독출 전압 레벨들 사이의 차이에 따라 결정된 독출 오프셋 테이블을 이용하여, 다음 독출 어드레스에 대응하는 제2 워드 라인에 연결된 제2 메모리 셀들에 대한 독출 동작을 제어할 수 있다.
메모리 카드(1200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(1100)와 통신하도록 구성될 수 있다.
호스트(1100)는 메모리 카드(1200)에 데이터를 기입하거나, 메모리 카드(1200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(1110)는 커맨드(CMD), 호스트(1100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1120)를 통해 메모리 카드(1200)로 전송할 수 있다.
카드 컨트롤러(1220)는 카드 접속부(1210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(1220)에 저장할 수 있다. 메모리 장치(1220)는 호스트(1100)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(1200)는 컴팩트 플래쉬 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래쉬 메모리 드라이버 등으로 구현될 수 있다.
도 26은 본 개시의 일 실시예에 따른 SSD 시스템(2000)을 나타내는 블록도이다.
도 26을 참조하면, SSD 시스템(2000)은 호스트(2100) 및 SSD(2200)를 포함할 수 있다. SSD(2200)는 신호 커넥터(signal connector)를 통해 호스트(2100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(2200)는 SSD 컨트롤러(2210), 보조 전원 장치(2220) 및 복수의 메모리 장치들(2230, 2240, 2250)을 포함할 수 있다. 이때, SSD(2200)는 도 1 내지 도 25에 도시된 실시예들을 이용하여 구현될 수 있다.
구체적으로, 복수의 메모리 장치들(2230 내지 2250)은 독출 구간에서, 제1 독출 전압 레벨을 이용하여 제1 워드 라인에 연결된 메모리 셀들에 대한 독출 동작을 제어할 수 있고, 독출 동작의 실패 시, 제2 독출 전압 레벨을 이용하여 제1 워드 라인에 연결된 메모리 셀들에 대한 독출 재시도 동작을 제어할 수 있다. 독출 재시도 동작의 성공 시, 제2 독출 전압 레벨은 제1 워드 라인에 대한 최적 독출 전압 레벨로 재 설정될 수 있다. 또한, 복수의 메모리 장치들(2230 내지 2250)은 제1 및 제2 독출 전압 레벨들 사이의 차이에 따라 결정된 독출 오프셋 테이블을 이용하여, 다음 독출 어드레스에 대응하는 제2 워드 라인에 연결된 제2 메모리 셀들에 대한 독출 동작을 제어할 수 있다.
본 발명에 따른 메모리 카드, 비휘발성 메모리 장치, 카드 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10, 10a, 10b, 20, 30: 메모리 시스템, 100, 400, 600: 메모리 장치
200, 200a, 200b, 500, 700: 메모리 컨트롤러
210, 310, 421, 621: 독출 오프셋 테이블 저장부
230, 423, 623: 독출 레벨 제어부, 230, 510, 630: ECC부

Claims (20)

  1. 3차원 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치의 동작 방법으로서,
    제1 독출 전압 레벨을 이용하여, 제1 워드 라인에 연결된 제1 메모리 셀들에 대해 독출 동작을 수행하는 단계;
    상기 독출 동작의 실패 시, 상기 제1 워드 라인에 대한 독출 전압을 제2 독출 전압 레벨로 재 설정하는 단계;
    상기 제1 및 제2 독출 전압 레벨들 사이의 차이에 따라, 워드 라인들에 대응하는 독출 오프셋들을 저장하는 독출 오프셋 테이블을 결정하는 단계; 및
    상기 독출 오프셋 테이블을 이용하여, 제2 워드 라인에 연결된 제2 메모리 셀들에 대해 독출 동작을 수행하는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 독출 오프셋 테이블을 결정하는 단계는, 상기 제1 및 제2 독출 전압 레벨들 사이의 차이 및 상기 제1 워드 라인을 기초로, 미리 정의된 복수의 독출 오프셋 테이블들 중 하나를 상기 독출 오프셋 테이블로 선택하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  3. 제2항에 있어서,
    상기 복수의 독출 오프셋 테이블들은, 서로 다른 독출 환경들에 따라 각각 정의되고,
    상기 독출 환경들은, 리텐션(retention) 시간 또는 독출 디스터브(disturb)를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  4. 제2항에 있어서,
    상기 복수의 독출 오프셋 테이블들은, 상기 3차원 메모리 셀 어레이의 일부 영역에 저장된 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  5. 제2항에 있어서,
    상기 복수의 독출 오프셋 테이블들은, 메모리 블록, 매트(MAT), 또는 칩 단위로 정의된 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  6. 제1항에 있어서,
    상기 제2 독출 전압 레벨로 재 설정하는 단계는,
    상기 독출 동작의 실패 시, 상기 제2 독출 전압 레벨을 이용하여 상기 제1 메모리 셀들에 대해 독출 재시도 동작을 수행하는 단계; 및
    상기 독출 재시도 동작의 성공 시, 상기 제1 워드 라인에 대한 상기 독출 전압을 상기 제2 독출 전압 레벨로 결정하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  7. 제1항에 있어서,
    상기 제2 메모리 셀들에 대해 독출 동작을 수행하는 단계는,
    상기 독출 오프셋 테이블에서 상기 제2 워드 라인에 대응하는 독출 오프셋을 상기 제1 독출 전압 레벨에 적용하여, 상기 제2 워드 라인에 대한 독출 전압을 제3 독출 전압 레벨로 결정하는 단계; 및
    상기 제3 독출 전압 레벨을 이용하여, 상기 제2 메모리 셀들에 대해 독출 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  8. 제1항에 있어서,
    상기 독출 오프셋 테이블은, 워드 라인 별로 설정된 독출 오프셋 정보를 저장하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  9. 제1항에 있어서,
    상기 독출 오프셋 테이블은, 워드 라인 그룹 별로 설정된 독출 오프셋 정보를 저장하고,
    상기 워드 라인 그룹은, 상기 기판으로부터 각 워드 라인 사이의 거리에 따라 구분되는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  10. 제1항에 있어서,
    상기 독출 오프셋 테이블에 저장된 상기 독출 오프셋들은, 상기 워드 라인들에 대응하는 채널 홀 사이즈를 기초로 결정된 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  11. 3차원 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템의 동작 방법으로서,
    제1 독출 전압 레벨을 이용하여, 제1 워드 라인에 연결된 제1 메모리 셀들에 대해 독출 동작을 수행하는 단계;
    상기 독출 동작의 실패 시, 상기 제1 워드 라인에 대한 독출 전압을 제2 독출 전압 레벨로 재 설정하는 단계;
    상기 메모리 컨트롤러에서, 상기 제1 및 제2 독출 전압 레벨들 사이의 차이에 따라, 워드 라인들에 대응하는 독출 오프셋들을 저장하는 독출 오프셋 테이블을 결정하는 단계;
    상기 메모리 컨트롤러에서 상기 비휘발성 메모리 장치로, 상기 독출 오프셋 테이블에서 제2 워드 라인에 대응하는 독출 오프셋을 전송하는 단계; 및
    상기 독출 오프셋을 이용하여, 상기 제2 워드 라인에 연결된 제2 메모리 셀들에 대해 독출 동작을 수행하는 단계를 포함하는 메모리 시스템의 동작 방법.
  12. 제11항에 있어서,
    상기 독출 오프셋 테이블을 결정하는 단계는, 상기 제1 및 제2 독출 전압 레벨들 사이의 차이 및 상기 제1 워드 라인을 기초로, 미리 정의된 복수의 독출 오프셋 테이블들 중 하나를 상기 독출 오프셋 테이블로 선택하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  13. 제12항에 있어서,
    상기 복수의 독출 오프셋 테이블은, 상기 메모리 컨트롤러 내부의 버퍼 메모리 또는 상기 메모리 컨트롤러 외부의 비휘발성 메모리에 저장된 것을 특징으로 하는 메모리 시스템의 동작 방법.
  14. 3차원 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템의 동작 방법으로서,
    제1 독출 전압 레벨을 이용하여, 제1 워드 라인에 연결된 제1 메모리 셀들에 대해 독출 동작을 수행하는 단계;
    상기 독출 동작의 실패 시, 상기 제1 워드 라인에 대한 독출 전압을 제2 독출 전압 레벨로 재 설정하는 단계;
    상기 메모리 컨트롤러에서, 상기 제1 및 제2 독출 전압 레벨들 사이의 차이에 따라, 워드 라인들에 대응하는 독출 오프셋들을 저장하는 독출 오프셋 테이블을 결정하는 단계;
    상기 메모리 컨트롤러에서, 상기 독출 오프셋 테이블을 이용하여 제2 워드 라인에 대응하는 독출 전압을 제3 독출 전압 레벨로 결정하는 단계; 및
    상기 제3 독출 전압 레벨을 이용하여, 상기 제2 워드 라인에 연결된 제2 메모리 셀들에 대해 독출 동작을 수행하는 단계를 포함하는 메모리 시스템의 동작 방법.
  15. 기판 상에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    제1 워드 라인에 대한 디폴트 독출 전압 레벨과 재시도 독출 전압 레벨 사이의 차이에 따라 결정된 독출 오프셋 테이블을 이용하여 제2 워드 라인에 대한 독출 동작을 제어하는 제어 로직을 포함하고,
    상기 독출 오프셋 테이블은, 미리 정의된 복수의 독출 오프셋 테이블들 중 하나로서, 상기 워드 라인들에 대응하는 독출 오프셋들을 저장하는 것을 특징으로 하는 비휘발성 메모리 장치.
  16. 제15항에 있어서,
    상기 복수의 오프셋 테이블들은 상기 메모리 셀 어레이의 일부 영역 또는 상기 제어 로직에 저장된 것을 특징으로 하는 비휘발성 메모리 장치.
  17. 제15항에 있어서,
    상기 제어 로직은, 상기 독출 오프셋 테이블로부터 상기 제2 워드 라인에 대응하는 독출 오프셋을 상기 디폴트 독출 전압 레벨에 적용하여, 상기 제2 워드 라인에 대한 독출 전압을 제3 독출 전압 레벨로 제어하는 것을 특징으로 하는 비휘발성 메모리 장치.
  18. 기판 상에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함하는 메모리 장치; 및
    제1 워드 라인에 대한 디폴트 독출 전압 레벨과 재시도 독출 전압 레벨 사이의 차이에 따라 독출 오프셋 테이블을 결정하고, 결정된 상기 독출 오프셋 테이블을 이용하여 제2 워드 라인에 대한 독출 동작을 제어하는 메모리 컨트롤러를 포함하고,
    상기 독출 오프셋 테이블은, 미리 정의된 복수의 독출 오프셋 테이블들 중 하나로서, 상기 워드 라인들에 대응하는 독출 오프셋들을 저장하는 것을 특징으로 하는 메모리 시스템.
  19. 제18항에 있어서,
    상기 메모리 컨트롤러는, 상기 독출 오프셋 테이블로부터 상기 제2 워드 라인에 대응하는 독출 오프셋을 확인하고, 확인된 상기 독출 오프셋을 상기 메모리 장치에 전송하는 것을 특징으로 하는 메모리 시스템.
  20. 제18항에 있어서,
    상기 메모리 컨트롤러는, 상기 독출 오프셋 테이블로부터 상기 제2 워드 라인에 대응하는 독출 오프셋을 확인하고, 확인된 상기 독출 오프셋을 상기 디폴트 독출 전압 레벨에 적용함으로써 상기 제2 워드 라인에 대한 독출 전압을 결정하며, 결정된 상기 독출 전압을 상기 메모리 장치에 전송하는 것을 특징으로 하는 메모리 시스템.
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