CN112667561B - 一种在fpga中实现ufs阵列控制器的方法 - Google Patents
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Abstract
本发明提供了一种在FPGA中实现UFS阵列控制器的方法，通过在UFS控制器与UFSHCI控制器之间增加了一个阵列管理，在FPGA中实现类似于磁盘阵列管理的多个UFS FLASH的阵列控制，UFS阵列控制器包括应用层、协议层和物理层，应用层和物理层采用分层控制，应用层包括三层用于高速数据流的记录，协议层遵循UFS标准，物理层通过M‑PHY通过采用分层查表法实现底层M‑TX以及M‑RX的编码与解码。本发明基于FPGA解决了UFS FLASH阵列的控制问题，实现了UFS大容量高速存储阵列，大幅降低了航空电子设备中存储阵列的成本。
Description
技术领域
本发明涉及存储器阵列控制技术领域，特别涉及一种在FPGA中实现UFS阵列控制器的方法
背景技术
当前，以FLASH存储芯片作为介质的SATA、mSATA、NVMe电子盘应用广泛，性能越来越高，成本越来越低；在一些嵌入式电子设备中，受限于体积以及结构的限制，采用嵌入式计算机+电子盘的方案实现有困难，在一些高速流数据的处理系统中，数据需要实时存储，事后分析，而高性能计算机+电子盘磁盘阵列的解决方案体积较大，并且环境适应性也不能满足一些特定要求，因此在很多定制嵌入式设备尤其是军用电子设备里，直接采用FPGA控制FLASH芯片阵列，这样集成度更高，结构更灵活，提高了可靠性。
在航空电子领域使用FPGA或者其它处理器控制FLASH芯片阵列最为灵活方便，但需要考虑坏块管理与数据纠错，缺点就是在大容量存储上SLC成本高昂，MLC成本低，但数据纠错比较复杂，即使加上数据纠错，也需要通过设置一系列参数才能实现纠错，TLC的数据纠错处理极其复杂，目前常用的LDPC纠错算法也非常消耗FPGA的逻辑资源，在高速存储中难以找到对应的FPGA实现，因此目前在高速存储中大量应用SATA SSD/PCIE SSD SIP并行实现，SIP将MLC/TLC以及控制器集成在一个SIP封装内，实现了体积小型化与接口标准化，因此在控制端实现大幅降低了复杂度与技术门槛，但是SIP依然存在着成本较高的缺点，目前，在同等容量下，SIP的成本依然比嵌入式FLASH高一个数量级。
综上，目前使用FPGA直接控制FLASH阵列以及SSD SIP(将SATA SSD或者PCIE SSD用SIP工艺封装在一个芯片封装内)存储数据在军用电子设备数据存储是常用解决方案，但是现有的直接采用FPGA控制FLASH或者NVMe SIP阵列，存在如下问题：
a)采用SLC/MLC/TLC等FLASH芯片，由于FLASH工艺本身的缺陷，FLASH芯片结构存在坏块以及坏点，需要复杂坏块管理以及数据纠错算法，设计复杂，特别消耗FPGA资源，受限于FPGA资源限制，难以实现理想的存储速度。
b)采用SLC/MLC/TLC受限于进口，由于市场规模的原因，国产SLC/MLC并未被芯片厂家提上日程，对于军用电子设备，受限很大。
c)SATA SSD SIP或者PCIE SSD SIP相比较SLC/MLC/TLC，不需要复杂的坏块管理以及数据纠错算法，因而使用FPGA控制变得简单，对资源要求不高，但是这类实现采用的是SIP技术，内部依然使用的是进口FLASH芯片，受制于国外限制，而且成本较高。
目前UFS FLASH作为嵌入式FLASH的主流产品，与SATA SSD SIP和PCIE SSD SIP相比，成本比较低，但是当前UFS FLASH主要应用于移动终端产品，UFS标准中没有考虑在一个系统中多个UFS FLASH使用的情况(面向物联网与移动设备的UFS标准明确禁止一个主控制器连接多个CPort的情况，这是因为建立在UNIPRO协议之上UTP传输协议非常简洁，没有考虑多个UFS终端的应用情况)，因此现有的集成有UFS控制器的处理器或者UFS控制器IP不支持多个UFS FLASH并行扩展。
发明内容
为解决上述技术问题，本发明提供了一种在FPGA中实现UFS阵列控制器的方法，在UFS控制器与UFSHCI控制器之间增加了一个阵列管理，在FPGA中实现类似于磁盘阵列管理的多个UFS FLASH的阵列控制，从而实现UFS大容量高速存储阵列，大幅降低航空电子设备中存储阵列的成本。
本发明提供了一种在FPGA中实现UFS阵列控制器的方法，整个系统通过应用模块、OS/公共UFS主机控制器驱动模块、UFS阵列控制器和UFS控制器组成，所述UFS阵列控制器通过UFS主机控制器接口与所述OS/公共UFS主机控制器驱动模块连接，所述UFS阵列控制器通过UFS内部接口与所述UFS控制器连接实现UFS控制器的阵列管理。
所述UFS阵列控制器包括物理层、协议层和应用层，所述物理层和应用层分层控制。
所述应用层包括MMIO空间管理模块、磁盘阵列管理模块、UFS操作命令集控制管理模块、设备管理器和任务管理器，所述设备管理器、任务管理器与所述协议层的接口连接遵循UFS标准；
所述MMIO空间管理模块通过MMIO接口实现数据循环队列或描述符队列的控制，所述磁盘阵列管理模块实现磁盘阵列数据与地址映射，所述UFS操作命令集控制管理模块实现若干UFS器件的数据读写控制。
所述物理层M-PHY通过利用分层查表在FPGA中调用7series FPGAS TransceiversWizard，将PWM脉冲调制、差分高电平脉冲、差分低电平脉冲、配置数据编码、8b/10b编码设计到若干查找表进行映射，实现M-PHY在M-TX以及M-RX上的编码/解码器。
进一步的，所述M-PHY层的第一层查找表对应M-TX框架中的8B/10B，将8B/10B编码表和不同状态下的10位编码与传输线的高/低分别用0XXXXXXXX0b，1111111111b，0000000000b设计到不同的查找表内。
进一步的，所述M-PHY层的第二层为PWM_G1数据码流查找表，对状态下8B/10B转换查表的高位地址设计一个查找表，建立不同状态对应不同高位地址的映射。
进一步的，所述M-PHY层的第三层将M-PHY的17位接口接到所述M-PHY层第二层查找表的映射，包括8B/10B的直接映射、DIF-N，DIF-P，DIF-N到DIF-P跳变过程以及PWM-G1数据流按照HS-GX速率取样进行映射。
进一步的，所述PWM-G1数据流至少支持PWM-G1和/或PWM-G0以及PWM-G2-7。
进一步的，所述MMIO空间管理模块的MMIO接口按照JESD223C/D的UFSHCI标准规定设计与主机的接口，或按照扇区大小管理的512B*2N大小FIFO堆栈，将外部接口以简单的FIFO接口实现。
进一步的，所述UFS阵列控制器中并行的多个UFS FLASH芯片采用统一的配置信息进行配置，且从UDM_SAP接入点和UIO_SAP接入点读取的各种参数信息与配置信息存储在不同的内存空间。
本发明的有益效果如下：
通过M-PHY层最底层编码的实现，在UFS控制器与UFSHCI控制器之间增加一个阵列管理，采用分层查表的方法在FPGA中实现对MIPI-M-PHY协议规定的LS-PWM-GX以及HS-GEAR-GX自适应通讯，在FPGA中实现类似于磁盘整列管理的多个UFS FLASH的阵列控制，进而实现UFS大容量高速存储阵列，UFS FLASH使用寿命相当于MLC FLASH，价格相当于TLCFLASH，控制不再需要涉及坏块管理、数据纠错等复杂技术，技术复杂度相当于PCIE SSD/SATA SSD存储，但体积比SSD以及SSD SIP小，成本远低于PCIE/SATA SSD SIP，依赖于物联网、移动设备生态链，大幅降低了航空电子数据存储设备开发成本；
采用分层控制的物理层和应用层，应用层主要用于高速数据流的记录，针对多任务文件系统的管理的设计按照UFSHCI标准接口是可选的，设备管理与UFS互联层遵循UFS标准，实现在FPGA中控制多个UFS FLASH阵列的读、写以及设备管理；
本发明的实现复杂度较低，没有使标准中规定的各种速率与模式均适应，在M-PHY速率设置中选择LS-PWM-G1配置以及理想的HS-GEAR-G速率，这样在工作中不会更改速率配置设置，由LS-PWM-G1配置成功以后即进入固定的HS-GEARx(1/2/3/4)速率运行，不会进入极低功耗状态，省电模式为进入STALL/SLEEP模式。
附图说明
图1是本发明的UFS阵列控制系统整体结构示意图；
图2是本发明的UFS阵列控制器内部逻辑结构示意图；
图3是本发明的M-RX框架示意图；
图4是本发明的M-TX框架示意图。
具体实施方式
在下面的描述中对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的实施例提供了一种在FPGA中实现UFS阵列控制器的方法，如图1所示，系统包括应用模块、OS/公共UFS主机控制器驱动模块、UFS阵列控制器和UFS控制器，通过在所述UFS阵列控制器和UFS控制器之间增加阵列管理，所述UFS阵列控制器通过UFS主机控制器接口与所述OS/公共UFS主机控制器驱动模块连接，所述UFS阵列控制器通过UFS内部接口的M-TX和M-RX分别与若干所述UFS控制器进行数据连接，实现UFS控制器的阵列管理。
如图2所示，所述UFS阵列控制器包括应用层、协议层和物理层，所述应用层包括MMIO空间管理模块、磁盘阵列管理模块、UFS操作命令集控制管理模块、设备管理器和任务管理器，其中所述设备管理器、任务管理器与所述协议层的接口连接遵循UFS标准；
所述应用层第一层为所述UFS操作命令集控制管理模块实现若干UFS器件的数据读写控制；所述应用层第二层为磁盘真累管理模块，实现磁盘阵列数据与地址的映射，所述应用第三层为所述MMIO空间管理模块通过MMIO接口实现数据循环队列或描述符队列的控制。
所述设备管理器通过UDM_SAP接入点和UIO_SAP接入点对接所述协议层UTP层和UIC层，完成处理设备级别操作和配置设备级别配置，所述UIC层包括Unipro的四层协议遵循Unipro协议标准，所述设备级配置由设备管理器通过维护和存储一组描述符来管理，例如处理查询请求之类的命令，该命令允许修改或检索设备的配置信息，本实施例中，所述UFS阵列控制器中并行的多个UFS FLASH芯片采用统一的配置信息进行配置，且从所述UDM_SAP接入点和UIO_SAP接入点读取的各种参数信息与配置信息存储在不同的内存空间。
所述MMIO空间管理模块的MMIO接口按照JESD223C/D的UFSHCI标准规定设计与主机的接口，或按照扇区大小管理的512B*2N大小FIFO堆栈，将外部接口以简单的FIFO接口实现。
所述物理层M-PHY电源状态有9种，每种状态传输线上传输不同的电平或编码，包括PWM脉冲调制、差分高电平脉冲、差分低电平脉冲、配置数据编码、8b/10b编码等，所述配置数据编码包括LS-MODE(PWM低速)和HS-MODE(高速)。
如图3和图4所示，在M-PHY中，通讯接口在所述8b/10b编码的底层协议包括三层分别为8b/10b层，S2P层，RCV/DRV层，对于该分层需要在xilinx的开发工具vavado中调用7series FPGAS Transceivers Wizard例化一个不包含8b/10b编码的GTX传输IP，实现控制逻辑到GTX的映射，该IP支持10/20/40等数据宽度，即将所述PWM脉冲调制、差分高电平脉冲、差分低电平脉冲、配置数据编码、8b/10b编码设计到若干查找表中进行映射，实现M-PHY在M-TX以及M-RX上的编码器和解码器。
所述M-PHY层的第一层查找表为8B/10B编码查找表，对应M-TX框架中的8b10b层，包括8B/10B编码映射表，所述8B/10B编码映射表由3b4b数据表、5b6b数据表空间、K码表组成，将8B/10B编码表和不同状态下的10位编码与传输线的高/低分别用0XXXXXXXX0b，1111111111b，0000000000b设计到不同的查找表内；
所述M-PHY层的第二层查找表为PWM_G1数据码流查找表，对状态下8B/10B转换查表的高位地址设计了一个查找表，建立不同状态对应不同高位地址的映射，对应所述M-PHY底层协议的S2P层。
所述PWM-G1数据码流至少要支持PWM-G1，其它PWM-G0以及PWM-G2～7可选，所述PWM-G1按照HS-GX速率取样进行映射，UFS3.0能够支持HS-G1/2/3/4四种传输速率，根据HS-GX的速率进行映射，例如当选择HS-G2的速率进行映射时，即传输速率为2.496Gbps时；
所述PWM-G1脉冲编码数据流的速率范围在3M-9Mbps之间，本实施例中所述PWM-G1脉冲编码数据流的速率为6Mbps，即每个PWM-G1 UI在GTX IP线上分为416个UI，其中0和1的占空比为1/3和2/3，分别为138UI连续的DIF-N加278UI连续的DIF-P；10个UI符号对应4160UI GTX符号，实现所有GTX符号流与PWM-G1符号流进行映射。
所述M-PHY层的第三层查找表包括8B/10B的直接映射、DIF-N，DIF-P，DIF-N到DIF-P跳变过程以及PWM-G1数据流按照HS-GX速率取样进行映射，形成M-TX以及M-RX线上串行符号流到S2P层的映射将不同状态对应的的DIF-N，DIF-P以及DIF-Z映射到GTX IP接口，不同状态的映射控制变为地址线能够直接从码表中读取数据并输出。
如果是HS模式的数据流，则越过第二层、第三层直接映射到GTX数据接口；
如果是PWM-G1以及配置状态，则通过第2层查找表继续向下映射。
本发明并不局限于前述的具体实施方式。本发明扩展到任何在本说明书中披露的新特征或任何新的组合，以及披露的任一新的方法或过程的步骤或任何新的组合。
Claims (4)
1.一种在FPGA中实现UFS阵列控制器的方法，其特征在于，整个系统通过应用模块、OS/公共UFS主机控制器驱动模块、UFS阵列控制器和UFS控制器组成，所述UFS阵列控制器通过UFS主机控制器接口与所述OS/公共UFS主机控制器驱动模块连接，所述UFS阵列控制器通过UFS内部接口与所述UFS控制器连接实现UFS控制器的阵列管理；
所述UFS阵列控制器包括物理层、协议层和应用层，所述物理层和应用层分层控制；
所述应用层包括MMIO空间管理模块、磁盘阵列管理模块、UFS操作命令集控制管理模块、设备管理器和任务管理器，所述设备管理器、任务管理器与所述协议层的接口连接遵循UFS标准；
所述MMIO空间管理模块通过MMIO接口实现数据循环队列或描述符队列的控制，所述磁盘阵列管理模块实现磁盘阵列数据与地址映射，所述UFS操作命令集控制管理模块实现若干UFS器件的数据读写控制；
所述物理层M-PHY通过利用分层查表在FPGA中调用7series FPGAS TransceiversWizard，将PWM脉冲调制、差分高电平脉冲、差分低电平脉冲、配置数据编码、8b/10b编码设计到若干查找表进行映射，实现M-PHY在M-TX以及M-RX上的编码/解码器；
所述物理层M-PHY的第一层查找表对应M-TX框架中的8B/10B，将8B/10B编码表和不同状态下的10位编码与传输线的高/低分别用0XXXXXXXX0b，1111111111b，0000000000b设计到不同的查找表内；
所述物理层M-PHY的第二层为PWM_G1数据码流查找表，对状态下8B/10B转换查表的高位地址设计一个查找表，建立不同状态对应不同高位地址的映射；
所述物理层M-PHY的第三层将M-PHY的17位接口接到所述M-PHY层第二层查找表的映射，包括8B/10B的直接映射、DIF-N，DIF-P，DIF-N到DIF-P跳变过程以及PWM-G1数据流按照HS-GX速率取样进行映射。
2.根据权利要求1所述的在FPGA中实现UFS阵列控制器的方法，其特征在于，所述PWM-G1数据流至少支持PWM-G1和/或PWM-G0以及PWM-G2-7。
3.根据权利要求1所述的在FPGA中实现UFS阵列控制器的方法，其特征在于，所述MMIO空间管理模块的MMIO接口按照JESD223C/D的UFSHCI标准规定设计与主机的接口，或按照扇区大小管理的512B*2N大小FIFO堆栈，将外部接口以简单的FIFO接口实现。
4.根据权利要求1所述的在FPGA中实现UFS阵列控制器的方法，其特征在于，所述UFS阵列控制器中并行的多个UFS FLASH芯片采用统一的配置信息进行配置，且从UDM_SAP接入点和UIO_SAP接入点读取的各种参数信息与配置信息存储在不同的内存空间。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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