KR20130071359A - 반도체 기억장치 - Google Patents

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KR20130071359A KR1020120138127A KR20120138127A KR20130071359A KR 20130071359 A KR20130071359 A KR 20130071359A KR 1020120138127 A KR1020120138127 A KR 1020120138127A KR 20120138127 A KR20120138127 A KR 20120138127A KR 20130071359 A KR20130071359 A KR 20130071359A
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Abstract

플로팅 게이트간의 용량 커플링 작용에 대한 보상을 행할 경우에, 보상의 정밀도를 향상시킨 반도체기억장치를 제공하는 것에 있다.
페이지 버퍼(PB)는, 선택 워드선(WLn)에 접속되는 비휘발성 메모리셀(MCn)로부터 데이타를 독출하기 전에, 선택 워드선(WLn)에 인접하는 인접 워드선(WLn+1)에 접속된 비휘발성 메모리셀(MCn+1)가 온 될 때의 인접 워드선(WLn+1)의 전압을, 비휘발성 메모리셀간에 있어서의 인접하는 플로팅 게이트간의 용량을 스케이링 한 레플리카 용량결합 네트워크에 기억하고, 비휘발성 메모리셀의 문턱값에 대응하는, 그 기억된 전압값에 따라, 선택 워드선(WLn)에 접속된 비휘발성 메모리셀(MCn)로부터의 데이타의 읽기 판정에 DC적으로 또는 AC적으로 보정을 행하는 것으로, 플로팅 게이트간의 용량 커플링 작용에 대한 보상을 제공한다.

Description

반도체 기억장치{Semiconductor memory device}
본발명은, 반도체기억장치에 관한 것이다.
EEPROM(Electrically Erasable and Programmable Read Only Memory)등의 대용량 비휘발성 반도체기억장치에 있어서는, 데이타의 읽기를 수행할 때, 페이지 단위의 복수의 메모리셀로부터 데이타를 일괄하여 동시에 독출하고, 읽은 복수의 데이타를 시리얼 출력한다. 또한, 메모리셀에 대한 데이타의 쓰기를 수행할 때, 페이지 단위로 데이타를 시리얼 입력하고, 페이지 단위로 복수의 메모리셀에 대하여 데이타의 일괄 쓰기를 동시에 수행한다. 이 데이타 읽기 또는 쓰기 동작을 수행하기 위해, 다수의 열선(列線row line)즉 비트선은 각각, 독출된 데이타, 쓰여져야 하는 데이타를 일시적으로 래치 하는 데이타 래치를 갖는 페이지 버퍼에 접속되어 있다.
NAND형EEPROM의 데이타 쓰기는, 행과 열의 매트릭스형태로 배열된 다수의 메모리셀 중, 1개의 행내의 메모리셀에 대하여 이루어진다. 보통, NAND형EEPROM의 메모리셀은, 반도체기판의 일표면부에 형성된 P형웰내에 형성된 플로팅 게이트형의 N채널형MOS트랜지스터이다. 각 플로팅 게이트형의 N채널형MOS트랜지스터는, P형웰내에 서로 이격되어 형성된 소스 및 드레인 영역과, 이 소스 영역과 드레인 영역의 사이의 채널 영역상에 형성된 터널 산화막과, 이 터널 산화막상에 형성된 다결정 실리콘의 플로팅 게이트(부유 게이트)와, 이 부유 게이트 상에 유전체 절연막을 통해 형성된 제어 게이트로 구성된다.
또한, 매트릭스형태의 배열의 하나의 열 내에 있어서, 메모리셀은 직렬접속되어 NAND셀 스트링을 구성하고, 이 NAND셀 스트링의 한 쪽의 단부(端部)와 비트선의 사이에는 제1의 선택 트랜지스터가 삽입되고, 다른 쪽의 단부와 공통 소스선의 사이에는 제2의 선택 트랜지스터가 삽입된다.
데이타 쓰기 동작에 있어서는, 제1의 선택 트랜지스터를 온 시키고, 제2의 선택 트랜지스터를 오프 시키는 동시에, 데이타 「0」을 기입하는 경우, 비트선에 0V의 전압을 공급하고, 데이타 「1」을 기입하는 경우(소거 상태를 유지시킬 경우), 비트선에 전원전압VCC을 공급한다. 또한, 선택 메모리셀의 워드선WL에는, 프로그램 전압Vpgm, 비선택 메모리셀의 워드선WL에는 패스 전압(Vpass)를 공급한다.
이것에 의해, 데이타 「0」을 기입해야 하는 메모리셀에 있어서, 채널과 제어 게이트 사이에 고전압이 인가되어, 부유 게이트에 채널로부터 전자(電子)가 주입되고, 메모리셀의 문턱전압(threshold voltage)이 부전압에서 정전압으로 쉬프트된다.
한편, 데이타 「1」을 기입해야 하는 메모리셀에 있어서, 채널과 제어 게이트의 사이에는, 데이타 「0」을 기입하는 셀에 비해 낮은 전압이 인가 되어, 부유 게이트로의 전자주입은 억제되고, 메모리셀의 문턱전압은 부전압인 상태로 유지된다.
그런데, 메모리셀의 문턱전압의 쉬프트(변화)가 일어날 수 있다. 이 문턱전압의 쉬프트는, 인접하는 메모리셀의 문턱전압의 변화에 기인하는 용량결합(커플링)에 의해 생긴다.
이 인접하는 비휘발성 메모리셀간의 용량 커플링 현상은, 다른 시간에 기입된 인접 메모리셀의 쌍의 사이에서 가장 현저하게 발생한다. 예를 들면, 제1메모리셀에 대하여, 그 플로팅 게이트에 하나의 데이타 셋트에 대응하는 전압이 더해져 쓰기가 행해진다. 계속해서, 인접 메모리셀에 대하여, 플로팅 게이트에 2번째의 데이타 셋트에 대응한 소정의 전압이 더하여져서 쓰기가 행해진다. 이 인접 메모리셀로 쓰기가 행해지면, 제1의 메모리셀로부터 독출시의 문턱전압이 기입시의 문턱전압과 다르게 보일 수 있다. 이 현상은, 제1메모리셀에 커플링되어 있는 인접 메모리셀의 기입 시의 문턱전압의 변화에 기인하여 생긴다. 인접 메모리셀로부터의 용량 커플링은, 제1메모리셀의 읽기 동작에 있어서의 문턱전압을, 기억되어 있는 데이타의 읽기 오류가 생길 수 있을 정도로 쉬프트 시킬 수 있다.
메모리셀의 소형화가 진행되는 가운데, 비트선간의 간격의 축소 또한, 인접한 비휘발성 메모리간의 용량 커플링을 증대시킨다. 예를 들면, 이러한 용량 커플링의 영향의 저감을 고려한 NAND형EEPROM이, 특허문헌 1에 기재되어 있다.
[특허문헌1]특표 2010-515203호 공보
특허문헌 1에 기재된 비휘발성 반도체기억장치는, 인접한 플로팅 게이트간에 있어서의 용량 커플링 작용에 대한 보상을 실행하면서, 선택 워드선(워드선(WLn)이라고 한다)에 접속된 비휘발성 메모리셀로부터 데이타를 독출한다. 이 용량 커플링에 대한 보상은, 인접 워드선(워드선WLn+1로 한다)에 접속된 비휘발성 메모리셀의 상태를 검출하고, 이 상태가 플로팅 게이트간의 용량 커플링에 어느 정도작용하는지를 결정하는 처리를 포함하고 있다.
구체적으로는, 워드선(WLn)에 접속된 비휘발성 메모리셀이 읽기 대상인 경우, 워드선WLn+1에 접속된 비휘발성 메모리셀을 선택하고, 페이지 버퍼의 래치에 데이타를 기입한다. 래치에 기입된 데이타에 의해, 워드선WLn+1에 접속된 비휘발성 메모리셀에 기억된 데이타(비휘발성 메모리셀이 2값 데이타를 기억하는 경우, 데이타 「1」인지 데이타 「0」인지)를, 각 페이지 버퍼의 래치에 있어서 판정한다.
즉, 워드선WLn+1에 접속된 비휘발성 메모리셀 대하여 실행하는 읽기 동작에 의해, 워드선WLn+1에 접속된 비휘발성 메모리셀에 기억된 데이타를, 2개의 상태(데이타 「1」의 경우, 상태A, 데이타 「0」의 경우, 상태B로 한다)로 특정한다.
그리고, 워드선(WLn)에 접속된 비휘발성 메모리셀로부터의 데이타 읽기 동작은, 워드선(WLn)에 읽기 전압(Vread), 워드선WLn+1에 상태A에 따라 읽기 전압VreadX를 공급하고, 우선 첫번째의 읽기 동작이 실행된다. 다음으로, 워드선(WLn)에 읽기 전압(Vread), 워드선WLn+1에 상태B에 따라 읽기 전압VreadX를 공급하고, 두번째의 읽기 동작이 실행된다.
이들 2번의 데이타 읽기 동작에 있어서, 워드선WLn+1에 접속된 비휘발성 메모리셀이 상태A일 경우, 상태B에 대응하는 결과는 무시되고, 상태B일 경우, 상태A에 대응하는 결과는 무시된다.
이와 같이, 특허문헌 1기재된 비휘발성 반도체기억장치는, 플로팅 게이트간의 용량 커플링 작용에 대한 보상을 행하면서, 워드선(WLn)에 접속된 비휘발성 메모리셀로부터 데이타를 독출한다. 그러나, 상태A, B에 따라 판정을 2번 해야 할 필요가 있어, 선택 워드선에 접속된 비휘발성 메모리셀의 판정에 시간을 필요로 한다고 하는 문제가 있었다.
또한, WLn+1에 접속된 비휘발성 메모리셀에 있어서의 문턱전압을, 상태A, B라는 2개의 상태로 특정한다. 이로 인해, 각 상태에 있어서, 비휘발성 메모리셀에 있어서의 문턱전압은 메모리셀마다 다름에도 불구하고, 1개의 상태로밖에 특정되지 않는다. 즉, 인접 메모리셀의 문턱전압이 플로팅 게이트간의 용량 커플링에 반영되지 않으므로, 플로팅 게이트간의 용량 커플링 작용에 대한 보상의 정밀도가 떨어진다는 문제가 있었다.
이에 본 발명이 해결하고자 하는 과제는, 플로팅 게이트간의 용량 커플링 작용에 대한 보상을 하는 경우, 선택 워드선에 접속된 비휘발성 메모리셀의 데이타 판정을, 보상을 행하지 않는 종래의 데이타 판정과 같은 정도의 시간으로 실시할 수 있고, 동시에, 보상의 정밀도를 향상시킨 반도체기억장치를 제공하는 것에 있다.
본발명의 반도체기억장치는, 복수의 비트선과 복수의 워드선의 각각이 교차하고, 교차한 부분에 비휘발성 메모리셀이 배치된 메모리셀 어레이와, 상기 비트선마다 설치되고, 상기 워드선에 의해 선택된 해당 메모리셀에 기입하는 데이타 또는 상기 메모리셀로부터 독출한 데이타를 기억하는 래치를 포함하는 페이지 버퍼를 구비하고, 상기 페이지 버퍼는, 선택 워드선에 접속되는 상기 비휘발성 메모리셀로부터의 데이타를 독출하기 전에, 상기 선택 워드선에 인접하고, 상기 비휘발성 메모리셀보다 후에 기입한 비휘발성 메모리셀이 접속되는 인접 워드선에 접속된 비휘발성 메모리셀이 온 될 때의 상기 인접 워드선의 전압을, 비휘발성 메모리셀간에 있어서의 인접하는 플로팅 게이트간의 용량을 스케이링 한 용량값을 갖는 제1의 용량과, 상기 플로팅 게이트에 대응되는 접지간(?接地間)의 용량을 스케이링 한 용량값을 갖는 제2의 용량의 병렬 접속으로 이루어지는 레플리카 용량에 기억하고, 상기 레플리카 용량에 기억된 상기 인접 워드선의 전압값에 따라, 상기 선택 워드선에 접속된 상기 비휘발성 메모리셀로부터의 데이타의 상기 래치에 있어서의 판정 시각을 가변으로 하는, 것을 특징으로 한다.
또한, 본발명의 반도체기억장치는, 상기 래치가, 데이타가 입력되는 데이타 입력 단자와 입력되는 데이타를 래치하는 클록이 입력되는 클록 입력 단자를 갖고, 상기 비트선의 전위(電位)의 변화에게 따라 온 또는 오프가 제어되는 스위치가, 상기 레플리카 용량의 상기 제1의 용량과 상기 제2의 용량의 사이에 설치되고, 상기 레플리카 용량은, 상기 스위치가 온 되면, 상기 제1의 용량에 상기 인접 워드선의 전압에 따라 축적된 전하를 제2의 용량으로 전송(?送)하고, 상기 클록의 상기 래치로의 입력을 가변으로 하는, 것을 특징으로 한다.
또한, 본발명의 반도체기억장치는, 상기 데이타 입력 단자에는, 상기 비휘발성 메모리셀로부터의 데이타가 입력되고, 상기 클록 입력 단자에는, 기억된 상기 인접 워드선의 전압값에 따라 지연된 상기 클록이 입력되는, 것을 특징으로 한다.
또한, 본발명의 반도체기억장치는, 상기 데이타 입력 단자에는, 상기 비휘발성 메모리셀이 유지하는 데이타에 따라 미리 설정되는 데이타가 입력되고, 상기 클록 입력 단자에는, 상기 비휘발성 메모리셀로부터의 데이타의 변화를, 기억된 상기 인접 워드선의 전압값에 따라 빠르하므로서 생성되는 상기 클록이 입력되는, 것을 특징으로 한다.
본발명의 반도체기억장치는, 메모리셀로부터 데이타를 독출하는 동작에 있어서, 레플리카 용량의 제1의 용량에 기입된 인접한 메모리셀이 온 될 때의 워드선의 전압에 따라, 피읽기 데이타의 읽기 동작시에 DC적, 또는 AC적으로 보정을 수행한다. 그로 인해, 용량 커플링에 대한 보상을 하지 않는 종래의 판정과 같은 정도의 시간으로, 보상의 정밀도를 향상시킨 반도체기억장치를 제공할 수 있다.
도1은 본 발명의 1실시 형태에 따른 비휘발성 반도체기억장치(10)의 구성예를 도시하는 블록도이다.
도2는 도1에 도시된 메모리셀 어레이(11), 및 페이지 버퍼군(13)의 구성예를 도시하는 도면이다.
도3은 읽기 동작에 있어서의 페이지 버퍼(PB)의 동작을 설명하기 위한 도면이다.
도4는 읽기 동작에 있어서의 페이지 버퍼(PB)의 동작상의 문제점을 설명하기 위한 도면이다.
도5는 페이지 버퍼(PB)의 구성예를 도시하는 도면이다.
도6은 도5에 도시한 페이지 버퍼(PB)의 동작을 설명하기 위한 도면이다.
도7은 페이지 버퍼(PB2)의 구성예를 도시하는 도면이다.
도8은 도7에 도시한 페이지 버퍼(PB2)의 동작을 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도면을 참조하여, 본발명의 실시의 형태에 대해서 설명한다.
도1은, 본발명의 1실시 형태에 따른 비휘발성 반도체기억장치(10)인 NAND형EEPROM의 구성예를 도시한 개략 블록도이다. 또한, 도2는, 도1에 도시한 메모리셀 어레이(11), 및 페이지 버퍼군(13)의 구성예를 도시한 도면이다.
메모리셀 어레이(11)는, 도2(b)에 도시된 바와 같이, 복수의 플로팅 게이트형의 트랜지스터, 즉 전기적 개서가 가능한 비휘발성 메모리셀MCn-1∼비휘발성 메모리셀MCn+2을 컬럼 방향(열방향)으로 직렬접속한 NAND셀 스트링으로 구성된다.
한편, 도2에서, NAND셀 스트링에 있어서의 메모리셀수는 4개이나, 이것은 예시이며, 메모리셀수는 8, 16등 일 수 있다. 또한, 메모리셀 어레이(11)는, NOR형의 셀 스트링으로 구성될 수 있다. 또한, 다른 메모리 시스템이라도, 메모리셀간의 상호작용 이 있고, WL전압(워드선WL의 전압)이 문턱값에 달하면, 메모리셀 상태의 변화를 검지할 수 있는 시스템이면 무방하다.
또한, 이 NAND셀 스트링은, 메모리셀 어레이(11)에 있어서, 로우방향(행 방향)으로 비트선 각각에 대응하여 배치된다. 도2에서, 비트선으로 비트선(BL(m))을 도시하고 있다. 단, 이것은 예시이며, 통상적인 비트선의 개수는 외부로부터 입력되는 컬럼 어드레스의 비트수와, 외부로부터 입력되는 데이타의 비트수에 의해 결정되는 수이다. 메모리셀 어레이(11)는, 이와 같이 복수의 NAND셀 스트링으로 구성된다.
또한, 이 메모리셀 어레이(11)의 구성에 있어서, 동일행에 배치된 비휘발성 메모리 각각의 게이트에는, 비트선(BL(m))에 직교하는 워드선(WL)(워드선WL(n-1)∼WL(n+2))이 접속되어 있다.
1개의 워드선(WL)에 의해 선택되는 비휘발성 메모리셀(MC)의 범위가 쓰기 및 읽기의 단위가 되는 1페이지이다.
셀 트랜지스터(비휘발성 메모리셀(MC))는, 각각 유지하는 데이타에 따른 문턱전압을 가지고 있다. NAND형EEPROM의 경우는, 통상, 셀 트랜지스터가 디프레션형 (D타입)으로 되어 있는 상태를 「1」데이타의 유지 상태(소거 상태), 셀 트랜지스터가 엔핸스먼트형 (E타입)으로 되어 있는 상태를 「0」데이타의 유지 상태(쓰기 상태)로 정의하고 있다. 또한, 「1」데이터가 유지되고 있는 셀 트랜지스터 문턱전압을 정방향으로 쉬프트 시켜, 「0」데이타를 유지하도록 하는 것을 쓰기 동작이라고 부른다. 한편, 「0」데이타가 유지되고 있는 셀 트랜지스터 문턱전압을 부방향으로 쉬프트 시켜 「1」데이타를 유지하도록 하는 것을 소거 동작이라고 부른다.
도1로 돌아가서, 페이지 버퍼군(13)은, 페이지 단위의 데이타의 쓰기 및 읽기를 실행하므로, 비트선(BL)마다 설치된 페이지 버퍼(PB)(후술)의 복수로 구성되어 있다. 페이지 버퍼군(13)에 있어서의 페이지 버퍼(PB)의 각각은, 각각의 비트선에 접속된다. 페이지 버퍼(PB)각각은, 접속된 비트선의 전위를 판정하고, 더욱, 내부에 있는 래치 회로(래치)에 있어서, 메모리셀로부터 독출한 데이타를 확정하고, 이 확정한 데이타를 유지한다. 또한, 페이지 버퍼(PB)각각은, 컬럼 디코더(15)에 의해 선택되고, 확정한 데이타를 입출력 회로(17)로 출력한다.
로우 디코더(14)는, 어드레스 레지스터(19)가 유지하는 페이지 어드레스PA를 디코딩 하고, 워드선(WL)에 대해, 동작 모드에 따른 전압 레벨(선택 워드선에는 읽기 전압(Vread), 비선택 워드선에는 패스 전압(Vpass)을 공급한다. 컬럼 디코더(15)는, 메모리셀 어레이(11)의 비트선(BL) 및 페이지 버퍼(PB)를 선택한다.
전압생성 회로(16)는, 비휘발성 메모리셀(MC)에 대한 데이타의 고쳐 쓰기, 소거 및 읽기에 이용되는 각종 전압을 전원전압으로부터 승압동작 등에 의해 생성한다.
입출력 회로(17)는, 외부로부터 공급되는 어드레스를 어드레스 레지스터(19)로 출력하고, 외부로부터 공급되는 커맨드를 나타내는 커맨드 데이타를 커맨드 레지스터(18)로 출력하고, 외부로부터 입력되는 제어 신호를 제어 회로(20)로 출력한다.
또한, 입출력 회로(17)는, 외부로부터 입력되는 데이타를 페이지 버퍼군(13)의 페이지 버퍼 각각에 출력, 혹은 페이지 버퍼군(13)을 통해, 비휘발성 메모리셀(MC)로부터 읽은 데이타를 외부로 출력한다.
어드레스 레지스터(19)는, 입출력 회로(17)로부터 입력되는 어드레스를 유지하고, 유지한 어드레스를 로우 디코더(14)및 컬럼 디코더(15)로 출력한다.
커맨드 레지스터(18)는, 입출력 회로(17)로부터 입력되는 커맨드 데이타를 유지하고, 제어 회로(20)에 공급한다.
제어 회로(20)는, 입출력 회로(17)로부터 입력하는 제어 신호 및 커맨드 레지스터(18)로부터 공급되는 커맨드 데이타에 의해, 비휘발성 메모리셀(MC)에 대한 데이타의 쓰기, 읽기, 소거 등의 동작, 및 베리파이의 동작을 제어한다.
예를 들면, 제어 신호는, 외부 클록 신호, 칩인에이블 신호, 커맨드 래치 인에이블신호, 어드래스 래치 인에이블 신호, 쓰기 인에이블 신호, 읽기 인에이블 신호등이다. 제어 회로(20)는, 이들 제어 신호에 의해, 커맨드 데이타가 나타내는 동작 모드에 따라, 각 회로에 대하여 내부제어 신호를 출력한다. 또한, 제어 회로(20)는, 페이지 버퍼군(13)에 있어서의 모든 페이지 버퍼의 래치에 기입된 데이타를 기초로, 데이타 쓰기의 성공 여부, 혹은 데이타 소거의 성공 여부 등을, 판정한다.
다음으로, 도1에 있어서의 메모리셀 어레이(11), 및 페이지 버퍼군(13)의 상세한 구성 및 동작에 대하여, 도2∼도4을 참조하여 설명한다.
도3은, 읽기 동작에 있어서의 페이지 버퍼(PB)의 동작을 설명하기 위한 도면이다. 또한, 도4는, 읽기 동작에 있어서의 페이지 버퍼(PB)의 동작상의 문제점을 설명하기 위한 도면이다.
도2 (a)에 도시된 바와 같이, 데이타 읽기 동작에 있어서는, 로우 디코더(14)가 워드선WL(n)을 선택하고, 선택된 워드선WL(n)에 접속된 복수의 비휘발성 메모리셀로부터의 데이타가, 페이지 버퍼군(13)의 각 페이지 버퍼(PB)에 입력된다.
각 페이지 버퍼(PB)에 있어서는, 선택된 비휘발성 메모리가 데이타 「1」을 유지하는지(소거 셀인지), 데이타 「0」을 유지하는지(프로그램된 셀인지) 중에서 어느 하나가 판정된다.
레플리카 워드선 드라이버(14rd)는, 페이지 버퍼(PB)에 있어서의 판정의 타이밍을 규정하는 기준신호가 되는 더미 워드 신호(Vwl_replica)를 더미 워드선(DWL)으로 출력하는 회로이다. 이 더미 워드선(DWL)은, 그 길이 방향에 있어서 페이지 버퍼군(13)의 각페이지 버퍼(PB)에 접속된다.
더미 워드선의 구성은 예시적인 것이며, 특히 워드선(WL)의 천이 시간이 충분히 여유있는 경우에는, 더미 워드선의 시간상수가 다르더라도 동작상 문제가 없고, 선의 폭, 길이, 용량값의 자유도가 높아진다. 또한, 더미 워드선(DWL)에 연결되는 레플리카 용량군은 비휘발성 메모리셀을 대체하여 반도체 프로세스에 있어서 형성가능한 다른 용량일 수 있다.
레플리카 워드선 드라이버(14rd)는, 워드선(WL)에 접속된 비휘발성 메모리셀 각각의 게이트에 읽기 전압(Vwl)이 로우 디코더(14)의 워드선 드라이버(14d)로부터 입력되는 타이밍과 동일한 타이밍으로, 더미 워드 신호(Vwl_replica)가 페이지 버퍼군(13)을 구성하는 각 페이지 버퍼(PB)에 입력되도록 구성된다.
예를 들면, 레플리카 워드선 드라이버(14rd)의 출력 배선인 더미 워드선(DWL)은, 워드선(WL)과 같은 저항치, 및 용량값을 갖도록, 메모리셀 어레이(11)에 있어서의 워드선과 같은 폭, 길이를 갖는다. 또한, 더미 워드선(DWL)에는, 워드선(WL)에 접속되는 비휘발성 메모리셀(MC)과 같은수의 비휘발성 메모리셀이, 워드선(WL)과 같은 구성에 의해 접속된다. 이와 같이 하여, 각 페이지 버퍼(PB)에 있어서, 더미 워드 신호(Vwl_replica)의 레플리카 워드선 드라이버(14rd)로부터의 지연(시간상수)과, 페이지 버퍼(PB)에 접속되는 비휘발성 메모리셀의 게이트로 입력되는 읽기 전압(Vwl)의 워드선 드라이버(14d)로부터의 시간상수가 동일하게 되도록 설정된다.
도2(b)는, 워드선 드라이버(14d)가 읽기 전압(Vwl)을 워드선(WLn)(선택 워드선)으로 출력하여 비휘발성 메모리셀(MCn)을 선택하는 경우를 도시하고 있다. 이 때, 비휘발성 메모리셀(MCn)과 NAND셀 스트링을 구성하는 다른 비휘발성 메모리셀(비휘발성 메모리셀(MCn-1), 비휘발성 메모리셀(MCn+1), 비휘발성 메모리셀(MCn+2)의 게이트 각각에는, 로우 디코더(14)로부터 패스 전압(Vpass)가 입력된다. 로우 디코더(14)가, 워드선(비선택 워드선)에 패스 전압(Vpass)를 출력하는 것에 의해, 이들의 비휘발성 메모리셀 각각은, 데이타 「1」, 데이타 「0」중 어느 데이타를 유지하는 경우에도, 온 상태가 된다.
따라서, 비트선(BL(m))을 하이 레벨 (「H」레벨)로 프리차지하고, 로우 디코더(14)로부터 패스 전압(Vpass), 및 읽기 전압(Vwl)을, NAND셀 스트링에 공급한다. 이것에 의해, 선택된 비휘발성 메모리셀(MCn)이 데이타 「1」을 유지할 경우, 비트선(BL(m))은 로우레벨 (「L」레벨)로 디스차지 되고, 선택된 비휘발성 메모리셀(MCn)이 데이타 「0」을 유지하는 경우, 비트선(BL(m))은 「H」레벨을 유지한다.
페이지 버퍼(PB)는, 이 비트선(BL(m))의 전위 변화를 검출하고, 선택된 비휘발성 메모리셀(MCn)이 데이타 「1」, 데이타 「0」중 어느 것을 유지하고 있는지 판정한다.
페이지 버퍼군(13)에 있어서의 복수의 페이지 버퍼(PB)각각은, 도2(b)에 도시된 바와 같이, 컴퍼레이터(COMP), 래치(LT), 트랜지스터(31), 트랜지스터(32), 및 트랜지스터(33)를 포함하여 구성된다.
여기서, 트랜지스터(31)는, P채널형MOS(Metal Oxide Semiconductor)트랜지스터이다. 한편, 트랜지스터(32), 및 트랜지스터(33)는, N채널형MOS트랜지스터이다.
또한, 래치(LT)는, 예를 들면 주지의 D형 플립플롭이며, 데이타 입력 단자(DI), 클록 입력 단자(CLK), 데이타 출력 단자(Q), 및 데이타 출력 단자(nQ)를 갖는다.
트랜지스터(31)은, 소스가 전원배선에 접속되고, 게이트가 제어 신호(P_Bias)의 배선에 접속되고, 드레인이 트랜지스터(32)의 드레인에 접속되어 있다.
트랜지스터(32)는, 드레인이 트랜지스터(31)의 드레인에 접속되고, 게이트가 제어 신호(BL_Bias)의 배선에 접속되고, 소스가 트랜지스터(33)의 드레인에 접속되어 있다.
트랜지스터(33)은, 드레인이 트랜지스터(32)의 소스에 접속되고, 게이트가 제어 신호(BL_Discharge)의 배선에 접속되고, 소스가 접지되어 있다.
트랜지스터(31)의 드레인과 트랜지스터(32)의 드레인의 공통 접속점은, 래치(LT)의 데이타 입력 단자(DI)에 접속된다. 이 데이타 입력 단자(DI)로의 입력 신호를 센스 신호(Sense(m))라고 부르기로 한다.
또한, 트랜지스터(32)의 소스와 트랜지스터(33)의 드레인의 공통 접속점은, 비트선(BL(m))에 접속된다.
트랜지스터(31),(32),(33)은, 비트선(BL)을 통한 메모리셀 전류를 검지하고, 센스 신호(Sense)의 전압을 출력하는, 전류전압변환형 증폭 회로의 대표적인 방식을 예시한 것이며, 다른 차동방식 등으로 대신할 수 있다.
컴퍼레이터(COMP)는, 정회전(正?)입력 단자(+)가 더미 워드선(DWL)에 접속되어 더미 워드 신호(Vwl_replica)가 입력되고, 역회전(反?) 입력 단자(-)가 도1에 도시된 전압생성 회로(16)에 접속되어 기준전압(Vref_Replica)가 입력된다. 컴퍼레이터(COMP)의 출력은, 래치(LT)의 클록 입력 단자(CLK)에 접속된다.
컴퍼레이터(COMP)는, 더미 워드 신호(Vwl_replica)의 전위가 기준전압(Vref_Replica)이상이 되면 「H」레벨의 데이타 래치 신호(DataLat)를 래치(LT)의 클록 입력 단자(CLK)로 출력한다. 래치(LT)는, 「H」레벨의 데이타 래치 신호(DataLat)가 입력되면, 센스 신호(Sense(m))을 래치하고, 래치 된 신호를, 선택한 비휘발성 메모리셀(MCn)이 유지하는 데이타 신호(Data(m))로서 데이타 출력 단자(nQ)로부터 출력한다.
다음으로, 도3을 이용하여, 읽기 동작에 있어서의 페이지 버퍼(PB)의 동작을 설명한다. 한편, 도3에 도시된 타이밍 차트의 우측에 위치한 도면은, 비휘발성 메모리셀의 문턱전압의 분포를 개략적으로 도시한 것이다. 문턱전압의 분포는, 비휘발성 메모리셀(MCn)이 읽기 동작에 앞선 쓰기 동작에 있어서 프로그램되어 문턱전압(Vth2)을 갖는 셀이 된 경우(데이타 「0」을 유지하는 오프셀인 경우)와, 프로그램되지 않고 문턱전압(Vth1)을 갖는 소거셀인 경우(데이타 「1」을 유지하는 온셀인 경우)를 도시하고 있다. 또한, 문턱분포에 있어서, 오프셀 문턱전압분포와 온셀 문턱전압분포의 중앙부근을 기준문턱전압(Vref)으로 도시하고 있다. 페이지 버퍼(PB)에 있어서는, 이 기준문턱전압(Vref)보다 높은 문턱전압을 갖는 비휘발성 메모리셀이 데이타 「0」을 유지하고, 이 기준문턱전압(Vref)보다 낮은 문턱전압을 갖는 비휘발성 메모리셀이 데이타 「1」을 유지하고 있다고 판정된다. 전압생성 회로(16)가 생성하는 기준전압(Vref_Replica)은, 이 기준문턱전압(Vref)에 대응하여 레벨이 설정된다.
읽기 동작에 있어서, 외부로부터 읽기를 나타내는 커맨드 데이타가 입력되어, 커맨드 레지스터(18)에 읽기 모드로 하는 데이타가 설정되고, 이 데이터를 기초로 제어 회로(20)가 각 회로를 제어하는 제어 신호를 출력한다. 초기 상태에 있어서는, 제어 회로(20)는, 제어 신호(BL_Bias), 및 제어 신호(BL_Discharge)를 「L」레벨로하고, 제어 신호(P_Bias)를 「H」레벨로 한다.
비휘발성 메모리셀(MCn)로부터 데이타를 독출할 때, 제어 회로(20)는, 우선 제어 신호(P_Bias)를 「L」레벨로, 제어 신호(BL_Bias)를 「H」레벨로, 각각 변화시킨다. 이것에 의해, 트랜지스터(31)및 트랜지스터(32)가 온 상태가 되고, 비트선(BL(m))이 「H」레벨로 프리차지된다. 또한, 센스 신호(Sense(m))가 「H」레벨이 되고, 래치(LT)의 출력인 데이타 신호(Data(m))을 「L」레벨로하여 리셋 처리를 종료한다.
로우 디코더(14)는, 비휘발성 메모리셀(MCn)에 접속되는 선택 워드선(WLn)에, 도3에 도시한 읽기 전압(Vwl)을 공급한다. 한편, 레플리카 워드선 드라이버(14rd)는, 더미 워드 신호(Vwl_replica)를 더미 워드선(DWL)에 공급한다. 이 더미 워드 신호(Vwl_replica)는, 상술한 바와 같이, 도3에 나타낸 읽기 전압(Vwl)과 동일하게 전위변화를 하는 신호이다.
또한, 로우 디코더(14)는, 선택된 워드선(WLn) 이외의 모든 비선택 워드선(워드선(WLn-1등)에, 전압생성 회로(16)가 생성한 패스 전압(Vpass)을 인가 하고, 비선택 워드선이 게이트에 접속된 비휘발성 메모리셀 모두 (비휘발성 메모리셀MCn-1등)를 온 상태로 한다.
다음으로, 제어 회로(20)는, 제어 신호(BL_Bias)를 「H」레벨로 유지한 상태로, 제어 신호(P_Bias)를 「H」레벨로 변화시키고, 트랜지스터(31)를 오프 상태로 한다.
그 결과, 선택 워드선(WLn)에 접속되는 비휘발성 메모리셀(MCn)에 「1」데이타가 기입되어 있을 때, 선택 워드선(WLn)의 전위가 문턱전압(Vth1) 이상이 되면, 비휘발성 메모리셀(MCn)이 온 상태가 되고, 비트선(BL(m))이 「L」레벨로 변화된다.
한편, 비휘발성 메모리셀(MCn)에 「0」데이타가 기입되어 있을 때, 선택 워드선(WLn)의 전위가 문턱전압(Vth2) 이상이 되면, 비휘발성 메모리셀(MCn)이 온 상태가 되고, 비트선(BL(m))이 「L」레벨로 변화된다.
컴퍼레이터(COMP)는, 더미 워드 신호(Vwl_replica)의 전위가 기준전압(Vref_Replica) 이상이 되면, 「H」레벨의 데이타 래치 신호(DataLat)를 래치(LT)의 클록 입력 단자(CLK)로 출력한다. 래치(LT)는, 「H」레벨의 데이타 래치 신호(DataLat)가 입력되면, 센스 신호(Sense(m))을 래치하므로, 비휘발성 메모리셀(MCn)이 데이타 「1」을 유지하는 경우, 데이타 「1」을 유지하는 동시에, 데이타 신호(Data(m))을 「H」레벨로 변화시킨다. 한편, 래치(LT)는, 비휘발성 메모리셀(MCn)이 데이타 「0」을 유지하는 경우, 데이타 「0」을 유지하는 동시에, 데이타 신호(Data(m))를 「L」레벨로 유지한다.
그런데, 플로팅 게이트 대 플로팅 게이트의 용량 커플링 현상은, 다른 시각에 기입된 인접하는 비휘발성 메모리셀의 쌍의 사이에서 가장 현저하게 발생한다. 예를 들면, 도2에 도시한 것과 같은 경우, 비휘발성 메모리셀(MCn-1), 비휘발성 메모리셀(MCn), 비휘발성 메모리셀(MCn+1)의 순으로, 그 플로팅 게이트에 데이타에 대응하는 소정의 전압이 가해져 쓰기 행해진다. 이와 같이 쓰기를 수행 할 경우, 비휘발성 메모리셀(MC)으로부터 독출할 때의 문턱전압이 기입할 때의 문턱전압과 다르게 보일 수 있다. 이 현상은, 비휘발성 메모리셀(MCn)에 인접하는 비휘발성 메모리셀MCn+1의 용량 커플링에 기인하여 발생한다. 즉, 비휘발성 메모리셀(MCn)의 데이타를 독출할 때에, 비휘발성 메모리셀(MCn+1)로부터의 용량 커플링은, 페이지 버퍼(PB)에 있어서의 비휘발성 메모리셀(MCn)이 유지하는 데이터의 읽기 오류가 발생시킬 수 있을 정도로, 문턱전압을 쉬프트 시키기도 한다.
다음으로, 도4을 이용하여, 상술한 페이지 버퍼(PB)의 동작상의 문제점을 설명한다. 도4 (a)에 있어서, 용량(Cn+1')은, 비휘발성 메모리셀(MCn)과 비휘발성 메모리셀(MCn+1)의 사이에 있어서의 플로팅 게이트간의 용량을 도시한다. 또한, 용량(Cn')은, 비휘발성 메모리셀(MCn)에 있어서의 플로팅 게이트의 대응되는 접지간의 용량을 나타낸다.
도4(b)에 도시된 바와 같이, 상기 구성에서는, 비휘발성 메모리셀(MCn+1)에 데이타 「0」이 쓰여지면, 용량(Cn+1')에 기인하는 용량 커플링 현상에 의해, 비휘발성 메모리셀(MCn)의 문턱전압(Vth1)이 기준문턱전압(Vref)이상으로 쉬프트되어 문턱전압(Vth1')이 될 가능성이 있다.
이 경우, 로우 디코더(14)가 워드선(WLn)에 읽기 전압(Vwl)을 공급하여도, 읽기 전압(Vwl)이 문턱전압(Vth1') 이상이 되지 않으면, 비휘발성 메모리셀(MCn)은 온 되지 않으므로, 센스 신호(Sense(m)) (비트선(BL(m))의 전위이기도 함)가 「L」레벨로 되는 것이 늦어진다. 한편, 컴퍼레이터(COMP)는, 더미 워드 신호(Vwl_replica)가 비휘발성 메모리셀의 기준문턱전압(Vref)에 대응하는 기준전압(Vref_Replica) 이상이 되면, 데이타 래치 신호(DataLat)를 「H」레벨로 변화시킨다. 래치(LT)는, 데이타 래치 신호(DataLat)가 「H」레벨이 되면, 센스 신호(Sense(m))의 레벨을 래치하므로, 잘못된 데이타 「0」을 유지하는 동시에, 데이타 신호(Data(m))을 「L」레벨로 유지한다.
이와 같이, 페이지 버퍼(PB)에는, 비휘발성 메모리셀(MCn)을 선택하여 데이타를 독출할 경우에, 선택되는 비휘발성 메모리셀(MCn)에 인접하는 비휘발성 메모리셀이며, 후에 데이타가 기입된 비휘발성 메모리셀(MCn+1)로부터의 용량 커플링 현상에 의해 데이타를 오판정하는 경우가 있다. 그러므로, 본실시 형태의 페이지 버퍼(PB)는, 이 인접 비휘발성 메모리셀로부터의 용량 커플링 현상에 의한 오판정을 없애기 위해, 도5에 도시하는 구성을 갖는다.
[제1의 실시 형태]
도5는, 페이지 버퍼(PB1)의 구성예를 도시한다. 한편, 도3과 동일한 부분에는 동일한 부호를 부여하고, 그 설명을 생략한다. 페이지 버퍼(PB1)는, 도3에 도시한 페이지 버퍼(PB)에 대하여 더욱, 스위치(SW1), 스위치(SW2), 트랜지스터(51), 트랜지스터(52), 용량(Cn), 및 용량(Cn+1)을 구비한다.
제1의 실시 형태에서는, 선택 워드선(WLn)에 접속되는 비휘발성 메모리셀(MCn)의 데이타를 페이지 버퍼(PB1)에서 독출할 때, 비휘발성 메모리셀(MCn)보다 후에 데이타 쓰기가 이루어진 인접하는 선택 워드선(WLn+1)에 접속되는 비휘발성 메모리셀(MCn+1)에 의한 디스터브를 보정한다. 이를 위해, 비휘발성 메모리셀(MCn+1)의 문턱전압에 대응하는 워드선(WLn+1)의 전압을 용량(Cn+1)로 유지하고, 비휘발성 메모리셀(MCn)의 데이타 판정으로, 이 용량(Cn+1)에 축적된 전하를 이용하여 보정을 수행한다.
도5에 도시된 바와 같이, 컴퍼레이터(COMP)의 정회전입력 단자(+)과 더미 워드선(DWL)의 사이에, 스위치(SW1)및 용량(Cn)이 직렬접속된다. 도5에서는, 용량(Cn)에 있어서, 스위치(SW1)에 접속되는 일단을 접속점(Nd1), 컴퍼레이터(COMP)의 정회전입력 단자(+)에 접속되는 타단을 접속점(Nd2)로 한다.
스위치(SW1)은, 일단이 더미 워드선(DWL)에 접속되고, 타단이 접속점(Nd1)에 접속되어, 제어 신호(Vwlin)에 의해 개폐(온 오프)가 제어된다. 도1에 도시된 제어 회로(20)가, 제어 신호(Vwlin)를 「L」레벨에서 「H」레벨로 변화시키면, 「H」레벨의 기간에 있어서, 더미 워드선(DWL)과 접속점(Nd1)이 접속되고, 접속점(Nd1)에 더미 워드 신호(Vwl_replica)가 입력된다. 이하에서는, 접속점(Nd1)에 보정 더미 워드 신호(CVwl')가 입력되는 것으로 한다. 또한, 제어 신호(Vwlin)가 「L」레벨의 기간, 더미 워드선(DWL)과 접속점(Nd1)은 비접속이 된다.
스위치(SW2)는, 일단이 접속점(Nd1)에 접속되고, 타단이 용량(Cn+1)의 일단에 접속되어, 센스 신호(Sense(m))에 의해 개폐가 제어된다. 센스 신호(Sense(m))가 「H」레벨의 기간, 용량(Cn+1)의 일단과 접속점(Nd1)이 접속되고, 센스 신호(Sense(m))가 「L」레벨의 기간, 용량(Cn+1)의 일단과 접속점(Nd1)은 비접속이 된다.
트랜지스터(51), 및 트랜지스터(52)는, N채널형MOS트랜지스터이다.
트랜지스터(51)은, 드레인이 접속점(Nd1)에 접속되고, 게이트가 제어 신호(Initial1)의 배선에 접속되고, 소스가 접지되어 있다. 도1에 도시한 제어 회로(20)가, 제어 신호(Initial1)를 「L」레벨에서 「H」레벨로 변화시키면, 「H」레벨의 기간에 있어서, 트랜지스터(51)은 접속점(Nd1)을 접지한다 (0V로 디스차지 한다).
트랜지스터(52)는, 드레인이 접속점(Nd2)에 접속되고, 게이트가 제어 신호(Initial2)의 배선에 접속되고, 소스가 접지되어 있다. 도1에 도시한 제어 회로(20)가, 제어 신호 제어 신호(Initial2)를 「L」레벨에서 「H」레벨로 변화시키면, 「H」레벨의 기간에 있어서, 트랜지스터(52)는 접속점(Nd2)을 접지한다 (0V로 디스차지 한다). 또한, 트랜지스터(52)는, 제어 신호 제어 신호(Initial2)가 「L」레벨의 기간, 접속점(Nd2)을 플로팅 상태로 한다.
용량(Cn)은, 일단이 접속점(Nd1)에 접속되고, 타단이 접속점(Nd2)에 접속된다. 용량(Cn+1)은, 일단이 스위치(SW2)에 접속되고, 타단이 접지된다.
여기에서, 용량(Cn) 및 용량(Cn+1)의 용량값의 비율(Cn+1/Cn;이하 용량비율Cr이라고 한다)은, 도4에 도시한 용량(Cn') 및 용량(Cn+1')의 용량값의 비율(Cn+1'/Cn';이하 용량비율Cr'라고 한다)과 거의 동일하게 설정된다.
도4에 도시한 선택되는 비휘발성 메모리셀(MCn)의 문턱전압(Vth1)은, 인접하는 비휘발성 메모리셀(MCn+1)이 소거 상태(문턱전압VL이라고 한다)에서 쓰기 상태(문턱전압VH이라고 한다)로 변화되는 것에 따라, 문턱전압(Vth1')으로 변화된다.
문턱전압(Vth1)에서 문턱전압(Vth1')으로의 변화량ΔVth은, 용량비율(Cr')을 이용하여 나타내면, ΔVth= (VH-VL)×Cr'/(Cr'+1)의 식으로 나타낼 수 있다.
여기서, 페이지 버퍼(PB1)에 있어서, 우선, 비휘발성 메모리셀(MCn+1)의 데이타가 결정되는 시각 (센스 신호(Sense(m))가 「L」레벨이 되는 시각)의 더미 워드 신호(Vwl_replica)의 레벨 (여기서는, V1이라고 한다)을, 용량(Cn+1)에 기입한다.
다음으로, 비휘발성 메모리셀(MCn)의 데이타 판정시에, 우선 제어 신호(Initial1)및(Iniatial2)가 「H」레벨이 되고, 접속점(Nd1)및 접속점(Nd2)가 0V로 디스차지 된다.
다음으로, 제어 신호(Initial2)을 「H」레벨에 유지한 상태에서, 제어 신호(Initial1)를 「L」레벨로 변화시킨다. 이 때, 동시 제어 신호(P_Bias)를 「L」레벨로 하여 트랜지스터(31)를 온 시키고, 센스 신호(Sense(m))를 「H」레벨로 프리차지한다. 이것에 의해, 보정 더미 워드 신호(CVwl')의 레벨은, 0V에서 V1×(Cr/Cr+1)의 레벨로 상승한다.
그 후, 제어 신호(Initial2)를 「L」레벨로 하므로서, 접속점(Nd2)은 0V의 플로팅 상태가 된다.
다음으로, 스위치(SW1)에 제어 신호(Vwlin)을 공급하고, 더미 워드선(DWL)과 접속점(Nd1)을 접속한다. 이 때, 더미 워드 신호(Vwl_replica)는 「L」레벨이므로, 보정 더미 워드 신호(CVwl')는, 상승한 전위인 V1×Cr/ (Cr+1)에서 0V로 변화된다. 용량(Cn)은, 이 접속점(Nd1)의 전위의 변화를 받아, 접속점(Nd2)을 0V에서 「-V1×Cr/ (Cr+1)」로 변화시킨다.
이것에 의해, 접속점(Nd2)에 접속되는 컴퍼레이터(COMP)의 정회전입력 단자(+)에 입력되는 신호 (이하, 보정 더미 워드 신호CVwl''라고 한다)는, 더미 워드 신호(Vwl_replica)를 「-V1×Cr/ (Cr+1)」만큼 레벨을 보정한 신호가 된다.
이 보정 레벨은, 용량비율(Cr), 용량비율(Cr')이 동일하게 설정되어 있으므로, 데이타를 독출하는 비휘발성 메모리셀에 인접하는 비휘발성 메모리셀의 문턱전압 변화ΔVth= (VH-VL)×Cr'/(Cr'+1)와 거의 동일한 값이 된다.
다시 말해, 페이지 버퍼(PB1)는, 용량(Cn) 및 용량(Cn+1)으로 구성되는 레플리카 회로에 의해, 비휘발성 메모리셀로부터의 데이타 읽기 동작에 있어서의 데이타 래치 신호(DataLat)의 출력 시각을, 인접하는 비휘발성 메모리셀로부터의 용량 커플링에 따라 지연시킬 수 있고, 해당비휘발성 메모리셀의 데이타가 오판정되는 것을 회피할 수 있다.
상기 용량의 구성은 예시적인 것이며, 메모리셀의 용량결합 구조나, 데이타의 쓰기 순서 등에 의해 적합한 레플리카 용량결합 네트워크로 변경되는 것이다.
또한, 메모리셀의 용량값과 레플리카 용량결합 네트워크의 용량값은 동일할 필요는 없으며, 스케이링이 가능하다. 상기 원리에 비율을 일치시키면 된다. 달리 표현하면, 피읽기 메모리셀에 영향을 미치는 다른 메모리셀군 중 일부 또는 모두를 보정 대상 메모리셀로하고, 피읽기 메모리셀 및 보정 대상 메모리셀군의 관계를 스케이링 한 레플리카를, 용량결합 네트워크로 구성한다. 그리고, 각 보정 대상 메모리셀에 대응하는 용량(도5에서는 용량(Cn+1))에는, 그 메모리셀의 문턱에 대응한 전하가 축적되는 것과 같은 구성으로 한다.
또한, 용량결합 네트워크는 전기적으로 조정할 수 있도록 해 둘 수 있다. 예를 들면, 도5의 용량(Cn+1)에 병렬로 연결되는 용량을 몇 개 준비해 두고, 전기적인 스위치로 전환 용량값을 가변으로 하는, 잘 알려져진 방법으로 실현될 수 있다.
도6은, 페이지 버퍼(PB1)의 동작을 설명하기 위한 도면이다. 도6은, 비휘발성 메모리셀(MCn)으로부터 데이타를 독출핼 때의 페이지 버퍼(PB1)에 있어서의 각 주요신호의 파형을 도시하고 있다.
도6을 참조하면서, 비휘발성 메모리셀(MCn)이 유지하는 데이타를 독출할 때의 동작에 대해서 설명한다.
한편, 도6에서, 최상단에 읽기 전압(Vwl)의 파형을 도시하고 있으나, 거기에는 비휘발성 메모리셀의 문턱전압분포를 같이 도시하고 있다. 이 문턱전압분포에 있어서, 비휘발성 메모리셀(MCn)은 쓰기 동작에 있어서 쓰기가 되지 않은, 데이타 「1」을 유지하는 소거 셀(온 셀)이다.
또한, 비휘발성 메모리셀(MCn+1)은, 비휘발성 메모리셀(MCn)의 쓰기 동작후의 쓰기 동작에 있어서, 데이타 「0」이 기입된 프로그램 셀(오프셀)이다. 이 비휘발성 메모리셀(MCn+1)의 문턱전압의 변화를,「●→○」(# 1)로 도시하였다. 한편, 비휘발성 메모리셀(MCn)의 문턱전압의 변화는,「●→○」(# 2)로 도시하였다. 이 비휘발성 메모리셀(MCn)의 문턱전압의 변화는, 상술한 바와 같이 비휘발성 메모리셀(MCn+1)의 문턱전압이,「●→○」(# 1)로 변화되는 것에 의한 용량 커플링 작용에 의한 것이다.
또한, 읽기 전압(Vwl)의 파형에 있어서, 보정 더미 워드 신호(CVwl'), 및 보정 더미 워드 신호(CVwl'')를, 각각 파선, 및 일점쇄선으로 도시하였다. 한편, 이것들의 보정 신호는, 파선, 또는 일점쇄선으로 도시한 기간 이외의 기간에 있어서는, 더미 워드 신호(Vwl_replica)와 동일한 전위에 있다.
데이타 읽기 동작에 있어서, 외부로부터 읽기를 나타내는 커맨드 데이타가 입력되고, 커맨드 레지스터(18)에 읽기 동작 모드로 하는 데이타가 설정되어, 이 데이터를 기초로 제어 회로(20)가 각 회로를 제어하는 제어 신호를 출력한다. 초기 상태에 있어서는, 제어 회로(20)는, 제어 신호(BL_Bias), 제어 신호(Initial1), 제어 신호(Initial2), 및 제어 신호(Vwlin)을 「L」레벨로하고, 제어 신호(P_Bias), 및 제어 신호(BL_Discharge)를 「H」레벨로 한다.
시각 t1에 있어서, 제어 회로(20)는, 제어 신호(P_Bias), 및 제어 신호(BL_Discharge)를 「L」레벨로 변화시키고, 제어 신호(BL_Bias), 제어 신호(Initial1), 및 제어 신호(Initial2)를 「H」레벨로 변화시킨다. 이것에 의해, 트랜지스터(31), 및 트랜지스터(32)가 온 상태가 되고, 비트선(BL(m)) 및 센스 신호(Sense(m))가 「H」레벨로 프리차지된다. 또한, 페이지 버퍼(PB1)에 있어서의 보정 더미 워드 신호(CVwl'), 및 보정 더미 워드 신호(CVwl'')는 0V로 디스차지 된다.
시각 t2에 있어서, 제어 회로(20)는, 제어 신호(BL_Bias)를 「H」레벨로 유지한 상태에서, 제어 신호(P_Bias), 및 제어 신호(Vwlin)를 「H」레벨로, 제어 신호(Initial1), 및 제어 신호(Initial2)를 「L」레벨로 변화시킨다.
또한, 시각 t2에, 로우 디코더(14)에 있어서의 워드선 드라이버(14d)는 읽기 전압(Vwl)을 워드선(WLn+1)으로 출력하고, 레플리카 워드선 드라이버(14rd)는, 더미 워드 신호(Vwl_replica)를 더미 워드선(DWL)에 출력한다.
이것에 의해, 페이지 버퍼(PB1)에 있어서의 보정 더미 워드 신호(CVwl'), 및 보정 더미 워드 신호(CVwl'')는, 더미 워드 신호(Vwl_replica)와 마찬가지로 「H」레벨을 향해 변화한다.
또한, 센스 신호(Sense(m))는 아직 「H」레벨이므로, 스위치(SW2)는 전도(導通: conduction)되어 있고, 용량(Cn+1)의 일단은, (읽기 전압(Vwl)과 레벨이 동일하다) 더미 워드 신호(Vwl_replica)의 레벨과 동일한 레벨로 계속해서 충전된다.
시각 t3에 있어서, 컴퍼레이터(COMP)는, 입력되는 보정 더미 워드 신호(CVwl?)의 전위가 기준전압(Vref_Replica) 이상이 되면, 「H」레벨의 데이타 래치 신호(DataLat)를 래치(LT)의 클록 입력 단자(CLK)로 출력한다. 이 때, 비휘발성 메모리셀(MCn+1)의 문턱전압은 기준문턱전압(Vref)보다 높은 레벨에 있으므로, 비휘발성 메모리셀은 온 되지 않고, 비트선(BL(m))은 프리차지 된 「H」레벨을 유지한다. 그로 인해, 센스 신호(Sense(m))는, 「H」레벨인 상태로 유지되어 있다. 래치(LT)는, 「H」레벨의 데이타 래치 신호(DataLat)가 입력되면, 아직 「H」레벨에 있는 센스 신호(Sense(m))를 래치 하므로, 데이타 「0」을 유지하는 동시에, 데이타 신호(Data(m))를 「L」레벨로 유지한다.
시각 t4에 있어서, 읽기 전압(Vwl)이, 비휘발성 메모리셀(MCn+1)의 문턱전압 이상이 되면, 비휘발성 메모리셀(MCn+1)은 온 되고, 비트선(BL(m))은 「L」레벨로 변화된다. 또한, 센스 신호(Sense(m))도 「L」레벨로 변화된다.
센스 신호(Sense(m))가 「L」레벨이 되면, 스위치(SW2)는 오프된다. 이것에 의해, 용량(Cn+1)의 일단에는, 비휘발성 메모리셀(MCn+1)이 온 될 때의 읽기 전압(Vwl)이 기입된다.
시각 t5에 있어서, 로우 디코더(14)에 있어서의 워드선 드라이버(14d)가 읽기 전압(Vwl)을 0V로, 레플리카 워드선 드라이버(14rd)가 더미 워드 신호(Vwl_replica)를 0V로 하면, 제어 회로(20)는, 제어 신호(BL_Bias), 및 제어 신호(Vwlin)를 「L」레벨로, 제어 신호(BL_Discharge)를 「H」레벨로 변화시킨다.
이것에 의해, 페이지 버퍼(PB1)에 있어서의 보정 더미 워드 신호(CVwl'), 및 보정 더미 워드 신호(CVwl'')는, 0V가 된다. 또한, 비트선(BL(m))이 「L」레벨로 디스차지 되고, 비휘발성 메모리셀(MCn+1)의 선택 동작이 종료한다.
계속해서, 제어 회로(20)는, 제어 신호(Initial1), 및 제어 신호(Initial2)을 「H」레벨로 변화시킨다. 이것에 의해, 페이지 버퍼(PB1)에 있어서의 보정 더미 워드 신호(CVwl'), 및 보정 더미 워드 신호(CVwl'')는 0V로 디스차지 된다.
시각 t6에 있어서, 제어 회로(20)는, 제어 신호(Initial2)을 「H」레벨로, 제어 신호(Vwlin)를 「L」레벨에 유지한 상태로, 제어 신호(P_Bias), 및 제어 신호(Initial1)을 「L」레벨로, 제어 신호(BL_Bias)를 「H」레벨로 변화시킨다.
트랜지스터(31), 및 트랜지스터(32)가 온 상태가 되고, 비트선(BL(m)) 및 센스 신호(Sense(m))가 「H」레벨로 프리차지 된다. 또한, 트랜지스터(51)가 오프되고, 스위치(SW1)이 아직 전도(導通)되어 있지 않으므로, 용량(Cn+1)의 일단에 축적되어 있던 전하가 용량(Cn)으로 이동하고, 보정 더미 워드 신호(CVwl')의 레벨이 상승한다.
이것에 의해, 용량(Cn)의 양쪽단자간에 전위차(상술한 용량비율Cr로 나타낸 전위차)가 생긴다.
시각 t7에, 로우 디코더(14)에 있어서의 워드선 드라이버(14d)가 읽기 전압(Vwl)을 워드선(WLn+1)으로 출력하고, 레플리카 워드선 드라이버(14rd)가, 더미 워드 신호(Vwl_replica)를 더미 워드선(DWL)으로 출력한다. 또한, 제어 회로(20)는, 제어 신호(Initial2)를 「L」레벨로, 제어 신호(Vwlin)를 「H」레벨로 변화시킨다.
이것에 의해, 페이지 버퍼(PB1)에 있어서의 보정 더미 워드 신호(CVwl')는, 더미 워드 신호(Vwl_replica)와 마찬가지로 「H」레벨을 향해 변화된다. 한편, 보정 더미 워드 신호(CVwl?)은, 보정 더미 워드 신호(CVwl?)로부터 마이너스(負)의 오프셋이 더해진 레벨(보정된 레벨)로부터 「H」레벨을 향해서 변화된다.
보정 더미 워드 신호(CVwl?)가 보정되지 않을 경우, 컴퍼레이터(COMP)에 입력되는 보정 더미 워드 신호(CVwl?)는, 더미 워드 신호(Vwl_replica)와 같은 파형의 신호이다. 그로 인해, 시각 t8에 있어서 컴퍼레이터(COMP)은, 입력되는 보정 더미 워드 신호(CVwl?)의 전위가 기준전압(Vref_Replica) 이상이 되면, 「H」레벨의 데이타 래치 신호(DataLat)를 래치(LT)의 클록 입력 단자(CLK)로 출력한다. 이 때, 비휘발성 메모리셀(MCn)의 문턱전압은 인접하는 비휘발성 메모리셀(MCn+1)로부터의 용량 커플링 작용에 의해 기준문턱전압(Vref)보다 높은 레벨에 있다. 그로 인해, 비휘발성 메모리셀(MCn)은 온 되지 않고, 비트선(BL(m))은 프리차지된 「H」레벨을 유지한다. 이것에 의해, 센스 신호(Sense(m))는, 「H」레벨인 상태로 유지되어 있다. 래치(LT)는, 「H」레벨의 데이타 래치 신호(DataLat)가 입력되면, 아직 「H」레벨에 있는 센스 신호(Sense(m))를 래치하므로, 원래 데이타 「1」임에도 불구하고, 잘못된 데이타 「0」을 유지하는 동시에, 데이타 신호(Data(m))를 「L」레벨로 유지한다.
그리고, 시각 t9에 있어서, 읽기 전압(Vwl)이, 비휘발성 메모리셀(MCn)의 문턱전압 이상이 되면, 비휘발성 메모리셀(MCn)은 온 되고, 비트선(BL(m))은 「L」레벨로 변화된다. 또한, 센스 신호(Sense(m))도 「L」레벨로 변화된다.
그러나, 보정 더미 워드 신호(CVwl?)가 보정되지 않을 경우, 래치(LT)는, 시각 t9에 앞선 시각 t8에 있어서 「H」레벨의 데이타 래치 신호(DataLat)가 입력되어, 이미 「H」레벨의 센스 신호(Sense(m))를 래치하였으므로, 이 「L」레벨의 센스 신호(Sense(m))를 래치 할 수 없다. 따라서, 래치(LT)는, 비휘발성 메모리셀(MCn)이 유지하는 데이타가 원래 데이타 「1」임데도 불구하고, 잘못한 데이타 「0」을 유지하는 동시에, 데이타 신호(Data(m))을 「L」레벨로 유지한다.
보정 더미 워드 신호(CVwl?)가 보정될 경우, 컴퍼레이터(COMP)에 입력되는 보정 더미 워드 신호(CVwl?)는, 더미 워드 신호(Vwl_replica)로부터 비휘발성 메모리셀(MCn+1)로부터의 커플링량에 따라 DC적인 오프셋이 붙은 신호이다. 그로 인해, 시각 t8'에 있어서 컴퍼레이터(COMP)에 입력되는 보정 더미 워드 신호(CVwl'')의 전위가 기준전압(Vref_Replica) 이상이 될 때, 이미 센스 신호(Sense(m))는 「L」레벨로 변화되어 있다.
시각 t8'에 있어서, 컴퍼레이터(COMP)는, 「H」레벨의 데이타 래치 신호(DataLat)를 래치(LT)의 클록 입력 단자(CLK)로 출력한다. 이 때, 센스 신호(Sense(m))는, 「L」레벨로 변화되어 있으므로, 래치(LT)는, 「L」레벨의 데이타 래치 신호(DataLat)가 입력되면, 「L」레벨로 변화된 센스 신호(Sense(m))를 래치 하므로, 원래 데이타 「1」인 데이타를, 바르게 데이타 「1」로 유지하는 동시에, 데이타 신호(Data(m))을 「H」레벨로 변화시킨다.
시각 t10에 있어서, 로우 디코더(14)에 있어서의 워드선 드라이버(14d)가 읽기 전압(Vwl)을 0V로, 레플리카 워드선 드라이버(14rd)가 더미 워드 신호(Vwl_replica)를 0V로 하면, 제어 회로(20)는, 제어 신호(BL_Bias), 및 제어 신호(Vwlin)을 「L」레벨로, 제어 신호(BL_Discharge)를 「H」레벨로 변화시킨다.
이것에 의해, 페이지 버퍼(PB1)에 있어서의 보정 더미 워드 신호(CVwl'), 및 보정 더미 워드 신호(CVwl'')는, 0V가 된다. 또한, 비트선(BL(m))이 「L」레벨로 디스차지 되고, 비휘발성 메모리셀(MCn)로부터의 데이타 읽기 동작이 종료한다.
[제2의 실시 형태]
도7은, 제2의 실시 형태에 있어서의 페이지 버퍼(PB2)의 구성예를 도시하는 도면이다. 한편, 도5와 동일한 부분에는 동일한 부호를 부여하고, 그 설명을 생략한다. 페이지 버퍼(PB2)는, 도5에 도시한 스위치(SW1), 스위치(SW2), 트랜지스터(31)∼(33), 용량(Cn), 용량(Cn+1), 래치(LT)에 더해, 스위치 제어 회로(71), 지연 회로(72)를 구비한다.
제2의 실시 형태에서는, 지연 회로(72)를 이용하여 시간축으로 보정하는 방식을 나타낸다. 본실시 형태에 있어서, 비휘발성 메모리셀은 2bit의 데이타를 유지하는 다값셀이며, 유지하는 데이터를 문턱전압이 낮은 것부터 데이타 「11」, 「01」, 「00」, 「10」으로 한다. 또한, 읽기 전압(Vwl)의 상승에 따라 래치(LT)에 입력하는, 비휘발성 메모리셀의 유지 데이타를 판정할 때의 기준 데이터(Ref_Data)를, 임계전압에 대응시켜 「11」, 「01」, 「00」, 「10」으로 변화시킨다. 읽기 전압(Vwl)이 비휘발성 메모리셀(MC)의 문턱전압에 달하면, 센스 신호(Sense)가 역회전하고, 이 때의 기준 데이터(Ref_Data)를 래치(LT)로 유지하는 것으로, 데이타 신호(Data_m)가 확정되고, 읽기가 완료된다.
스위치 제어 회로(71)는, 앤드 회로(71a), 및 앤드 회로(7lb)로 구성된다. 앤드 회로(71a)는, 2입력 중 한 쪽의 입력에 제어 신호(Sampling_Enable)가, 다른 쪽의 입력에 센스 신호(Sense)의 역회전 신호가 입력된다. 앤드 회로(71a)의 출력은, 스위치(SW1)에 접속된다.
앤드 회로(71a)는, 제어 신호(Sampling_Enable)가 「H」레벨에 있는 기간, 비트선(BL)이 「H」레벨의 경우, 스위치 제어 신호(Sam_SW)를 「H」레벨로 하여 스위치(SW1)를 온 시키고, 더미 워드선(DWL)과 용량(Cn+1)의 일단(접속점NdB라고 한다)을 접속한다. 이것에 의해, 용량(Cn+1)은 더미 워드 신호(Vwl_replica)에 의해 충전된다.
앤드 회로(7lb)는, 2입력 중 한 쪽의 입력에는 센스 신호(Sense)가, 다른 쪽 입력에는 제어 신호(Calibre_Enable)가 입력된다. 앤드 회로(7lb)의 출력은, 스위치(SW2)에 접속된다. 앤드 회로(7lb)는, 제어 신호(Calibre_Enable)가 「H」레벨에 있는 기간, 비트선(BL)이 「L」레벨의 경우, 스위치 제어 신호(Cal_SW)를 「H」레벨로 하여 스위치(SW2)을 온 시키고, 용량(Cn+1)의 일단과 용량(Cn)의 일단(접속점NdA라고 한다)을 접속한다. 이것에 의해, 용량(Cn+1)에 축적된 전하의 일부가 용량(Cn)에 전송된다.
한편, 제어 신호(Sampling_Enable)가 「H」레벨이며, 센스 신호(Sense)가 「L」레벨에 있는 기간이, 인접하는 비휘발성 메모리셀이 온 되는 시각의 워드선(WLn+1)의 전압을 용량(Cn+1)에 기입하기 위한 기간이다. 또한, 제어 신호(Calibre_Enable)가 「H」레벨이며, 센스 신호(Sense)가 「H」레벨에 있는 기간이, 용량(Cn+1)에 기입된 워드선(WLn+1)의 전압에 따라, 비휘발성 메모리셀(MCn)의 데이타의 판정 시각을 가변으로 하는 기간이다.
지연 회로(72)는, 인버터 회로(72a), 인버터 회로(72b), 클럭드 인버터 회로(72c), 용량(Cn), 및 인버터 회로(72d)로 구성된다.
인버터 회로(72a)는, 입력이 트랜지스터(31)의 드레인 및 트랜지스터(32)의 드레인에 접속되고, 출력이 앤드 회로(71a)의 다른 쪽의 입력, 앤드 회로(7lb)의 한 쪽의 입력, 및 인버터 회로(72b)의 입력에 접속된다. 인버터 회로(72a)는, 센스 신호(Sense)를 역회전하고, 역회전 된 센스 신호(Sense)를, 이들의 입력으로 출력한다.
인버터 회로(72b)는, 입력이 인버터 회로(72a)의 출력에, 출력이 클럭드 인버터 회로(72c)을 구성하는 트랜지스터(72c2), 및 트랜지스터(72c3)의 게이트에 접속된다. 인버터 회로(72a)는, 센스 신호(Sense)를 역회전하고, 역회전 된 데이타 래치 신호(DataLatch)를, 이들의 게이트에 출력한다.
클럭드 인버터 회로(72c)는, 트랜지스터(72c1), 트랜지스터(72c2), 및 트랜지스터(72c3)을 포함하여 구성된다. 트랜지스터(72c1), 및 트랜지스터(72c2)는, P채널형MOS트랜지스터, 트랜지스터(72c3)은, N채널형MOS트랜지스터이다.
트랜지스터(72c1)은, 소스가 전원배선에 접속되고, 게이트가 제어 신호(Delay_Bias)의 배선에 접속되고, 드레인이 트랜지스터(72c2)의 소스에 접속되어 있다.
트랜지스터(72c2)는, 소스가 트랜지스터(72c1)의 드레인에 접속되고, 게이트가 인버터 회로(72b)의 출력에 접속되고, 드레인이 트랜지스터(72c3)의 드레인, 및 접속점(NdA)에 접속되어 있다.
트랜지스터(72c3)은, 드레인이 트랜지스터(72c2)의 드레인 및 접속점(NdA)에 접속되고, 게이트가 인버터 회로(72b)의 출력에 접속되고, 소스가 접지되어 있다.
인버터 회로(72d)는, 입력이 접속점(NdA)에, 출력이 래치(LT)에 있어서의 래치(LT0), 및 래치(LT1)각각의 클록 입력 단자(CK)에 접속된다. 인버터 회로(72d)는, 접속점(NdA)의 레벨을 역회전하고, 역회전 된 신호인 데이타 래치 신호(DataLatch_D)를, 이것들의 클록 입력 단자(CK)로 출력한다.
이상의 구성에 의해, 지연 회로(72)는, 비휘발성 메모리셀(MCn)이 선택되고, 비트선(BL(m))이 「L」레벨이 되고, 데이타 래치 신호(DataLatch)가 「L」레벨이 되었을 때, 클럭드 인버터 회로(72c)에 의해 접속점(NdA)을 충전한다. 이 때, 스위치(SW2)도 온 되고, 용량(Cn+1)에 전하가 축적되어 있을 경우, 이 전하도 용량(Cn)으로 이동하므로, 접속점(NdA)을, 클럭드 인버터 회로(72c)의해서만 충전되는 경우보다도 빨리 「H」레벨로 충전할 수 있다. 이것에 의해, 용량(Cn+1)에 전하가 축적되어 있을 경우, 즉, 인접하는 비휘발성 메모리셀(MCn+1)의 데이타를 독출할 때의 워드선(WLn+1)의 전압에 따라, 데이타 래치 신호(DataLatch_D)를 빨리 「L」레벨로 할 수 있다.
래치(LT)는, 비휘발성 메모리셀이 유지하는 2비트의 다값 데이타의 하위측에 대응하여 설치되는 래치(LT0), 및 다값 데이타의 상위측에 대응하여 설치되는 래치(LT1)을 포함하여 구성된다.
각 래치는, 제1의 실시 형태에 있어서의 래치와 같은 구성이지만, 제2의 실시 형태에서는, 데이타 입력 단자(DI)에는 기준 데이터(Ref_Data <0>), 또는 기준 데이터(Ref_Data <1>)이 입력된다. 또한, 클록 입력 단자(CK)에는, 상술한 바와 같이, 데이타 래치 신호(DataLatch_D)가 입력된다. 또한, 래치 한 신호를 데이타 신호(Data_m <0>), 또는 데이타 신호(Data_m <1>)로하여 데이타 출력 단자(Q)로부터 출력한다. 각 래치는, 데이타 래치 신호(DataLatch_D)가 「L」레벨이 되면, 기준 데이터(Ref_Data)를 래치하고, 래치 한 기준 데이타를 데이타 신호(Data_m)로 하여 데이타 출력 단자(Q)로부터 출력한다.
한편, 기준 데이타(Ref_Data <1:0>)는, 도1에 도시한 제어 회로(20)에서 생성되고, 페이지 버퍼(PB2)에 있어서의 각 래치에 출력된다. 제어 회로(20)는, 로우 디코더(14)에 있어서의 워드선 드라이버(14d)가 출력하는 읽기 전압(Vwl)을, 시간축방향으로 거의 4분할한 각 기간에 있어서, 기준 데이타(Ref_Data <1:0>)의 「L」레벨(데이타 「0」) 또는 「H」레벨을 변화시키고, 각 래치의 데이타 입력 단자(DI)로 출력한다.
여기에서, 읽기 전압(Vwl)을 시간축방향으로 거의 4분할한 각 기간 중, 최초의 기간은, 데이타 <1:0>=「11」을 유지하는 비휘발성 메모리셀이 온 되는 기간이며, 2번째의 기간은, 데이타 <1:0>=「11」,「01」을 유지하는 비휘발성 메모리셀이 온 되는 기간이다. 또한, 3번째의 기간은, 데이타 <1:0>=「11」, 「01」, 「00」을 유지하는 비휘발성 메모리셀이 온 되는 기간이며, 4번째의 기간은, 데이타 <1:0>= 「11」, 「01」, 「00」, 「10」을 유지하는 비휘발성 메모리셀이 온 되는 기간이다.
제어 회로(20)는, 읽기 전압(Vwl)이 기동하는 최초의 기간에 있어서, 기준 데이터(Ref_Data <0>)로서 데이타 「1」을 래치(LT0)에, 기준 데이터(Ref_Data <1>)로서 데이타 「1」을 래치(LT1)에 출력한다. 또한, 제어 회로(20)는, 읽기 전압(Vwl) 기동의 2번째의 기간에 있어서, 기준 데이터(Ref_Data <0>)로서 데이타 「1」을 래치(LT0)에, 기준 데이터(Ref_Data <1>)로서 데이타 「0」을 래치(LT1)에 출력한다. 또한, 제어 회로(20)는, 읽기 전압(Vwl) 기동의3번째의 기간에 있어서, 기준 데이터(Ref_Data <0>)로서 데이타 「0」을 래치(LT0)에, 기준 데이터(Ref_Data <1>)로서 데이타 「0」을 래치(LT1)에 출력한다. 또한, 제어 회로(20)는, 읽기 전압(Vwl) 기동의 마지막 기간에 있어서, 기준 데이터(Ref_Data <0>)로서 데이타 「0」을 래치(LT0)에, 기준 데이터(Ref_Data <1>)로서 데이타 「1」을 래치(LT1)에 출력한다.
기준 데이타가 입력되는 각 래치는, 클록 입력 단자(CK)에 입력되는 데이타 래치 신호(DataLatch_D)가 「L」레벨이 되는 타이밍으로, 제어 회로(20)가 출력하는 기준 데이타를 래치한다.
도8은, 페이지 버퍼(PB2)의 동작을 설명하기 위한 도면이다. 도8은, 비휘발성 메모리셀(MCn)로부터 데이타를 독출 할 때의 페이지 버퍼(PB2)에 있어서의 각 주요신호의 파형을 나타낸다.
도8을 참조하면서, 비휘발성 메모리셀(MCn)이 유지하는 데이타를 독출 할 때의 동작에 대해서 설명한다.
한편, 도8에 있어서, 최상단에 읽기 전압(Vwl)의 파형을 도시하였으나, 거기에 비휘발성 메모리셀의 문턱 전압분포를 같이 도시하고 있다. 이 문턱 전압분포에 있어서, 비휘발성 메모리셀(MCn)은, 데이타 「00」을 유지하는 셀이다. 또한, 비휘발성 메모리셀(MCn+1)은, 비휘발성 메모리셀(MCn)의 쓰기 동작 후의 쓰기 동작에 있어서, 데이타 「10」이 기입된 셀이다. 이 비휘발성 메모리셀(MCn+1)의 문턱 전압의 변화를,「●→○」(# 1)로 나타내었다. 한편, 비휘발성 메모리셀(MCn)의 문턱 전압의 변화는,「●→○」(# 2)로 나타내었다. 이 비휘발성 메모리셀(MCn)의 문턱 전압의 변화는, 비휘발성 메모리셀(MCn+1)의 문턱 전압이,「●→○」(# 1)로 변화되는 것에 의한 용량 커플링 작용에 의한 것이다.
데이타 읽기 동작에 있어서, 외부로부터 읽기를 나타내는 커맨드 데이타가 입력되고, 커맨드 레지스터(18)에 읽기 동작 모드로 하는 데이타가 설정되고, 이 데이터를 기초로 제어 회로(20)가 각 회로를 제어하는 제어 신호를 출력한다. 초기 상태에 있어서는, 제어 회로(20)는, 제어 신호(BL_Bias), 제어 신호(Sampling_Enable), 제어 신호(Calibre_Enable)을 「L」레벨로 하고, 제어 신호(P_Bias), 제어 신호(Delay_Bias), 및 제어 신호(BL_Discharge)를 「H」레벨로 한다.
시각 t1에 있어서, 제어 회로(20)는, 제어 신호(P_Bias), 제어 신호(BL_Discharge), 및 제어 신호(Delay_Bias)를 「L」레벨로 변화시키고, 제어 신호(BL_Bias), 제어 신호(Smpling_Enable)을 「H」레벨로 변화시킨다. 이것에 의해, 트랜지스터(31), 및 트랜지스터(32)가 온 상태가 되고, 비트선(BL(m)), 센스 신호(Sense(m)), 데이타 래치 신호(DataLatch), 데이타 래치 신호(DataLatch_D)가 「H」레벨로 프리차지된다. 또한, 접속점(NdA), 및 센스 신호(Sense(m))는, 「L」레벨로 디스차지된다.
스위치 제어 회로(71)에 있어서의 앤드 회로(71a)는, 스위치 제어 신호(Sam_SW)를 「H」레벨로 변화시키고, 스위치(SW1)을 온 시킨다. 이것에 의해, 접속점(NdB)의 전위는, 더미 워드 신호(Vwl_replica)와 동일한 전위로 상승하는 상태로 이행한다.
또한, 시각 t1에 있어서, 제어 회로(20)는, 기준 데이타(Ref_Data <1:0>)로서, 데이타 「11」을 래치(LT)로 출력한다. 이것에 의해, 래치(LT)는, 클록 입력 단자(CK)에 입력되는 데이타 래치 신호(DataLatch_D)가 「H」레벨이므로, 데이타 신호(Data_m)로서, 데이타 입력 단자(DI)에 입력되는 기준 데이타와 동일한 데이타 「11」을 데이타 출력 단자(Q)로부터 출력한다.
또한, 시각 t1에, 로우 디코더(14)에 있어서의 워드선 드라이버(14d)는 읽기 전압(Vwl)을 워드선(WLn+1)으로 출력하고, 레플리카 워드선 드라이버(14rd)는, 더미 워드 신호(Vwl_replica)를 더미 워드선(DWL)으로 출력한다.
이것에 의해, 페이지 버퍼(PB2)에 있어서의 접속점NdB의 전위는, 더미 워드 신호(Vwl_replica)와 마찬가지로 「H」레벨을 향해서 변화된다.
이후, 제어 회로(20)는, 기준 데이타(Ref_Data <1:0>)로서, 데이타 「01」, 「00」, 「10」을 래치(LT)로 출력한다.
그러나, 이 기간에 있어서, 비휘발성 메모리셀(MCn+1)은 데이타 「10」을 유지하고 있으므로, 아직 온 되지 않고 비트선(BL(m))은 「H」레벨인 상태이다.
그로 인해, 센스 신호(Sense(m))는 아직 「L」레벨이며, 스위치 제어 회로(71)에 있어서의 앤드 회로(71a)는, 「H」레벨의 스위치 제어 신호(Sam_SW)를 출력한다. 이것에 의해, 스위치(SW1)은 온 되고 있고, 접속점NdB(용량(Cn+1)의 일단)은, (읽기 전압(Vwl)과 레벨이 동일하다) 더미 워드 신호(Vwl_replica)의 레벨과 같은 레벨로 계속해서 충전된다.
또한, 데이타 래치 신호(DataLatch_D)도 아직 「H」레벨이며, 이에 따라, 래치(LT)는, 데이타 신호(Data_m)로서, 데이타 입력 단자(DI)에 입력되는 기준 데이타와 같은 데이타 「01」, 「00」, 「10」을 데이타 출력 단자(Q)로부터 출력한다.
시각 t2에 있어서, 읽기 전압(Vwl)이, 비휘발성 메모리셀(MCn+1)의 문턱 전압 이상이 되면, 비휘발성 메모리셀(MCn+1)은 온 되고, 비트선(BL(m))은 「L」레벨로 변화된다. 또한, 센스 신호(Sense(m))는 「L」레벨로, 센스 신호(Sense(m))는 「H」레벨로 변화된다. 센스 신호(Sense(m))가 「H」레벨로 변화되는 것에 의해, 스위치 제어 회로(71)에 있어서의 앤드 회로(71a)는, 스위치 제어 신호(Sam_SW)를 「H」레벨에서 「L」레벨로 변화시킨다. 이것에 의해, 스위치(SW2)는 오프되고, 용량(Cn+1)의 일단에는, 비휘발성 메모리셀(MCn+1)이 온 될 때의 읽기 전압(Vwl)이 기입된다.
센스 신호(Sense(m))가 「H」레벨로 변화되는 것에 의해, 지연 회로(72)는, 내부의 클럭드 인버터 회로(72c)에 의해 접속점(NdA)를 L레벨에서 H레벨로 변화시키고, 데이타 래치 신호(DataLatch_D)를 「H」레벨에서 「L」레벨로 변화시킨다. 이것에 의해, 래치(LT)는, 이 때 제어 회로(20)가 기준 데이타(Ref_Data <1:0>)로서 출력하는 데이타 「10」을 래치하고, 데이타 출력 단자(Q)로부터 출력하는 데이타 신호(Data_m)를 데이타 「10」으로 확정한다.
시각 t3에 있어서, 로우 디코더(14)에서의 워드선 드라이버(14d)가 읽기 전압(Vwl)을 0V로, 레플리카 워드선 드라이버(14rd)가 더미 워드 신호(Vwl_replica)를 0V로 하면, 제어 회로(20)는, 제어 신호(BL_Bias), 및 제어 신호(Sampling_Enable)을 「L」레벨로, 제어 신호(BL_Discharge), 및 제어 신호(Delay_Bias)를 「H」레벨로 변화시킨다. 이것에 의해, 비트선(BL(m))이 「L」레벨에 디스차지되고, 비휘발성 메모리셀(MCn+1)의 선택 동작이 종료된다.
시각 t4에 있어서, 제어 회로(20)는, 제어 신호(P_Bias), 제어 신호(BL_Discharge), 및 제어 신호(Delay_Bias)를 「L」레벨로 변화시키고, 제어 신호(BL_Bias), 제어 신호(Calibre_Enable)을 「H」레벨로 변화시킨다. 이것에 의해, 트랜지스터(31), 및 트랜지스터(32)가 온상태가 되고, 비트선(BL(m)), 센스 신호(Sense(m)), 데이타 래치 신호(DataLatch), 데이타 래치 신호(DataLatch_D)가 「H」레벨로 프리차지된다. 또한, 접속점(NdA), 및 센스 신호(Sense(m))는, 「L」레벨로 디스차지 된다.
스위치 제어 회로(71)에 있어서의 앤드 회로(71a)는, 제어 신호(Sampling_Enable)이 「L」레벨이며, L레벨의 스위치 제어 신호(Sam_SW)를 출력하고, 스위치(SW1)을 오프 하고 있다. 또한, 스위치 제어 회로(71)에 있어서의 앤드 회로(7lb)는, 제어 신호(Calibre_Enable)이 「H」레벨이나, 아직 센스 신호(Sense(m))가 「L」레벨이므로, L레벨의 스위치 제어 신호(Cal_SW)를 출력하고, 스위치(SW2)을 오프하고 있다. 이것에 의해, 용량(Cn+1)은, 그 일단(접속점NdB)에, 먼저 기입된 워드선(WLn+1)의 전위를 유지하고 있다.
또한, 시각 t4에 있어서, 제어 회로(20)는, 기준 데이타(Ref_Data <1:0>)로서, 데이타 「11」을 래치(LT)로 출력한다.
이것에 의해, 래치(LT)는, 클록 입력 단자(CK)에 입력되는 데이타 래치 신호(DataLatch_D)가 「H」레벨이므로, 데이타 신호(Data_m)로서, 데이타 입력 단자(DI)에 입력되는 기준 데이타와 같은 데이타 「11」을 데이타 출력 단자(Q)로부터 출력한다.
또한, 시각 t4에, 로우 디코더(14)에 있어서의 워드선 드라이버(14d)는 읽기 전압(Vwl)을 워드선(WLn)으로 출력하고, 레플리카 워드선 드라이버(14rd)는, 더미 워드 신호(Vwl_replica)를 더미 워드선(DWL)으로 출력한다.
이것에 의해, 비휘발성 메모리셀(MCn)의 게이트 전위는 상승하나, 시각 t4∼시각t5의 기간에 있어서, 비휘발성 메모리셀(MCn)은 데이타 「11」을 유지하고 있는 것은 아니므로, 아직 온 되지 않고, 비트선(BL(m))은 「H」레벨인 상태이다.
그로 인해, 센스 신호(Sense(m))는 아직 「L」레벨이며, 스위치 제어 회로(71)에 있어서의 앤드 회로(7lb)는, 「L」레벨의 스위치 제어 신호(Cal_SW)를 출력한다. 이것에 의해, 스위치(SW2)는 오프되어 있고, 접속점NdB(용량(Cn+1)의 일단)의 전위에 변화는 생기지 않는다.
또한, 데이타 래치 신호(DataLatch_D)도 아직 「H」레벨이며, 이에 따라, 래치(LT)는, 데이타 신호(Data_m)로서, 데이타 입력 단자(DI)에 입력되는 기준 데이타와 같은 데이타 「11」을 데이타 출력 단자(Q)로부터 계속해서 출력한다.
시각 t5에 있어서, 제어 회로(20)는, 기준 데이타(Ref_Data <1:0>)로서, 데이타 「01」을 래치(LT)에 출력한다.
이것에 의해, 래치(LT)는, 클록 입력 단자(CK)에 입력되는 데이타 래치 신호(DataLatch_D)가 「H」레벨이므로, 데이타 신호(Data_m)로서, 데이타 입력 단자(DI)에 입력되는 기준 데이타와 같은 데이타 「01」을 데이타 출력 단자(Q)로부터 출력한다.
시각 t4∼시각t5의 기간에 있어서, 비휘발성 메모리셀(MCn)의 게이트 전위는 상승하나, 비휘발성 메모리셀(MCn)은 데이타 「01」을 유지하고 있지 않으므로, 아직 온 되지 않고, 비트선(BL(m))은 「H」레벨인 상태이다.
그로 인해, 센스 신호(Sense(m))는 아직 「L」레벨이며, 스위치 제어 회로(71)에 있어서의 앤드 회로(7lb)는, 「L」레벨의 스위치 제어 신호(Cal_SW)를 출력한다. 이것에 의해, 스위치(SW2)은 오프되어 있고, 접속점NdB(용량(Cn+1)의 일단)의 전위에 변화는 생기지 않는다.
또한, 데이타 래치 신호(DataLatch_D)도 아직 「H」레벨이며, 이것에 따라, 래치(LT)는, 데이타 신호(Data_m)로서, 데이타 입력 단자(DI)에 입력되는 기준 데이타와 동일한 데이타 「01」을 데이타 출력 단자(Q)로부터 계속해서 출력한다.
시각 t6에 있어서, 제어 회로(20)는, 기준 데이타(Ref_Data <1:0>)로서, 데이타 「00」을 래치(LT)로 출력한다. 이것에 의해, 래치(LT)는, 클록 입력 단자(CK)에 입력되는 데이타 래치 신호(DataLatch_D)가 「H」레벨이므로, 데이타 신호(Data_m)로서, 데이타 입력 단자(DI)에 입력되는 기준 데이타와 같은 데이타 「00」을 데이타 출력 단자(Q)로부터 출력한다. 시각 t6이후의 기간에 있어서, 비휘발성 메모리셀(MCn)의 게이트 전위는 상승한다.
비휘발성 메모리셀(MCn)이 인접하는 비휘발성 메모리셀(MCn+1)로부터 용량 커플링을 받지 않을 경우(인접하는 비휘발성 메모리셀(MCn+1)이 데이타 「11」을 유지하는 등의 경우), 비휘발성 메모리셀(MCn)은 데이타 「00」을 유지하므로, 시각 t7에 있어서 비휘발성 메모리셀(MCn)이 온 된다. 이것에 의해, 비트선(BL(m))은 「H」레벨에서「L」레벨로 변화된다. 또한, 센스 신호(Sense(m))가 「H」레벨에서 「L」레벨로 변화되고 (도8의 파선참조), 지연 회로(72)내에서, 데이타 래치 신호(DataLatch)가 「H」레벨에서 「L」레벨로 변화된다 (도8의 파선참조). 이 때, 용량(Cn) 및 용량(Cn+1)으로 이루어지는 레플리카 용량이 없어도, 접속점(NdA)은 클럭드 인버터 회로(72c)에 의한 전류구동에 의해서만, 「L」레벨에서 「H」레벨로 변화된다 (도8의 파선참조).
즉, 지연 회로(72)는, 내부의 클럭드 인버터 회로(72c)에 의해 접속점(NdA)을 L레벨에서 H레벨로 변화시키고, 시각 t8에 있어서, 데이타 래치 신호(DataLatch_D)를 「H」레벨에서 「L」레벨로 변화시킨다 (도8의 실선참조).
이것에 의해, 래치(LT)는, 이 때 제어 회로(20)가 기준 데이타(Ref_Data <1:0>)로서 출력하고 있는 데이타 「00」을 래치하고, 데이타 출력 단자(Q)로부터 출력하는 데이타 신호(Data_m)를 데이타 「00」으로 확정한다. 즉, 비휘발성 메모리셀(MCn)이 인접하는 비휘발성 메모리셀(MCn+1)로부터 용량 커플링을 받지 않을 경우, 비휘발성 메모리셀(MCn)이 유지하는 데이타 「00」가, 레플리카 용량에 의한 보정을 실시하지 않아도 정확하게 독출된다.
그러나, 비휘발성 메모리셀(MCn)이 인접하는 비휘발성 메모리셀(MCn+1)로부터 용량 커플링을 받을 경우(인접하는 비휘발성 메모리셀(MCn+1)이 비휘발성 메모리셀(MCn)의 후에, 데이타가 기입된 데이타 「10」을 유지하는 등의 경우), 비휘발성 메모리셀(MCn)은 용량 커플링에 의해 문턱 전압이 상승하고 데이타 「10」을 유지한다. 그로 인해, 시각 t7'에 있어서, 드디어 비휘발성 메모리셀(MCn)이 온 된다. 이것에 의해, 비트선(BL(m))은 「H」레벨에서 L레벨로 변화된다. 또한, 센스 신호(Sense(m))가 「H」레벨에서 「L」레벨로 변화되고 (도8에 있어서의 실선참조), 지연 회로(72)내에서, 데이타 래치 신호(DataLatch)가 「H」레벨에서 「L」레벨로 변화된다 (도8에 있어서의 실선참조). 이 때, 용량(Cn) 및 용량(Cn+1)으로 이루어지는 레플리카 용량이 없으므로, 접속점(NdA)은 클럭드 인버터 회로(72c)에 의한 전류구동에 의해서만, 「L」레벨에서 「H」레벨로 변화된다 (도8에 있어서의 일점쇄선참조).
즉, 지연 회로(72)는, 내부의 클럭드 인버터 회로(72c)에 의해 접속점(NdA)을 L레벨에서 H레벨로 변화시키고, 시각 t8'에 있어서, 데이타 래치 신호(DataLatch_D)를 「H」레벨에서 「L」레벨로 변화시킨다 (도8에 있어서의 일점쇄선참조). 이로 인해, 래치(LT)는, 이 때 제어 회로(20)가 기준 데이타(Ref_Data <1:0>)로서 출력하고 있는 데이타 「10」을 래치하고, 데이타 출력 단자(Q)로부터 출력하는 데이타 신호(Data_m)를 데이타 「10」으로 확정한다. 즉, 비휘발성 메모리셀(MCn)이 인접하는 비휘발성 메모리셀(MCn+1)로부터 용량 커플링을 받을 경우, 레플리카 용량에 의한 보정을 실시하지 않으므로, 비휘발성 메모리셀(MCn)이 원래 기입되어 유지하고 있는 데이타 「00」이 독출되지 않고, 용량 커플링을 받은 후에 잘못된 데이타 「10」이 독출된다.
그러므로, 이러한 인접하는 비휘발성 메모리셀(MCn+1)로부터의 용량 커플링에 의한 잘못된 데이터 읽기를 막기 위해, 페이지 버퍼(PB2)은, 용량(Cn) 및 용량(Cn+1)으로 이루어지는 레플리카 용량을 갖는다.
비휘발성 메모리셀(MCn)이 인접하는 비휘발성 메모리셀(MCn+1)로부터 용량 커플링을 받고, 비휘발성 메모리셀(MCn)은 용량 커플링에 의해 문턱 전압이 상승하고 데이타 「10」을 유지한다. 그로 인해, 시각 t7'에 있어서, 드디어 비휘발성 메모리셀(MCn)이 온 된다. 이것에 의해, 비트선(BL(m))은 「H」레벨에서 L레벨로 변화된다. 또한, 센스 신호(Sense(m))가 「H」레벨에서 「L」레벨로 변화되고 (도8의 실선참조), 지연 회로(72)내에서, 데이타 래치 신호(DataLatch)가 「H」레벨에서 「L」레벨로 변화된다 (도8의 실선참조). 이 때, 레플리카 용량 스위치 제어 신호(Cal_SW)가 「H」레벨이 되고, 스위치(SW2)가 온 된다. 용량(Cn+1)에는, 인접하는 비휘발성 메모리셀이 온 되었을 때의 워드선의 전위에 대응하는 전하가 축적되어 있다. 접속점(NdA)는, 접속점(NdB)으로부터 이동하는 전하에 의해 용량(Cn)이 순시(瞬時)충전되어, 「L」레벨에서 「H」레벨로 변화된다 (도8에 있어서의 실선참조).
즉, 지연 회로(72)는, 레플리카 용량에 의한 보정이 없는 경우는, 내부의 클럭드 인버터 회로(72c)에 의해서만 접속점(NdA)을 L레벨에서 H레벨로 변화시키고, 데이타 래치 신호(DataLatch_D)를 「H」레벨에서 「L」레벨로 변화시킨다. 이것에 대하여, 지연 회로(72)는, 레플리카 용량에 의해 접속점(NdA)이 L레벨에서 H레벨로 순시충전되고, 시각 t8에 있어서, 데이타 래치 신호(DataLatch_D)를 「H」레벨에서 「L」레벨로 변화시킨다 (도8의 실선참조).
이것에 의해, 래치(LT)는, 이 때 제어 회로(20)가 기준 데이타(Ref_Data <1:0>)로서 출력하고 있는 데이타 「00」을 래치하고, 데이타 출력 단자(Q)로부터 출력하는 데이타 신호(Data_m)를 데이타 「00」으로 확정한다. 즉, 비휘발성 메모리셀(MCn)이 인접하는 비휘발성 메모리셀(MCn+1)로부터 용량 커플링을 받는 경우라도, 비휘발성 메모리셀(MCn)이 원래 기입되어 유지하고 있는 데이타 「00」이 바르게 독출된다.
상술한 것과 같이, 본실시 형태의 비휘발성 반도체기억장치(10)는, 메모리셀(비휘발성 메모리셀(MCn))로부터 데이타를 독출하는 동작에 있어서, 레플리카 용량(용량(Cn), 및 용량(Cn+1))의 제1의 용량(용량(Cn+1))에 기입된 인접하는 메모리셀(비휘발성 메모리셀MCn+1)이 온 될 때의 워드선(워드선WLn+1)의 전압에 따라, 페이지 버퍼에 데이타의 래치 시각을 가변으로 한다. 그로 인해, 용량 커플링에 대한 보상을 하지 않는 종래의 판정과 같은 정도의 시간으로, 보상의 정밀도를 향상시킨 비휘발성 반도체기억장치를 제공할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10 비휘발성 반도체기억장치,
11 메모리셀 어레이,
13 페이지 버퍼군,
14 로우 디코더
14d 워드선 드라이버,
14rd 레플리카 워드선 드라이버,
SW 1,SW 2 스위치,
15 컬럼 디코더,
16 전압생성 회로,
17 입출력 회로,
18 커맨드 레지스터,
19 어드레스 레지스터,
20 제어 회로,
31,32,33,51,52,72c1,72c2,72c3 트랜지스터,
BL 비트선,
71 스위치 제어 회로,
71a ,7lb 앤드 회로
72 지연 회로,
72a ,72b,72d 인버터 회로,
72c 클럭드 인버터 회로,
LT, LT0, LT1 래치,
MC, MCn 비휘발성 메모리셀,
Nd 1,Nd 2, NdA, NdB 접속점,
PB, PB 1, PB 2 페이지 버퍼,
WL, WLn 워드선,
DWL 더미 워드선,
Vwl, (Vread), (Vread)X 읽기 전압,
CVwl', CVwl'' 보정 더미 워드 신호,
Vwl_replica 더미 워드 신호,
P_Bias, BL_Bias, BL_Discharge, Initial 1, Initial 2, Sampling_Enable, Calibre_Enable, Delay_Bias, Vwlin 제어 신호(Sam_SW),
Cal_SW 스위치 제어 신호,
Vref_Replica 기준전압,
Vref 기준문턱 전압,
Vpass 패스 전압,
Vth 1,Vth 2,VH, VL 문턱 전압,
Ref_Data 기준 데이타,
COMP 컴퍼레이터,
Cn 용량,
DataLat, DataLatch, DataLatch_D 데이타 래치 신호,
DI 데이타 입력 단자,
CLK, CK 클록 입력 단자,
Data, Data_m 데이타 신호,
Sense, /Sense 센스 신호

Claims (8)

  1. 복수의 비트선과 복수의 워드선의 각각이 교차하고, 교차한 부분에 비휘발성 메모리셀이 배치된 메모리셀 어레이; 및
    상기 비트선마다 설치되고, 상기 워드선에 의해 선택된 해당 메모리셀에 기입하는 데이타 또는 상기 메모리셀로부터 독출한 데이타를 기억하는 래치를 포함하는 페이지 버퍼를 구비하고,
    상기 페이지 버퍼는, 선택 워드선에 접속되는 상기 비휘발성 메모리셀로부터의 데이타를 독출하기 전에, 상기 선택 워드선에 인접하여, 상기 비휘발성 메모리셀보다 후에 기입한 비휘발성 메모리셀이 접속되는 인접 워드선에 접속된 비휘발성 메모리셀이 온 될 때의 상기 인접 워드선의 전압을,
    상기 비휘발성 메모리 셀간에 있어서의 인접하는 플로팅 게이트간의 용량을 스케이링 한 용량값을 갖는 제1의 용량과, 상기 플로팅 게이트에 대응되는 접지간(接地間)의 용량을 스케이링 한 용량값을 갖는 제2의 용량과의 병렬 접속으로 이루어지는 레플리카 용량에 기억하고,
    상기 레플리카 용량에 기억된 상기 인접 워드선의 전압값에 따라, 상기 선택 워드선에 접속된 상기 비휘발성 메모리셀로부터의 데이타의 상기 래치에 있어서의 판정 시각을 가변으로 하는 것을 특징으로 하는 반도체기억장치.
  2. 제 1항에 있어서
    상기 래치는, 데이타가 입력되는 데이타 입력 단자와 입력되는 데이타를 래치하는 클록이 입력되는 클록 입력 단자를 갖고,
    상기 비트선의 전위의 변화에 따라 온 또는 오프가 제어되는 스위치가, 상기 레플리카 용량의 상기 제1의 용량과 상기 제2의 용량 사이에 설치되고,
    상기 레플리카 용량은, 상기 스위치가 온 되면, 상기 제1의 용량에 상기 인접 워드선의 전압에 따라 축적된 전하를 제2의 용량에 전송하고, 상기 클록의 상기 래치에의 입력을 가변으로 하는 것을 특징으로 하는 반도체기억장치.
  3. 제 2항에 있어서
    상기 데이타 입력 단자에는, 상기 비휘발성 메모리셀로부터의 데이타가 입력되고, 상기 클록 입력 단자에는, 기억된 상기 인접 워드선의 전압값에 따라 지연된 상기 클록이 입력되는 것을 특징으로 하는 반도체기억장치.
  4. 제 2항에 있어서
    상기 데이타 입력 단자에는, 상기 비휘발성 메모리셀을 유지하는 데이타에 따라 미리 설정되는 데이타가 입력되고,
    상기 클록 입력 단자에는, 상기 비휘발성 메모리셀로부터의 데이타의 변화를, 기억된 상기 인접 워드선의 전압값에 따라 빠르게 하므로서 생성되는 상기 클록이 입력되는 것을 특징으로 하는 반도체기억장치.
  5. 선택 워드선의 전압을 증감시켜, 피대상 메모리셀의 상태가 변화되는 문턱값이 되는 워드선전압 또는 이것을 스케이링 한 전압을 용량에 유지하는 것을 특징으로 하는 반도체기억장치.
  6. 피읽기 메모리셀에 영향을 미치는 다른 메모리셀 군 중 일부 또는 모두를 보정 대상 메모리셀로 하고,
    피읽기 메모리셀 및 보정 대상 메모리셀 군의 관계를 스케이링 한 레플리카를, 용량결합 네트워크로 구성하는 것을 특징으로 하는 반도체기억장치.
  7. 제6항에 있어서
    상기 용량결합 네트워크는 전기적으로 전환할 수 있는 것을 특징으로 하는 반도체기억장치.
  8. 제 5 항 내지 제 7항 중 어느 1항에 있어서
    상기 메모리셀의 워드선전압을 스케이링 한 전압을 출력하고, 전기적으로 스케이링의 계수를 전환할 수 있는 레플리카 워드선 드라이버를 갖는 것을 특징으로 하는 반도체기억장치.
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