KR20190102599A - 비휘발성 메모리 장치, 그것의 동작 방법 및 그것을 포함하는 저장 장치 - Google Patents

비휘발성 메모리 장치, 그것의 동작 방법 및 그것을 포함하는 저장 장치 Download PDF

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Abstract

본 개시에 따른 복수의 워드라인들을 포함하는 메모리 장치의 동작 방법은, 제1 독출 동작 구간에서, 제1 레벨의 오프셋 레벨을 갖는 더미 리드 전압을 복수의 워드라인들 중 제1 워드라인에 인가함으로써 제1 워드라인에 연결된 제1 메모리 셀들에 대해 제1 더미 리드 동작을 수행하는 단계, 제1 더미 리드 동작에 따른 독출 결과를 기초로, 제1 워드라인에 연결된 제1 메모리 셀들의 문턱전압 산포의 열화를 판단하는 단계, 제1 메모리 셀들의 문턱전압 산포 열화 판단 결과를 기반으로 더미 리드 전압의 오프셋 레벨을 제2 레벨로 조정하는 단계 및 제2 독출 동작 구간에서, 조정된 제2 레벨의 오프셋 레벨을 갖는 더미 리드 전압을 복수의 워드라인들 중 제2 워드라인에 인가함으로써 제2 워드라인에 연결된 제2 메모리 셀들에 대해 제2 더미 리드 동작을 수행하는 단계를 포함할 수 있다.

Description

비휘발성 메모리 장치, 그것의 동작 방법 및 그것을 포함하는 저장 장치{NON-VOLATILE MEMORY DEVICE, OPERATING METHOD THEREOF AND STORAGE DEVICE INCLUDING THE SAME}
본 개시의 기술적 사상은 비휘발성 메모리 장치 및 저장 장치에 관한 것으로서, 자세하게는 메모리 장치의 데이터 동작 방법 및 이를 포함하는 저장 장치에 관한 것이다.
반도체 메모리 장치는 전원 공급 중단 시 저장된 데이터를 상실하는 휘발성 메모리 장치(volatile memory device)와 저장된 데이터를 상실하지 않는 비휘발성 메모리 장치(non-volatile memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버린다. 반면, 비휘발성 메모리 장치는 읽고 쓰는 속도가 휘발성 메모리 장치에 비해 느리지만 외부 전원 공급이 중단되더라도 그 내용을 보존한다.
메모리 장치 중 비휘발성 메모리 장치의 일 예로서, 플래시 메모리 장치에서, 하나의 메모리 셀이 저장하는 데이터의 비트 수가 증가함에 따라 메모리 장치에 포함된 메모리 셀들의 문턱 전압 산포를 보다 정교하게 형성할 필요가 있다. 문턱 전압 산포가 예측된 문턱 전압 산포와 상이한 위치에 형성되는 경우, 독출 오류 등의 문제가 발생할 수 있기 때문이다. 문턱 전압 산포를 정교하게 형성함으로써 데이터 독출 동작의 신뢰성을 향상시키는 방법 이외에, 메모리 셀들의 문턱 전압 산포가 열화 되는 경우, 그 문턱전압 산포의 열화를 인정한 뒤, 열화 된 상황 하에서 신뢰성 높은 데이터 독출 동작을 수행하기 위한 다양한 방안들이 제안된다.
본 개시의 기술적 사상은 메모리 장치의 동작 방법, 메모리 장치 및 이를 포함하는 저장 장치에 있어서, 메모리 셀들의 문턱 전압 산포가 예측되는 문턱 전압 산포와 상이하게 형성되더라도 신뢰성 높은 독출 동작을 수행하기 위한 방법 및 장치를 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 복수의 워드라인들을 포함하는 메모리 장치의 동작 방법은, 제1 독출 동작 구간에서, 제1 레벨의 오프셋 레벨을 갖는 더미 리드 전압을 복수의 워드라인들 중 제1 워드라인에 인가함으로써 제1 워드라인에 연결된 제1 메모리 셀들에 대해 제1 더미 리드 동작을 수행하는 단계, 제1 더미 리드 동작에 따른 독출 결과를 기초로, 제1 워드라인에 연결된 제1 메모리 셀들의 문턱전압 산포의 열화를 판단하는 단계, 제1 메모리 셀들의 문턱전압 산포 열화 판단 결과를 기반으로 더미 리드 전압의 오프셋 레벨을 제2 레벨로 조정하는 단계 및 제2 독출 동작 구간에서, 조정된 제2 레벨의 오프셋 레벨을 갖는 더미 리드 전압을 복수의 워드라인들 중 제2 워드라인에 인가함으로써 제2 워드라인에 연결된 제2 메모리 셀들에 대해 제2 더미 리드 동작을 수행하는 단계를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 복수의 워드라인들 각각에 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 복수의 워드라인들 중 제1 워드라인에 연결된 제1 메모리 셀들과 각각 연결되고, 제1 워드라인에 대한 제1 독출 동작 구간에서 제1 더미 리드 동작의 수행 중에 제1 메모리 셀들에 대한 독출 결과를 각각 저장하는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼 회로, 페이지 버퍼 회로와 연결되고, 독출 결과로부터 제1 더미 리드 동작에 대응되는 제1 셀 카운팅 동작을 수행하는 셀 카운터 및 셀 카운터로부터 수신되고, 제1 셀 카운팅 동작의 수행 결과를 나타내는 카운트 정보를 기초로 제1 메모리 셀들의 문턱전압 산포의 열화를 판단하여 판단 결과를 저장하고, 복수의 워드라인들 중 제2 워드라인에 연결된 제2 메모리 셀들에 대한 제2 독출 동작 구간에서, 저장된 판단 결과를 기초로 제2 더미 리드 동작에 이용되는 더미 리드 전압의 오프셋 레벨을 조정하는 제어 로직을 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 저장 장치는, 제1 독출 동작 구간에서 제1 더미 리드 동작을 수행함으로써 제1 워드라인에 포함된 제1 메모리 셀들에 대한 셀 카운팅 동작을 수행하고, 셀 카운팅 동작을 수행한 결과를 카운트 정보로서 메모리 컨트롤러에 송신하도록 구성되는 메모리 장치 및 메모리 장치로부터 수신된 카운트 정보를 기초로 제1 메모리 셀들의 문턱전압 산포 열화 정도를 판단하고, 판단된 문턱전압 산포 열화 정도를 내부에 저장된 오프셋 레벨 보상 테이블과 비교함으로써 제2 독출 동작 구간에서 제2 더미 리드 동작에 이용되는 더미 리드 전압의 오프셋 레벨을 조정하고, 조정된 오프셋 레벨을 기반으로 메모리 장치가 제2 더미 리드 동작을 포함한 제2 독출 동작을 수행하도록 메모리 장치를 제어하도록 구성되는 메모리 컨트롤러를 포함할 수 있다.
본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법, 메모리 장치 및 이를 포함하는 저장 장치에 의하면, 이전 독출 동작 구간의 더미 리드 동작에서 판단한 문턱전압 산포의 열화 정도를 저장하고, 저장된 문턱전압 산포의 열화 정도를 이용하여 다음 독출 동작 구간의 더미 리드 동작에 이용되는 더미 리드 전압의 오프셋 레벨을 조정함으로써 더미 리드 동작의 신뢰성을 향상시킬 수 있으며, 나아가 메모리 장치의 독출 동작의 신뢰성을 향상시킬 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 장치를 나타낸다.
도 2a 및 2b는 본 개시의 예시적 실시예에 따른 메모리 블록을 나타낸다.
도 3은 본 개시의 예시적 실시예에 따른 물리 메모리 페이지를 나타낸다.
도 4는 본 개시의 예시적 실시예에 따른 논리 메모리 페이지에 대한 독출 동작을 설명하기 위한 메모리 셀들의 문턱전압 산포 그래프를 나타낸다.
도 5는 본 개시의 예시적 실시예에 따른 문턱전압 산포의 변화를 설명하기 위한 메모리 셀들의 문턱전압 산포 그래프를 나타낸다.
도 6은 본 개시의 예시적 실시예에 따른 하나의 독출 커맨드에 대응되는 데이터 독출 동작의 순서도를 나타낸다.
도 7은 본 개시의 예시적 실시예에 따른 제i 프로그램 상태를 이용하여 더미 리드 동작을 수행하는 경우를 설명하기 위한 메모리 셀들의 문턱전압 산포 그래프의 일부를 나타낸다.
도 8a는 본 개시의 일 실시예에 따른 페이지 버퍼를 나타내는 회로도이다.
도 8b는 본 개시의 예시적 실시예에 따른 더미 리드 동작을 설명하기 위한 메모리 셀들의 문턱전압 산포 그래프의 일부 및 타이밍도를 나타낸다.
도 9는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법 순서도를 나타낸다.
도 10은 본 개시의 예시적 실시예에 따른 독출 동작 매니저 및 셀 카운터를 나타낸다.
도 11은 본 개시의 예시적 실시예에 따른 더미 리드 전압의 오프셋 레벨 조정 방법 순서도를 나타낸다.
도 12는 본 개시의 예시적 실시예에 따른 오프셋 레벨 보상 기준을 나타낸다.
도 13a 내지 13d는 본 개시의 예시적 실시예에 따른 메모리 셀 어레이의 일부를 나타낸다.
도 14는 본 개시의 예시적 실시예에 따른 메모리 셀 어레이의 일부를 나타낸다.
도 15는 본 개시의 예시적 실시예에 따른 오프셋 레벨 보상 테이블을 나타낸다.
도 16은 본 개시의 예시적 실시예에 따른 오프셋 레벨 보상 테이블을 나타낸다.
도 17은 본 개시의 예시적 실시예에 따른 시스템을 나타낸다.
도 18은 본 개시의 예시적 실시예에 따른 SSD 시스템을 나타낸다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 장치(10)를 나타낸다. 메모리 장치(10)는 메모리 셀 어레이(100), 페이지 버퍼 회로(200), 로우 디코더(300), 전압 발생기(400), 제어 로직(500), 데이터 입출력 회로(600) 및 셀 카운터(700)를 포함할 수 있다. 도 1에서, 메모리 장치(10)가 하나의 메모리 셀 어레이(100)를 포함하는 것으로 도시하지만, 이는 설명의 편의를 위한 것일 뿐 이에 제한되지 않는다. 예를 들어, 메모리 장치(10)는 복수의 메모리 셀 어레이들을 포함할 수 있다.
메모리 셀 어레이(100)는 복수의 워드라인들(WL)과 복수의 비트라인들(BL)이 교차하는 영역들에 배치되는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 비휘발성 메모리 셀들일 수 있다. 각각의 메모리 셀들은 2비트의 데이터를 저장하는 멀티 레벨 셀일 수 있다. 하지만 이에 제한 되는 것은 아니며, 각각의 메모리 셀들은 3비트의 데이터를 저장하는 트리플 레벨 셀(TLC)일 수 있으며, 4비트의 데이터를 저장하는 쿼드러플 레벨 셀(QLC)일 수 있으며, 그 이상의 비트 데이터를 저장하는 셀일 수 있다. 하지만 이에도 한정되지 않으며, 예를 들어, 일부 메모리 셀들은 1비트 데이터를 저장하는 싱글 레벨 셀(SLC)이고, 다른 일부 메모리 셀들은 2비트 이상의 데이터를 저장하는 셀일 수 있다. 메모리 장치(10)는 메모리 셀 어레이(100)에 포함된 메모리 셀들의 종류에 따라 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory; RRAM), 상변화 메모리(Phase-Change Random Access Memory; PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory; MRAM), 강유전체 메모리(Ferroelectric Random Access Memory; FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory; STT-RAM) 등을 포함할 수 있으며 이들의 조합을 포함할 수 있다.
메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 각각의 메모리 블록들(BLK1~BLKz)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(100)는 워드라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 통해 로우 디코더(300)와 연결될 수 있고, 비트라인들(BL)을 통해 페이지 버퍼 회로(200)와 연결될 수 있다. 메모리 셀 어레이(100)는 비트라인들(BL) 각각에 연결된 스트링들을 포함할 수 있다. 여기서 스트링들 각각은 비트 라인과 공통 소스 라인(Common Source Line) 사이에 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 접지 선택 트랜지스터를 포함할 수 있다.
페이지 버퍼 회로(200)는 비트라인들(BL)을 통해 메모리 셀 어레이(100)에 연결될 수 있고, 제어 로직(500)으로부터 수신된 페이지 버퍼 제어 신호(CTRL_PB)에 응답하여 데이터 기입 동작 또는 데이터 독출 동작을 수행할 수 있다. 페이지 버퍼 회로(200)는 디코딩 된 컬럼 어드레스를 이용하여 비트라인을 선택함으로써 데이터 라인에 연결될 수 있다. 페이지 버퍼 회로(200)는 메모리 셀들에 대한 독출 결과를 저장하고, 저장된 독출 결과에 따른 페이지 버퍼 신호들을 출력할 수 있다. 페이지 버퍼 회로(200)는 복수의 페이지 버퍼들을 포함할 수 있다. 일 실시예에서, 각 페이지 버퍼는 하나의 비트라인에 연결될 수 있고, 하나의 비트라인 그룹에 포함된 복수의 비트라인들은 하나의 페이지 버퍼를 공유할 수 있다.
로우 디코더(300)는 로우 어드레스(X-ADDR)를 기초로 워드라인들(WL) 중 일부 워드라인을 선택할 수 있다. 로우 디코더(300)는 워드라인에 워드라인 인가 전압을 전달할 수 있다. 데이터 기입 동작 시, 로우 디코더(300)는 선택된 워드라인에 프로그램 전압과 검증 전압을, 비선택된 워드라인에는 프로그램 인히빗(inhibit) 전압을 인가할 수 있다. 데이터 독출 동작 시, 로우 디코더(300)는 선택된 워드라인에 독출 전압을, 비선택된 워드라인에는 독출 인히빗 전압을 인가할 수 있다. 데이터 소거 동작 시, 로우 디코더(300)는 워드라인에 워드라인 소거 전압을 인가할 수 있다. 또한, 로우 디코더(300)는 로우 어드레스(X-ADDR)를 기초로 스트링 선택 라인들(SSL) 중 일부 스트링 선택 라인을, 또는 접지 선택 라인들(GSL) 중 일부 접지 선택 라인을 선택할 수 있다.
전압 발생기(400)는 제어 로직(500)으로부터 수신되는 전압 제어 신호(CTRL_vol)를 기초로 메모리 셀 어레이(100)에 대한 기입, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 이 때, 워드라인 구동 전압(VWL)은 기입 전압, 독출 전압, 워드라인 소거 전압 및 기입 검증 전압 등을 포함할 수 있다. 또한, 전압 발생기(400)는 스트링 선택 라인들(SSL)을 구동하기 위한 스트링 선택 라인 구동 전압을 더 생성할 수 있다.
제어 로직(500)은 메모리 장치(10) 외부의 메모리 컨트롤러로부터 수신되는 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 메모리 셀 어레이(100)에 데이터를 기입하거나 메모리 셀 어레이(100)로부터 데이터를 독출하기 위한 각종 내부 제어 신호를 출력할 수 있다. 즉, 제어 로직(500)은 메모리 장치(10) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직(500)에서 출력된 각종 내부 제어 신호는 페이지 버퍼 회로(200), 로우 디코더(300) 및 전압 발생기(400) 등에 제공될 수 있다. 예를 들어, 제어 로직(500)은 페이지 버퍼 회로(200)에 페이지 버퍼 제어 신호(CTRL_PB)를 제공할 수 있고, 로우 디코더(300)에 로우 어드레스(X-ADDR)를 제공할 수 있고, 전압 발생기(400)에 전압 제어 신호(CTRL_vol)를 제공할 수 있다. 하지만 제어 신호의 종류가 이에 제한되지는 않으며, 제어 로직(500)은 다른 내부 제어 신호들을 더 제공할 수 있다. 예를 들어, 제어 로직(500)은 컬럼 디코더에 컬럼 어드레스를 제공할 수도 있다.
제어 로직(500)은 독출 동작 매니저(520)를 포함할 수 있다. 독출 동작 매니저(520)는 메모리 장치(10)의 데이터 독출 동작을 제어할 수 있다. 예를 들어, 메모리 장치(10)가 데이터 동작을 수행할 때, 독출 동작 매니저(520)는 전압 제어 신호(CTRL_vol)를 통해 워드라인에 인가되는 독출 전압을 제어할 수 있다.
데이터 입출력 회로(600)는 페이지 버퍼 회로(200)와 데이터 라인들을 통해 연결될 수 있으며, 입력 받은 데이터(DATA)를 페이지 버퍼 회로(200)에 제공하거나, 페이지 버퍼 회로(200)로부터 제공되는 데이터(DATA)를 외부로 출력할 수 있다.
셀 카운터(700)는 페이지 버퍼 회로(200)로부터 페이지 버퍼 신호들을 수신할 수 있고, 수신된 페이지 버퍼 신호들을 기초로 카운팅 동작을 수행할 수 있다. 셀 카운터(700)는 카운팅 동작 수행에 따른 결과물을 나타내는 카운트 정보(CNT)를 제어 로직(500)에 제공할 수 있다. 셀 카운터(700)는 제어 로직(500)과 별도의 구성으로 구현될 수 있지만, 셀 카운터(700)는 제어 로직(500)의 일부로서 구현될 수도 있다.
본 개시의 예시적 실시예에 따른 메모리 장치(10)에 따르면, 하나의 독출 커맨드에 대응되는 데이터 독출 동작이 수행되는 시기적 구간을 나타내는 데이터 독출 동작 구간은 더미 리드 동작 구간 및 페이지 리드 동작 구간을 포함할 수 있다. 이에 대해서는 도 6을 참조하여 보다 자세히 설명된다. 메모리 장치(10)는 제1 데이터 독출 동작 구간에서, 제1 레벨의 오프셋 레벨을 갖는 더미 리드 전압을 이용해 제1워드라인에 연결된 제1 메모리 셀들에 대해 제1 더미 리드 동작을 수행할 수 있고, 제1 더미 리드 동작을 수행함에 따라 제1 메모리 셀들의 문턱전압 산포의 열화를 판단하고, 제1 메모리 셀들의 문턱전압 산포 열화 판단 결과를 저장할 수 있다. 더미 리드 전압의 오프셋 레벨이란, 더미 리드 전압을 기준 전압으로부터 보정하는 값을 나타낼 수 있으며, 더미 리드 전압은 기준 전압에 더미 리드 전압의 오프셋 레벨을 더한 값일 수 있다. 메모리 장치(10)는 제1 메모리 셀들의 문턱전압 산포 열화 판단 결과를 기반으로 더미 리드 전압의 오프셋 레벨을 제2 레벨로 조정할 수 있고, 제2 독출 동작 구간에서, 조정된 제2 레벨의 오프셋 레벨을 갖는 더미 리드 전압을 제2 워드라인에 인가함으로써 제2 워드라인에 연결된 제2 메모리 셀들에 대해 제2 더미 리드 동작을 수행할 수 있다. 이전 독출 동작 구간의 더미 리드 동작에서 문턱전압 산포의 열화 정도를 판단 및 저장하고, 저장된 문턱전압 산포의 열화 정도를 기반으로 다음 독출 동작 구간의 더미 리드 동작에 사용되는 더미 리드 전압의 오프셋 레벨을 조정함으로써 더미 리드 동작의 신뢰성을 높일 수 있으며, 나아가 메모리 장치(10)의 데이터 독출 동작의 신뢰성을 높일 수 있다.
도 2a 및 2b는 본 개시의 예시적 실시예에 따른 메모리 블록(BLKa)을 나타낸다. 도 1의 메모리 셀 어레이(100)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 도 2a 또는 도 2b에 개시된 메모리 블록(BLKa)일 수 있다.
도 2a를 참조하면, 메모리 블록(BLKa)은 비트라인(BL0~BLd-1) 방향으로, 8개의 메모리 셀(MCEL)들이 직렬로 연결되는 d(d는 2 이상의 자연수)개의 셀 스트링(CSTR)들을 포함할 수 있다. 각 셀 스트링(CSTR)은 각각 직렬로 연결되는 메모리 셀(MCEL)들의 양 끝에 연결되는 스트링 선택 트랜지스터(SST) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 또한, 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결될 수 있고, 그라운드 선택 트랜지스터(GST)는 그라운드 선택 라인(GSL)과 연결될 수 있다.
도 2a와 같은 구조를 갖는 낸드 플래시 메모리 장치는 블록 단위로 소거가 수행될 수 있고, 각 워드라인(WL0~WL7)에 대응되는 물리 페이지(PAG) 단위로 기입 동작을 수행할 수 있다. 도 2a는 하나의 블록에 8개의 워드라인(WL0~WL7)들에 대한 8개의 페이지(PAG)들이 구비되는 예를 도시한다. 다만, 본 발명의 실시예에 따른 메모리 셀 어레이의 블록들은 도 2a에 도시되는 메모리 셀(MCEL) 및 물리 페이지(PAG)의 개수와 다른 개수의 메모리 셀 및 페이지를 구비할 수도 있다.
도 2b를 참조하면, 메모리 블록(BLKa)은 복수의 낸드 스트링들(NS11~NS33), 복수의 그라운드 선택 라인들(GLS1~GSL3), 복수의 스트링 선택 라인들(SSL1~SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드라인들의 개수, 비트라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
제1 비트라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공될 수 있다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1 내지 SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC)은 각각 대응하는 워드라인(WL1 내지 WL8)에 연결될 수 있다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1 내지 GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1 내지 BL3)에 연결될 수 있고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
도 2b에서, 각 스트링은 하나의 스트링 선택 트랜지스터(SST)를 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않으며, 각 스트링은 직렬 연결된 상부 스트링 선택 트랜지스터 및 하부 스트링 선택 트랜지스터를 포함할 수 있다. 또한, 도 2b에서, 각 스트링은 하나의 그라운드 선택 트랜지스터(GST)를 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않으며, 각 스트링은 직렬 연결된 상부 그라운드 선택 트랜지스터 및 하부 그라운드 선택 트랜지스터를 포함할 수 있다. 이때, 상부 그라운드 선택 트랜지스터는 대응하는 그라운드 선택 라인(GSL1 내지 GSL3)에 연결될 수 있고, 하부 그라운드 선택 트랜지스터는 공통 그라운드 선택 라인에 공통으로 연결될 수 있다.
도 3은 본 개시의 예시적 실시예에 따른 물리 메모리 페이지(Physical Memory Page)를 나타낸다. 물리 메모리 페이지는 하나의 워드라인(WLi)에 연결된 메모리 셀들을 포함할 수 있다. 예를 들어, 도 3을 참조하면, 물리 메모리 페이지는 하나의 워드라인(WLi)과 복수의 비트라인들(BL0~BLm-1)이 교차하는 영역에 배치된 메모리 셀들을 포함할 수 있다.
각각의 메모리 셀들은 2 비트 이상의 데이터를 저장하는 셀일 수 있다. 예를 들어, 물리 메모리 페이지에 포함된 메모리 셀들이 2 비트의 데이터를 저장하는 멀티 레벨 셀인 경우, 각각의 메모리 셀들은 최하위 비트(Least Significant Bit; LSB) 데이터 및 최상위 비트(Most Significant Bit; MSB) 데이터를 저장할 수 있다. 이 경우, 물리 메모리 페이지는 논리적으로 두 개로 구분되는 제1 논리 메모리 페이지 및 제2 논리 메모리 페이지를 포함할 수 있다. 또한 예를 들어, 물리 메모리 페이지에 포함된 메모리 셀들이 3 비트의 데이터를 저장하는 트리플 레벨 셀(TLC)인 경우, 각각의 메모리 셀들은 최하위 비트(LSB) 데이터, 중간 비트(Central Significant Bit; CSB) 데이터 및 최상위 비트(MSB) 데이터를 저장할 수 있다. 이 경우, 물리 메모리 페이지는 논리적으로 세 개로 구분되는 제1 논리 메모리 페이지, 제2 논리 메모리 페이지 및 제3 논리 메모리 페이지를 포함할 수 있다.
도 3은 비제한적인 예시로서, 물리 메모리 페이지에 포함된 메모리 셀들이 4 비트의 데이터를 저장하는 쿼드러플 레벨 셀(QLC)인 경우를 도시한다. 이 경우, 각각의 메모리 셀들은 최하위 비트(LSB) 데이터, 제1 중간 비트(CSB1) 데이터, 제2 중간 비트(CSB2) 데이터 및 최상위 비트(MSB) 데이터를 저장할 수 있고, 물리 메모리 페이지는 논리적으로 네 개로 구분되는 제1 논리 메모리 페이지, 제2 논리 메모리 페이지, 제3 논리 메모리 페이지 및 제4 논리 메모리 페이지를 포함할 수 있다. 제1 논리 메모리 페이지는 최하위 비트 페이지(LSB Page)일 수 있고, 제2 논리 메모리 페이지는 제1 중간 비트 페이지(CSB1 Page)일 수 있고, 제3 논리 메모리 페이지는 제2 중간 비트 페이지(CSB2 Page)일 수 있고, 제4 논리 메모리 페이지는 최상위 비트 페이지(MSB Page)일 수 있다. 데이터 독출 동작 시, 복수의 논리 메모리 페이지들은 메모리 컨트롤러로부터 수신되는 어드레스에 의해 구분될 수 있다. 즉, 메모리 컨트롤러로부터 수신되는 하나의 커맨드 신호에 대응되는 하나의 독출 동작은 하나의 논리 메모리 페이지에 대한 독출 동작인 것으로 이해될 수 있다.
도 4는 본 개시의 예시적 실시예에 따른 논리 메모리 페이지 독출 동작을 설명하기 위한 메모리 셀들의 문턱 전압 산포 그래프를 나타낸다. 도 4는 메모리 셀들이 쿼드러플 레벨 셀(QLC)인 경우의 문턱 전압 산포 그래프를 도시하지만, 도 4에서 설명되는 내용은 다른 수의 비트를 저장하는 메모리 셀에도 유사하게 적용될 수 있다.
메모리 셀들 각각이 쿼드러플 레벨 셀(QLC)인 경우, 메모리 셀들 각각의 상태는 소거 상태(E) 및 15개의 프로그램 상태들(P1~P15) 중 하나의 상태에 해당할 수 있다. 하나의 워드라인에 연결된 메모리 셀들은 최하위 비트(LSB) 페이지, 제1 중간 비트(CSB1) 페이지, 제2 중간 비트(CSB2) 페이지 및 최상위 비트(MSB) 페이지를 포함할 수 있다. 각각의 논리 메모리 페이지에 대한 독출 동작에서 판별되는 프로그램 상태는 다를 수 있다.
예를 들어, 최하위 비트(LSB) 페이지에 대한 독출 동작에서, 메모리 장치는 제11 독출 전압(Vr11)을 워드라인에 인가함으로써 제11 프로그램 상태(P11)를 판별할 수 있고, 제6 독출 전압(Vr6), 제4 독출 전압(Vr4) 및 제1 독출 전압(Vr1)을 각각 워드라인에 인가함으로써 제6 프로그램 상태(P6), 제4 프로그램 상태(P4) 및 제1 프로그램 상태(P1)를 판별할 수 있다.
마찬가지로, 제1 중간 비트(CSB1) 페이지에 대한 독출 동작에서는, 메모리장치는 제13 독출 전압(Vr13), 제9 독출 전압(Vr9), 제7 독출 전압(Vr7) 및 제3 독출 전압(Vr3)을 각각 워드라인에 인가함으로써 제13 프로그램 상태(P13), 제9 프로그램 상태(P9), 제7 프로그램 상태(P7) 및 제3 프로그램 상태(P3)를 판별할 수 있다.
마찬가지로, 제2 중간 비트(CSB2) 페이지에 대한 독출 동작에서는, 메모리장치는 제14 독출 전압(Vr14), 제8 독출 전압(Vr8) 및 제2 독출 전압(Vr2)을 각각 워드라인에 인가함으로써 제14 프로그램 상태(P14), 제8 프로그램 상태(P8) 및 제2 프로그램 상태(P2)를 판별할 수 있다.
마찬가지로, 최상위 비트(MSB) 페이지에 대한 독출 동작에서는, 메모리장치는 제15 독출 전압(Vr15), 제12 독출 전압(Vr12), 제10 독출 전압(Vr10) 및 제5 독출 전압(Vr5)을 각각 워드라인에 인가함으로써 제15 프로그램 상태(P15), 제12 프로그램 상태(P12), 제10 프로그램 상태(P10) 및 제5 프로그램 상태(P5)를 판별할 수 있다.
도 5는 본 개시의 예시적 실시예에 따른 문턱전압 산포의 변화를 설명하기 위한 메모리 셀들의 문턱전압 산포 그래프를 나타낸다. 설명의 편의를 위해, 도 5는 메모리 셀들이 트리플 레벨 셀(TLC)인 경우를 도시하지만, 이에 한정되지 않는다.
메모리 셀들 각각의 상태는 소거 상태(E) 및 제1 프로그램 상태(P1) 내지 제7 프로그램 상태(P7) 중 하나의 상태에 해당할 수 있다. 소거 상태(E), 제1 프로그램 상태(P1) 내지 제7 프로그램 상태(P7)의 문턱 전압산포는 이상적인 형태를 나타낼 수 있다.
소거 상태(E) 및 프로그램 상태들의 이상적인 문턱전압 산포는 다양한 환경 요인에 의해 변경될 수 있다. 환경 요인은 비제한적인 예시로서 리텐션(retention) 시간, 독출 디스터브(read disturb) 또는 온도 범프(bump) 등을 포함할 수 있다. 리텐션 시간은 메모리 셀에 대한 프로그램 동작을 수행한 이후 고온 또는 실온에서 경과한 시간으로서, 데이터 보유 시간으로 지칭할 수도 있다. 독출 디스터브는 선택 워드라인에 연결된 메모리 셀들에 대한 반복적인 독출 동작의 수행에 따라 인접한 워드라인에 연결된 메모리 셀들의 문턱전압 산포가 열화 되는 현상을 나타낸다. 온도 범프는 고온 프로그램/고온 독출, 고온 프로그램/저온 독출, 저온 프로그램/고온 독출 및 저온 프로그램/저온 독출의 수행 결과, 메모리 셀들의 문턱 전압 산포가 열화 되는 현상을 나타낸다. 이와 같은 다양한 환경 요인에 의해 소거 상태(E)는 변경된 소거 상태(E') 로, 제1 프로그램 상태(P1) 내지 제7 프로그램 상태(P7) 각각은 변경된 제1 프로그램 상태(P1') 내지 변경된 제7 프로그램 상태(P7')로 문턱 전압 산포가 열화 될 수 있다. 문턱 전압 산포의 변화량은 각각의 프로그램 상태 별로 다를 수 있다. 예를 들어, 소거 상태(E)에서 변경된 소거 상태(E')로의 변화량은 양의 값을 나타낼 수 있고, 제7 프로그램 상태(P7)에서 변경된 제7 프로그램 상태(P7')로의 변화량은 음의 값을 나타낼 수 있다. 이 때, 문턱 전압 산포의 변화량은 상위 프로그램 상태로 갈수록 더 많아질 수 있다. 문턱 전압 산포의 변화 양상은 도 7에 개시된 형태에 한정되지 않는다. 예를 들어, 소거 상태(E)에서 변경된 소거 상태(E')로의 변화량은 양의 값을 나타낼 수 있고, 제1 프로그램 상태(P1) 내지 제7 프로그램 상태(P7)에서 변경된 제1 프로그램 상태(P1') 내지 변경된 제7 프로그램 상태(P7')로의 변화량은 음의 값을 나타낼 수 있다.
도 5에 도시된 바와 같이, 메모리 셀들의 문턱전압 산포는 다양한 환경 요인에 의해 열화 될 수 있다. 문턱전압 산포의 변화량이 큰 경우에는, 독출 동작의 오류가 발생할 수 있다. 본 개시의 예시적 실시예에 따른 메모리 장치는, 문턱전압 산포의 변화에 따른 독출 동작 오류 발생 문제를 줄이기 위해 독출 동작 구간에서 더미 리드 동작을 수행할 수 있다. 더미 리드 동작의 수행에 관해서 도 6을 참조해 설명한다.
도 6은 본 개시의 예시적 실시예에 따른 하나의 독출 커맨드(CMD)에 대응되는 데이터 독출 동작의 순서도를 나타낸다. 도 6은 도 1을 함께 참조하여 설명된다.
독출 커맨드(CMD)를 메모리 장치(10) 외부의 메모리 컨트롤러로부터 수신하는 경우, 메모리 장치(10)는 더미 리드 동작을 수행할 수 있다(S100). 더미 리드 동작은, 선택 메모리 셀이 포함된 물리 메모리 페이지에 포함된 메모리 셀들의 문턱전압 산포가 열화된 경우 독출 전압을 보상하기 위한 사전 단계일 수 있다. 따라서, 메모리 장치(10)는 더미 리드 동작을 수행한 후, 독출 커맨드(CMD)와 함께 수신되는 어드레스에 대응되는 논리 메모리 페이지에 대한 독출 동작을 수행할 수 있다(S200).
더미 리드 동작에 대해 더욱 자세히 살핀다. 메모리 장치(10)는 더미 리드 전압을 선택 워드라인에 인가함으로써 메모리 셀들의 문턱전압 산포의 열화 정도를 판단할 수 있다(S120). 메모리 장치(10)는 더미 리드 동작을 수행할 때, 도 5를 참조하여 설명된 복수의 프로그램 상태들(P1~P15) 중 하나의 프로그램 상태를 이용할 수 있다. 예를 들어, 메모리 장치(10)는 더미 리드 동작을 수행할 때, 제15 프로그램 상태(P15)를 이용할 수 있고, 이 때 더미 리드 전압은 제15 독출 전압(Vr15)일 수 있다. 하지만 이에 제한되는 것은 아니며, 예를 들어, 메모리 장치(10)는 더미 리드 동작을 수행할 때, 제14 프로그램 상태(P14)를 이용할 수 있고, 이 때 더미 리드 전압은 제14 독출 전압(Vr14)일 수 있다. 일 실시예에 있어서, 메모리 장치(10)는 선택 워드라인에 더미 리드 전압을 인가한 뒤, 더미 리드 동작에 대응되는 셀 카운팅 동작을 수행함으로써 산포의 열화 정도를 판단할 수 있다. 예를 들어, 메모리 장치(10)의 셀 카운터(700)는 선택 워드라인에 더미 리드 전압이 인가된 뒤 오프된 셀들의 개수를 카운트함으로써 셀 카운팅 동작을 수행할 수 있다. 또한 예를 들어, 도 7과 같이, 메모리 장치(10)는 복수의 센싱 동작들을 통해 문턱전압 산포상 복수의 전압들 사이의 셀들의 개수를 카운트함으로써 셀 카운팅 동작을 수행할 수 있다.
메모리 장치(10)는 판단된 문턱전압 산포의 열화 정도를 복수의 기준값들과 비교할 수 있다(S140).
메모리 장치(10)는 판단된 문턱전압 산포의 열화 정도를 복수의 기준값들과 비교한 결과를 기초로 리드 오프셋 레벨을 결정할 수 있다(S160). 리드 오프셋 레벨이란, 논리 메모리 페이지 독출 동작에 이용되는 독출 전압을 보상하는 오프셋 레벨을 나타낸다. 예를 들어, 메모리 장치(10)는 문턱전압 산포의 열화 정도가 제1 기준값 미만인 경우, 리드 오프셋 레벨을 '0'으로 결정할 수 있다. 또한 예를 들어, 메모리 장치(10)는 문턱전압 산포의 열화 정도가 제1 기준값 이상이고, 제2 기준값 미만인 경우, 리드 오프셋 레벨을 제1 리드 오프셋 레벨로 결정할 수 있다.
메모리 장치(10)는 결정된 리드 오프셋 레벨을 이용하여 논리 메모리 페이지에 대한 독출 동작을 수행할 수 있다. 이와 같이 독출 동작 구간에서, 논리 메모리 페이지에 대한 독출 동작을 수행하기에 앞서 더미 리드 동작을 수행하여 독출 전압을 보상함으로써 메모리 장치(10)의 독출 동작의 신뢰성을 높일 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 제i 프로그램 상태(P_i)를 이용하여 더미 리드 동작을 수행하는 경우를 설명하기 위한 메모리 셀들의 문턱전압 산포 그래프의 일부를 나타낸다. 즉, 도 7은 더미 리드 동작에 제i 프로그램 상태(P_i)가 이용되는 경우를 나타낸다. 도 7은 3개의 센싱 전압들을 이용하여 더미 리드 동작을 수행하는 경우를 도시하지만, 인가하는 센싱 전압의 개수는 이에 제한되지는 않을 것이다. 예를 들어, 메모리 장치는 2개의 센싱 전압들을 워드라인에 인가함으로써 더미 리드 동작을 수행할 수도 있다. 도 7은 도 1을 함께 참조하여 설명된다.
메모리 장치(10)는 더미 리드 동작의 수행에 있어서, 선택 워드라인에 연결된 메모리 셀들의 문턱전압 산포 열화 정도를 판단하기 위해 복수의 센싱 동작들을 수행할 수 있다. 선택 워드라인에 제1 센싱 전압(Vs1)이 인가된 뒤, 페이지 버퍼 회로(200)에 포함된 복수의 페이지 버퍼들은 비트라인들(BL)을 통해 감지된 메모리 셀들의 데이터를 제1 래치(Latch)에 저장할 수 있다. 마찬가지로 선택 워드라인에 제2 센싱 전압(Vs2) 및 제3 센싱 전압(Vs3)이 각각 인가된 뒤, 페이지 버퍼 회로(200)에 포함된 복수의 페이지 버퍼들은 비트라인들(BL)을 통해 감지된 메모리 셀들의 데이터를 제2 래치 및 제3 래치에 저장할 수 있다. 셀 카운터(700)는 제1 래치와 제2 래치 각각에 저장된 데이터를 배타적 논리 합(XOR) 연산함으로써, 제1 센싱 전압(Vs1) 및 제2 센싱 전압(Vs2) 사이에 문턱전압이 위치하는 메모리 셀들의 개수를 제1 카운트 정보(CNT1)로서 카운트 할 수 있다. 마찬가지로, 셀 카운터(700)는 제2 래치와 제3 래치 각각에 저장된 데이터를 배타적 논리 합(XOR) 연산함으로써, 제2 센싱 전압(Vs2) 및 제3 센싱 전압(Vs3) 사이에 문턱전압이 위치하는 메모리 셀들의 개수를 제2 카운트 정보(CNT2)로서 카운트 할 수 있다. 셀 카운터(700)는 제1 카운트 정보(CNT1) 및 제2 카운트 정보(CNT2)를 제어 로직(500)에 제공할 수 있다.
제어 로직(500)은 제1 카운트 정보(CNT1) 및 제2 카운트 정보(CNT2)를 기초로 메모리 셀들의 문턱전압 산포 열화 정도를 판단할 수 있다. 예를 들어, 문턱전압 산포의 좌측 영역에서는 제1 카운트 정보(CNT1) 및 제2 카운트 정보(CNT2)가 큰 값을 나타낼수록 문턱전압 산포 열화 정도가 큰 것으로 판단할 수 있다. 또한 예를 들어, 문턱전압 산포의 우측 영역에서는 제1 카운트 정보(CNT1) 및 제2 카운트 정보(CNT2)가 작은 값을 나타낼수록 문턱전압 산포 열화 정도가 큰 것으로 판단할 수 있다.
도 7에 설명된 바와 같이, 선택 워드라인에 복수의 센싱 전압들을 인가함으로써 복수의 센싱 전압들 사이에 문턱전압이 위치하는 메모리 셀들의 개수를 카운트 할 수 있고, 카운트 정보들을 이용하여 문턱전압 산포 열화 정도를 판단할 수 있다. 하지만 다른 측면의 예시적 실시예에서, 선택 워드라인에 1회의 센싱 전압을 인가한 경우에도 복수의 센싱 및 래치 동작을 수행함으로써 추가적인 비트라인 프리차지에 소요되는 시간을 절약할 수 있다. 이에 대한 실시예는 도 8b에서 설명된다.
도 8a는 본 개시의 일 실시예에 따른 페이지 버퍼(PB)를 나타내는 회로도이다.
도 8a를 참조하면, 페이지 버퍼(PB)는 도 1의 페이지 버퍼 회로에 포함된 페이지 버퍼들 중 하나에 대응할 수 있다. 페이지 버퍼(PB)는 센스아웃 노드(SO)에 각각 연결되는 프리차지 회로(Precharge Circuit)(PC), 센싱 래치(Sensing Latch)(SL), 제1 내지 제3 데이터 래치들(Data Latch)(DL1 내지 DL3) 및 캐쉬 래치(Cache Latch)(CL)를 포함할 수 있다. 제1 내지 제3 데이터 래치들(DL1 내지 DL3)의 개수는 메모리 셀에 저장되는 데이터 비트에 따라 변경될 수 있다. 또한, 페이지 버퍼(PB)는 비트 라인 선택 트랜지스터(TR1), 비트 라인 전압 제어 트랜지스터(TR2), 프리차지 트랜지스터(TR3) 및 모니터링 트랜지스터들(TR4 내지 TR8)을 더 포함할 수 있다.
센싱 래치(SL)에 저장된 감지된 데이터에 따라서 타깃 데이터가 저장된 제1 데이터 래치(DL1)가 설정될 수 있다. 캐시 래치(CL)는 외부에서 제공되는 입력 데이터를 일시 저장할 수 있다. 프로그램 동작 시, 캐시 래치(CL)에 저장되는 타깃 데이터가 제1 내지 제3 데이터 래치들(DL1 내지 DL3)에 저장될 수 있다.
도 8b는 본 개시의 예시적 실시예에 따른 더미 리드 동작을 설명하기 위한 메모리 셀들의 문턱전압 산포 그래프의 일부 및 타이밍도를 나타낸다. 도 8b는 도 1을 함께 참조하여 설명된다.
더미 리드 동작 구간은 프리차지 구간 및 디벨롭 구간을 포함할 수 있다. 디벨롭 구간에서는 래치 동작이 함께 수행될 수 있다.
프리차지 구간(t1~t2)에서, 센스아웃 노드 전압(VSO)은 프리차지 될 수 있다. t2 시점에서, 프리차지 구간이 끝나고 디벨롭 구간에 진입할 수 있다.
디벨롭 구간(t2~)에서, 센스아웃 노드, 비트라인 및 메모리 셀 어레이로 이어지는 경로가 형성되기 때문에, 연결된 메모리 셀의 상태에 따라 센스아웃 노드 전압(VSO)이 상이할 수 있다. 선택 워드라인에 제i 독출 전압(Vr_i)이 인가되었다는 가정 하에 디벨롭 구간의 그래프가 도시된다.
메모리 셀이 도 8b의 문턱전압 산포 그래프의 S0 라인에 위치하는 메모리 셀인 경우, 메모리 셀의 문턱전압이 워드라인에 인가되는 센싱 전압(Vr_i)보다 낮기 때문에 선택 메모리 셀은 비교적 강한 온 셀(Strong On Cell)일 수 있다. 메모리 셀이 S0 라인에 위치하는 강한 온 셀에 해당하기 때문에, 메모리 셀에는 채널 경로가 형성될 수 있고, 형성된 채널 경로를 통해 프리차지 된 전하가 방전되어 센스아웃 노드 전압(VSO)도 빠르게 낮은 값에 도달할 수 있다.
반면, 메모리 셀이 S3 라인보다 더 높은 임계 전압을 갖는 메모리 셀인 경우, 메모리 셀은 강한 오프 셀(Strong Off Cell)일 수 있다. 메모리 셀이 강한 오프 셀에 해당하기 때문에, 메모리 셀에는 채널 경로가 형성되지 않을 수 있고, 프리차지 된 전하가 방전되지 않기 때문에 센스아웃 노드 전압(VSO)의 변화량은 미미할 수 있다.
메모리 셀이 도 8의 S1 라인에 위치하는 경우, 메모리 셀의 문턱전압이 워드라인 인가 전압보다 높지만, 그 차이가 크지 않기 때문에, 센스아웃 노드 전압(VSO)은 S0 라인의 경우보다 완만하게 줄어들어 최종 값에 도달할 수 있다.
메모리 셀이 도 8b의 S2 라인에서 S3 라인으로 갈 수록, 선택 메모리 셀의 문턱전압이 워드라인 인가 전압보다 높아지기 때문에, 센스아웃 노드 전압(VSO)이 감소하는 기울기는 점점 완만해질 수 있다.
t3a 시점에서 센싱 래치 신호(LTCH)에 의해 센싱이 이루어지는 경우, 메모리 셀이 S0 라인에 위치하는지, S1 라인에 위치하는지에 따라 센스아웃 노드 전압(VSO)이 각각 Q2 점 또는 Q1 점에 위치하게 될 수 있다. 따라서, 제1 센싱 마진(MG_1)의 센싱 마진을 이용해 S0 라인에 존재하는 메모리 셀과 S1 라인에 위치하는 메모리 셀을 구별할 수 있다.
마찬가지로 t3b 시점에서 센싱 래치 신호(LTCH)에 의해 센싱이 이루어지는 경우에는, 메모리 셀이 S1 라인에 위치하는지, S2 라인에 위치하는지에 따라 센스아웃 노드 전압(VSO)이 각각 Q4 점 또는 Q3 점에 위치하게 될 수 있다. 따라서, 제2 센싱 마진(MG_2)의 센싱 마진을 이용해 S1 라인에 존재하는 메모리 셀과 S2 라인에 위치하는 메모리 셀을 구별할 수 있다.
마찬가지로 t3c 시점에서 센싱 래치 신호(LTCH)에 의해 센싱이 이루어지는 경우에는, 메모리 셀이 S2 라인에 위치하는지, S3 라인에 위치하는지에 따라 센스아웃 노드 전압(VSO)이 각각 Q6 점 또는 Q5 점에 위치하게 될 수 있다. 따라서, 제3 센싱 마진(MG_3)의 센싱 마진을 이용해 S2 라인에 존재하는 메모리 셀과 S3 라인에 위치하는 메모리 셀을 구별할 수 있다.
이와 같이 한 번의 비트라인 프리차지 및 한 번의 워드라인 전압의 인가 후 센스아웃 노드를 복수 회 디벨롭 시키면서, 센스아웃 노드의 디벨롭 시간을 가변한다면 도 7과 같이 워드라인에 복수의 전압들을 순차적으로 인가한 것과 같은 효과를 얻을 수 있다. 이 경우, 비트라인 프리차지에 소비되는 시간을 줄일 수 있기 때문에 시간 절약 효과가 강하다. 다만, 센스아웃 노드의 디벨롭 시간이 가변될 때 소정의 시간 단위로만 가변될 수 있다. 그 때 가변시킬 수 있는 시간 단위를 디벨롭 시간 가변 단위라 칭한다. 센스아웃 노드의 디벨롭 시간을 디벨롭 시간 가변 단위만큼 가변시킨 효과와 워드라인에 인가하는 전압을 제1 전압 간격만큼 가변시킨 효과가 같다고 할 때, 제1 전압 간격을 유효 워드라인 전압 가변 단위라 칭한다. 즉, 센스아웃 노드의 디벨롭 시간을 디벨롭 시간 가변 단위만큼 가변시킬 때, 워드라인 전압을 제1 전압 간격만큼 가변시킨 것과 같은 효과를 얻을 수 있다. 이 때 유효 워드라인 전압 가변 단위는, 실제 워드라인 전압을 가변시킬 수 있는 단위를 나타내는 워드라인 전압 가변 단위인 제2 전압 간격보다 클 수 있다. 본 개시의 예시적 실시예에 따른 메모리 장치(10)는, 도 8b에 따른 더미 리드 동작을 수행하는 경우에 더욱 정밀한 더미 리드 동작을 수행하기 위해 초기에 워드라인에 가해지는 더미 리드 전압을 워드라인 전압 가변 단위로 조정할 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법 순서도를 나타낸다. 도 9는 도 1을 함께 참조하여 설명된다.
제1 독출 동작 구간에서, 메모리 장치(10)는 제1 레벨의 오프셋 레벨을 갖는 더미 리드 전압을 제1 워드라인에 인가함으로써 제1 더미 리드 동작을 수행할 수 있다(S220). 제1 독출 동작은 제1 워드라인에 연결된 선택 메모리 셀에 대한 독출 동작으로서, 제1 더미 리드 동작 및 논리 메모리 페이지 독출 동작을 포함할 수 있다.
메모리 장치(10)는 제1 더미 리드 동작을 수행함에 따라 제1 워드라인에 연결된 제1 메모리 셀들의 문턱전압 산포의 열화를 판단하고, 문턱전압 산포 열화 판단결과를 저장할 수 있다(S240). 일 실시예에서, 셀 카운터(700)는 제1 더미 리드 동작에 대응되는 제1 셀 카운팅 동작을 수행할 수 있고, 셀 카운터(700)가 제1 셀 카운팅 동작을 수행한 결과를 나타내는 카운트 정보를 기초로, 제어 로직(500)은 제1 메모리 셀들의 문턱전압 산포의 열화를 판단할 수 있다. 또한 일 실시예에서, 메모리 장치(10)는 문턱전압 산포의 열화 정도를 문턱전압 산포 열화 판단결과로서 저장할 수 있다.
메모리 장치(10)는 제1 독출 동작 구간에서 저장된 산포 열화 측정 판단결과를 기반으로 더미 리드 전압의 오프셋 레벨을 제2 레벨로 결정할 수 있다(S260). 일 실시예에서, 제어 로직(500)은 제1 메모리 셀들의 문턱전압 산포의 열화 정도를 메모리 장치에 저장된 오프셋 레벨 보상 테이블과 비교함으로써 더미 리드 전압의 오프셋 레벨을 제2 레벨로 결정할 수 있다. 일 실시예에서, 제어 로직(500)은 제1 메모리 셀들과 제2 메모리 셀들의 인접도를 기초로 메모리 장치에 저장된 오프셋 레벨 보상 기준 정보에서 오프셋 레벨 보상 테이블을 선택할 수 있다.
제2 독출 동작 구간에서, 메모리 장치(10)는 제2 레벨의 오프셋 레벨을 갖는 더미 리드 전압을 제2 워드라인에 인가함으로써 제2 워드라인에 연결된 제2 메모리 셀들에 대해 제2 더미 리드 동작을 수행할 수 있다(S280). 일 실시예에서, 제1 워드라인과 제2 워드라인은 동일 워드라인일 수 있다. 또한 일 실시예에서, 제2 독출 동작은, 제1 독출 동작 이후 최초의 독출 동작일 수 있다. 또한 일 실시예에서, 제2 메모리 셀들은 제1 메모리 셀들이 연결된 제1 스트링 선택 라인과 인접한 제2 스트링 선택 라인에 연결되었을 수 있다.
본 개시의 예시적 실시예에 따른 메모리 장치(10)에 의하면, 이전 독출 동작 구간의 더미 리드 동작에서 산포 열화 정도를 판단 및 저장하고, 이를 기반으로 다음 독출 동작 구간의 더미 리드 동작에서 이용되는 더미 리드 전압을 가변함으로써 더미 리드 동작의 신뢰성을 향상시킬 수 있으며, 나아가 메모리 장치(10)의 독출 동작의 신뢰성을 향상시킬 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 독출 동작 매니저(520) 및 셀 카운터(700)를 나타낸다. 독출 동작 매니저(520)는 산포 열화 판단부(522) 및 오프셋 레벨 보상부(524)를 포함할 수 있다.
산포 열화 판단부(522)는 셀 카운터(700)로부터 카운트 정보(CNT)를 수신할 수 있다. 예를 들어, 산포 열화 판단부(522)는 도 7의 제1 카운트 정보(CNT1) 및 제2 카운트 정보(CNT2)를 카운트 정보(CNT)로서 수신할 수 있다. 산포 열화 판단부(522)는 수신된 카운트 정보(CNT)를 기초로 문턱전압 산포 열화 정도(DDD)를 판단할 수 있다. 판단된 문턱전압 산포 열화 정도(DDD)는 메모리 장치의 제어 로직 내에 저장될 수 있다.
오프셋 레벨 보상부(524)는 메모리 장치의 제어 로직 내에 저장된 문턱전압 산포 열화 정도(DDD) 및 오프셋 레벨 보상 기준(OLC_CRIT)을 기초로 더미 리드 전압의 오프셋 레벨을 조정할 수 있다. 이 때, 오프셋 레벨 보상부(524)는 워드라인 전압 가변 단위로 더미 리드 전압의 오프셋 레벨을 조정할 수 있다.
독출 동작 매니저(520), 산포 열화 판단부(522) 및 오프셋 레벨 보상부(524)각각은 회로 등을 포함하는 하드웨어로 구현될 수 있으며, 다수의 프로그램들을 포함하는 소프트웨어로 구현될 수 있다. 하지만 이에 제한되는 것은 아니며, 예를 들어, 독출 동작 매니저(520), 산포 열화 판단부(522) 및 오프셋 레벨 보상부(524) 각각은 하드웨어 및 소프트웨어의 조합으로 구현될 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 더미 리드 전압의 오프셋 레벨 조정 방법 순서도를 나타낸다. 도 11은 도 9의 S260 단계를 구체적으로 나타내는 순서도일 수 있다. 도 11은 도 1을 함께 참조하여 설명된다.
메모리 장치(10)는 제1 워드라인에 연결된 제1 메모리 셀들과 제2 워드라인에 연결된 제2 메모리 셀들 사이의 인접도를 판단할 수 있다(S262). 예를 들어, 메모리 장치(10)는 제1 워드라인과 제2 워드라인이 동일 워드라인인지, 제1 워드라인과 제2 워드라인이 인접한 워드라인인지 판단할 수 있다. 또한 예를 들어, 메모리 장치(10)는 제1 메모리 셀들에 연결된 제1 스트링 선택 라인과 제2 메모리 셀들에 연결된 제2 스트링 선택 라인이 동일하거나 인접한지 판단할 수 있다.
메모리 장치(10)는 판단된 제1 메모리 셀들과 제2 메모리 셀들 사이의 인접도를 기초로 오프셋 레벨 보상 기준 중 오프셋 레벨 보상 테이블을 선택할 수 있다(S264). 일 실시예에서, 오프셋 레벨 보상 기준은 인접도에 대응되는 복수의 오프셋 레벨 보상 테이블들을 포함할 수 있다. 메모리 장치(10)는 판단된 인접도를 기초로 복수의 오프셋 레벨 보상 테이블들 중 오프셋 레벨 보상 테이블을 선택할 수 있다.
메모리 장치(10)는 제1 독출 동작 구간에서 저장된 산포 열화 정도를 상기 선택된 오프셋 레벨 보상 테이블과 비교할 수 있다(S266). 일 실시예에서, 오프셋 레벨 보상 테이블은 산포 열화 정도에 대응되는 오프셋 레벨 보상 값들을 포함할 수 있다.
메모리 장치(10)는 저장된 산포 열화 정도를 오프셋 레벨 보상 테이블과 비교한 결과로서 얻은 오프셋 레벨 보상 값을 이용해 제2 독출 동작 구간에서 이용될 더미 리드 전압의 오프셋 레벨을 보상함으로써 오프셋 레벨을 제2 레벨로 결정할 수 있다(S268).
도 12는 본 개시의 예시적 실시예에 따른 오프셋 레벨 보상 기준(OLC_CRIT)을 나타낸다. 도 10에 관한 설명과 같이, 오프셋 레벨 보상 기준(OLC_CRIT)은 메모리 장치의 제어 로직에 저장될 수 있다. 오프셋 레벨 보상 기준(OLC_CRIT)은 제1 메모리 셀들과 제2 메모리 셀들 사이의 인접도에 대응되는 오프셋 레벨 보상 테이블들을 포함할 수 있다. 도 12는 도 1을 함께 참조하여 설명된다.
도 11의 S264를 참조하면, 메모리 장치(10)는 제1 메모리 셀들과 제2 메모리 셀들 사이의 인접도를 오프셋 레벨 보상 기준(OLC_CRIT)과 비교함으로써 오프셋 레벨 보상 테이블(OLC_TABLE)을 선택할 수 있다. 예를 들어, 제1 메모리 셀들에 연결된 제1 워드라인과 제2 메모리 셀들에 연결된 제2 워드라인이 동일 워드라인인 경우, 메모리 장치(10)는 제1 오프셋 레벨 테이블(OLC_TABLE_1)을 선택할 수 있다. 또한 예를 들어, 제1 메모리 셀들에 연결된 제1 스트링 선택 라인과 제2 메모리 셀들에 연결된 제2 스트링 선택 라인이 인접한 경우, 메모리 장치(10)는 제3 오프셋 레벨 테이블(OLC_TABLE_3)을 선택할 수 있다. 제2 오프셋 레벨 테이블(OLC_TABLE_2)을 선택하는 경우 및 제4 오프셋 레벨 테이블(OLC_TABLE_4)이 선택되는 경우에 대해서도 마찬가지로 이해될 수 있다.
메모리 장치(10)는 이와 같이 제1 메모리 셀들과 제2 메모리 셀들의 물리적 위치 관계에 따라 더미 리드 전압의 오프셋 레벨을 보상하는 기준을 달리 적용할 수 있다.
도 13a 내지 13d는 본 개시의 예시적 실시예에 따른 메모리 셀 어레이의 일부를 나타낸다. 도 9를 함께 참조하여 설명하면, 도 13a 내지 13d는 제1 독출 동작의 대상이 되는 제1 메모리 페이지와 제2 메모리 페이지의 관계에 따른 실시예들을 나타낸다.
도 13a는 제1 메모리 페이지(101a)와 제2 메모리 페이지(102a)는 동일 워드라인에 연결되어있고, 논리 메모리 페이지만 상이한 경우를 나타낸다. 이러한 경우는, 제1 독출 동작과 제2 독출 동작이 연속하여 수행되는 경우를 나타낼 수 있다. 즉, 제2 독출 동작이 제1 독출 동작 이후 최초의 독출 동작인 경우를 나타낼 수 있다. 이러한 경우, 물리적 인접성 외에 시간적 인접성도 인정되는 경우이다. 이러한 경우, 도 12를 함께 참조하면, 메모리 장치는 오프셋 레벨 보상 테이블(OLC_TABLE)을 제1 오프셋 레벨 보상 테이블(OLC_TABLE_1)로 선택할 수 있다.
도 13b는 제1 메모리 페이지(101b)와 제2 메모리 페이지(102b)가 인접한 워드라인에 연결된 경우를 나타낸다. 이러한 경우, 도 12를 함께 참조하면, 메모리 장치는 오프셋 레벨 보상 테이블(OLC_TABLE)을 제2 오프셋 레벨 보상 테이블(OLC_TABLE_2)로 선택할 수 있다.
도 13c는 제1 메모리 페이지(101c)와 제2 메모리 페이지(102c)가 인접한 스트링 선택 라인에 연결된 경우를 나타낸다. 이러한 경우, 도 12를 함께 참조하면, 메모리 장치는 오프셋 레벨 보상 테이블(OLC_TABLE)을 제3 오프셋 레벨 보상 테이블(OLC_TABLE_3)로 선택할 수 있다.
도 13d는 제 1메모리 페이지(101d)와 제2 메모리 페이지(102d)가 인접한 워드라인 및 인접한 스트링 선택 라인에 연결된 경우를 나타낸다. 이러한 경우, 도 12를 함께 참조하면, 메모리 장치는 오프셋 레벨 보상 테이블(OLC_TABLE)을 제4 오프셋 레벨 보상 테이블(OLC_TABLE_4)로 선택할 수 있다.
도 14는 본 개시의 예시적 실시예에 따른 메모리 셀 어레이의 일부를 나타낸다. 도 14는 도 9의 S260 단계에서, 제2 레벨을 결정함에 있어서 복수의 산포 열화 판단 결과들을 이용하는 경우의 메모리 셀 어레이의 일부를 나타낸다.
도 14를 참조하면, 제2 메모리 페이지(120)에 대한 독출 동작을 수행하는 제2 독출 동작 구간에서 더미 리드 전압을 결정할 때 동일 물리 메모리 페이지에 포함된 메모리 페이지들에 대한 산포 열화 판단 결과들을 이용할 수 있다. 즉, 제2 메모리 페이지(120)에 대한 더미 리드 전압을 결정함에 있어서 LSB 페이지(111), CSB2 페이지(112) 및 MSB 페이지(113)에서의 산포 열화 판단 결과들을 종합하여 이용할 수도 있다.
도 15는 본 개시의 예시적 실시예에 따른 오프셋 레벨 보상 테이블(OLC_TABLE)을 나타낸다. 도 12의 제1 내지 제4 오프셋 레벨 보상 테이블 각각은 도 15의 오프셋 레벨 보상 테이블(OLC_TABLE)일 수 있다. 오프셋 레벨 보상 테이블(OLC_TABLE)은 문턱전압 산포 열화 정도(DDD)의 범위에 대응되는 오프셋 레벨 보상 값들을 포함할 수 있다.
제1 기준 열화 정도(DDD_ref1) 및 제2 기준 열화 정도(DDD_ref2) 각각은 도 6의 S140에서 설명된 리드 오프셋 레벨을 결정할 때 이용되는 기준값들을 나타낼 수 있다. 더미 리드 전압의 오프셋 레벨은 문턱전압 산포 열화 정도(DDD)가 기준값들 근방에 있을 때 보상할 실익이 클 수 있다. 따라서 문턱전압 산포 열화 정도(DDD)를 제1 기준 열화 정도(DDD_ref1) 및 제2 기준 열화 정도(DDD_ref2)와 같은 기준값들과의 차이값이 일정 범위에 드는 경우 오프셋 레벨 값이 결정될 수 있다. 오프셋 레벨 보상값들은 워드라인 전압 가변 단위의 자연수 배 값을 가질 수 있다.
도 16은 본 개시의 예시적 실시예에 따른 오프셋 레벨 보상 테이블(OLC_TABLE)을 나타낸다. 도 16은, 설명의 편의를 위해, 특히 도 6의 S140 단계에서 설명된 리드 오프셋 레벨 결정에 이용되는 기준값들이 5개인 경우를 나타낸다. 또한, 설명의 편의를 위해 도 8b를 참조해 설명된 유효 워드라인 전압 가변 단위가 워드라인 전압 가변 단위(dV_WL)의 3배인 것을 가정한 경우를 나타낸다. 이러한 구체적인 수치들은 설명의 편의를 위한 것일 뿐 개시의 실시예가 이에 한정되는 것으로 해석되어서는 안될 것이다.
문턱전압 산포 열화 정도(DDD)와 제1 기준 열화 정도(DDD_ref1)의 차이가 d 미만인 경우, 오프셋 레벨 보상 값은 워드라인 전압 가변 단위(dV_WL)로 결정될 수 있다. 또한 문턱전압 산포 열화 정도(DDD)와 제1 기준 열화 정도(DDD_ref1)의 차이가 d 이상이고, 2*d 미만인 경우, 오프셋 레벨 보상 값은 워드라인 전압 가변 단위(dV_WL)의 2배의 값으로 결정될 수 있다.
마찬가지로 문턱전압 산포 열화 정도(DDD)와 제2 기준 열화 정도(DDD_ref2)의 차이가 d 미만인 경우, 오프셋 레벨 보상 값은 워드라인 전압 가변 단위(dV_WL)로 결정될 수 있다. 또한 문턱전압 산포 열화 정도(DDD)와 제 2 기준 열화 정도(DDD_ref2)의 차이가 d 이상이고, 2*d 미만인 경우, 오프셋 레벨 보상 값은 워드라인 전압 가변 단위(dV_WL)의 2배의 값으로 결정될 수 있다. 나머지 경우에 대해서도 마찬가지로 이해될 수 있을 것이다.
도 16은 문턱전압 산포 열화 정도(DDD)가 기준값 근처인 경우 워드라인 전압 가변 단위(dV_WL)로 더미 리드 전압의 오프셋 레벨을 보상하기 위해 제1 기준 열화 정도(DDD_ref1) 내지 제5 기준 열화 정도(DDD_ref5) 근방에서의 오프셋 레벨 보상 값이 같은 것으로 도시한다. 하지만 이것은 예시에 불과하고, 제1 기준 열화 정도(DDD_ref1) 내지 제5 기준 열화 정도(DDD_ref5) 근방에서의 보상 값은 상이할 수도 있다.
이와 같이 도 8b를 참조한 방식과 같이 센스아웃 노드의 디벨롭 시간을 가변하여 복수의 센싱 동작을 수행하는 경우에도, 도 16과 같이 워드라인 전압 가변 단위(dV_WL)로 더미 리드 전압의 오프셋 레벨을 조정함으로써 더미 리드 동작의 제어를 정교하게 할 수 있으며, 이에 따라 더미 리드 동작의 신뢰성을 높일 수 있고, 나아가 메모리 장치의 독출 동작의 신뢰성을 높일 수 있다.
도 17은 본 개시의 예시적 실시예에 따른 시스템(1000)을 나타낸다. 시스템(1000)은 호스트(1100) 및 메모리 시스템(1200)을 포함할 수 있고, 메모리 시스템(1200)은 메모리 컨트롤러(1300) 및 메모리 장치(1400)를 포함할 수 있다. 메모리 장치(1400)에 관한 독출 동작 매니저에 관한 설명을 제외하고 도 1과 중복되는 설명은 생략한다. 시스템(1000)은 UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net_book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 테블릿(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트 폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙 박스(black box) 및 디지털 카메라(digital camera) 등과 같은 다양한 컴퓨팅 시스템들 중 하나로 제공될 수 있다.
호스트(1100), 메모리 컨트롤러(1300) 및 메모리 장치(1400) 각각은 하나의 칩, 하나의 패키지 또는 하나의 모듈 등으로 제공될 수 있다. 하지만 이에 제한되는 것은 아니며, 예를 들어, 메모리 컨트롤러(1300)는 호스트(1100)와 함께 어플리케이션 프로세서(Application Processor)의 형태로 제공될 수 있다. 또한 예를 들어, 메모리 컨트롤러(1300)는 메모리 장치(1400)와 함께 메모리 시스템(1200) 또는 저장 장치로서 제공될 수 있다.
호스트(1100)는 메모리 컨트롤러(1300)에 데이터 동작 요청(REQ) 및 어드레스(ADDR)를 송신할 수 있으며, 메모리 컨트롤러(1300)와 데이터(DATA)를 주고 받을 수 있다. 예시적으로, 호스트(1100)는 메모리 컨트롤러(1300)와 USB(Universal Serial Bus) 프로토콜, MMC(Multi Media Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, IDE(Integrated Drive Electronics) 프로토콜, MIPI(Mobile Industry Processor Interface) 프로토콜 및 UFS(Universal Flash Storage) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나에 기반하여 데이터를 교환할 수 있다.
메모리 컨트롤러(1300)는 호스트(1100)의 요청에 응답하여 메모리 장치(1400)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(1300)는 호스트(1100)로부터 수신된 데이터 동작 요청(REQ)에 응답하여 메모리 장치(1400)에 저장된 데이터(DATA)를 독출(read)하거나, 메모리 장치(1400)에 데이터(DATA)를 기입(write)하도록 메모리 장치(1400)를 제어할 수 있다. 메모리 컨트롤러(1300)는 메모리 장치(1400)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호 등을 제공함으로써 메모리 장치(1400)의 기입, 독출 및 소거 동작을 제어할 수 있다. 또한, 상기 동작들을 위한 데이터(DATA)가 메모리 컨트롤러(1300)와 메모리 장치(1400) 사이에서 송수신 될 수 있다.
메모리 컨트롤러(1300)는 메모리 장치(1400)로부터 카운트 정보(CNT)를 수신할 수 있다. 예를 들어, 메모리 장치(1400)는 데이터 라인을 통해 카운트 정보(CNT)를 메모리 컨트롤러(1300)에 송신할 수 있다. 하지만 이에 제한되지 않으며, 메모리 장치(1400)는 상태 커맨드(Status Command) 방식에 따라 메모리 컨트롤러(1300)의 상태 커맨드 신호에 대한 응답에 카운트 정보(CNT)를 실어 보낼 수도 있다. 카운트 정보(CNT)는 제1 독출 동작 구간에서 제1 워드라인에 더미 리드 전압이 인가된 뒤 메모리 장치(1400)의 셀 카운터의 셀 카운팅 동작에 의해 수행된 결과 값을 나타낼 수 있다. 메모리 컨트롤러(1300)는 카운트 정보(CNT)를 기반으로 제1 워드라인에 연결된 메모리 셀들의 문턱전압 산포 열화 정도를 판단할 수 있고, 메모리 컨트롤러(1300)에 포함된 오프셋 레벨 보상부(1320)는 문턱전압 산포 열화 정도를 오프셋 레벨 보상 기준(OLC_CRIT)에 포함된 오프셋 레벨 보상 테이블과 비교함으로써 오프셋 레벨 값을 결정할 수 있다. 메모리 컨트롤러(1300)는 제2 독출 동작에 대한 독출 커맨드를 메모리 장치(1400)에 송신할 때 오프셋 레벨 보상 값을 함께 송신할 수 있다. 메모리 장치(1400)는 수신된 오프셋 레벨 보상 값을 이용해 오프셋 레벨을 조정하여 더미 리드 동작을 수행할 수 있다.
다시 말해, 도 17은 도 1 내지 도 16을 참조해 설명한 메모리 장치와 비교할 때, 오프셋 레벨 보상 값을 결정하는 주체가 메모리 컨트롤러(1300)로 바뀌었다는 데 그 차이가 있다.
도 18은 본 개시의 예시적 실시예에 따른 SSD 시스템(2000)을 나타낸다.
SSD 시스템(2000)은 호스트(2100) 및 SSD(2200)를 포함할 수 있다. SSD(2200)는 신호 커넥터(signal connector)를 통해 호스트(2100)와 신호를 주고 받을 수 있으며, 전원 커넥터(power connector)를 통해 전원을 입력 받을 수 있다. SSD(2200)는 SSD 컨트롤러(2110), 보조 전원 장치(2220) 및 복수의 메모리 장치들(2230, 2240, 2250)을 포함할 수 있다. 이 때, SSD(2200)는 도 1 내지 도 17에 도시된 실시예들을 이용하여 구현될 수 있다.
구체적으로 도 1 내지 도 17에 도시된 실시예들에 따라, 복수의 메모리 장치들(2230, 2240, 2250) 각각은 독출 동작 매니저를 포함할 수 있다. 각각의 독출 동작 매니저는 메모리 장치에서 이전 독출 동작 구간의 더미 리드 동작에 따라 판단된 문턱전압 산포 열화 정도를 저장하고, 저장된 산포 열화 정도를 이용해 다음 독출 동작 구간의 더미 리드 동작에 이용되는 더미 리드 전압의 오프셋 레벨을 조정할 수 있다. 더미 리드 전압의 오프셋 레벨을 조정함으로써 메모리 장치의 더미 리드 동작의 신뢰성을 향상시킬 수 있으며, 나아가 메모리 장치의 독출 동작의 신뢰성을 향상시킬 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 복수의 워드라인들을 포함하는 메모리 장치의 동작 방법에 있어서,
    제1 독출 동작 구간에서, 제1 레벨의 오프셋 레벨을 갖는 더미 리드 전압을 상기 복수의 워드라인들 중 제1 워드라인에 인가함으로써 상기 제1 워드라인에 연결된 제1 메모리 셀들에 대해 제1 더미 리드 동작을 수행하는 단계;
    상기 제1 더미 리드 동작에 따른 독출 결과를 기초로, 상기 제1 워드라인에 연결된 상기 제1 메모리 셀들의 문턱전압 산포의 열화를 판단하는 단계;
    상기 제1 메모리 셀들의 문턱전압 산포의 열화 판단 결과를 기반으로 상기 더미 리드 전압의 오프셋 레벨을 제2 레벨로 조정하는 단계; 및
    제2 독출 동작 구간에서, 조정된 상기 제2 레벨의 오프셋 레벨을 갖는 더미 리드 전압을 상기 복수의 워드라인들 중 제2 워드라인에 인가함으로써 상기 제2 워드라인에 연결된 제2 메모리 셀들에 대해 제2 더미 리드 동작을 수행하는 단계를 포함하는 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 문턱전압 산포의 열화를 판단하는 단계는,
    상기 제1 더미 리드 동작에 대응되는 제1 셀 카운팅 동작을 수행하는 단계; 및
    상기 제1 셀 카운팅 동작을 수행한 결과를 나타내는 카운트 정보를 기초로 상기 제1 메모리 셀들의 상기 문턱전압 산포의 열화 정도를 판단하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  3. 제2항에 있어서,
    상기 제1 더미 리드 동작을 수행하는 단계는,
    상기 제1 워드라인에, 각각이 유효 워드라인 전압 가변 단위의 전압 차이를 가지는 복수의 워드라인 전압들을 인가함으로써 복수의 센싱 동작들을 수행하는 것을 특징으로 하고,
    상기 제1 셀 카운팅 동작을 수행하는 단계는,
    상기 제1 메모리 셀들 중 문턱전압 산포상 상기 복수의 워드라인 전압들 사이의 문턱전압을 갖는 메모리 셀들의 개수를 카운팅하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  4. 제1항에 있어서,
    상기 문턱전압 산포의 열화 판단 결과를 저장하는 단계는,
    상기 제1 메모리 셀들의 문턱전압 산포의 열화 정도를 상기 문턱전압 산포의 열화 판단 결과로서 저장하고,
    상기 더미 리드 전압의 오프셋 레벨을 제2 레벨로 결정하는 단계는,
    상기 제1 메모리 셀들의 문턱전압 산포의 열화 정도를 상기 메모리 장치에 저장된 오프셋 레벨 보상 테이블과 비교함으로써 상기 더미 리드 전압의 오프셋 레벨을 상기 제2 레벨로 결정하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  5. 제4항에 있어서,
    상기 더미 리드 전압의 오프셋 레벨을 제2 레벨로 결정하는 단계는,
    상기 제1 메모리 셀들과 상기 제2 메모리 셀들의 인접도를 기초로 상기 메모리 장치에 저장된 오프셋 레벨 보상 기준 정보에서 상기 오프셋 레벨 보상 테이블을 선택하는 단계; 및
    상기 제1 메모리 셀들의 문턱전압 산포의 열화 정도를 선택된 상기 오프셋 레벨 보상 테이블과 비교함으로써 상기 더미 리드 전압의 오프셋 레벨을 상기 제2 레벨로 결정하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  6. 제1항에 있어서,
    상기 제1 워드라인과 상기 제2 워드라인은 동일 워드라인인 것을 특징으로 하는 메모리 장치의 동작 방법.
  7. 제1항에 있어서,
    상기 제2 독출 동작은, 상기 제1 독출 동작 이후 최초의 독출 동작인 것을 특징으로 하는 메모리 장치의 동작 방법.
  8. 제1항에 있어서,
    상기 제1 더미 리드 동작을 수행하는 단계는,
    1회의 비트라인 프리차지 후, 메모리 셀 어레이에 연결된 페이지 버퍼의 센스아웃 노드의 디벨롭 시간을 달리하여 복수회의 센싱 동작들을 수행하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  9. 제8항에 있어서,
    상기 더미 리드 전압의 오프셋 레벨을 제2 레벨로 결정하는 단계는,
    상기 센스아웃 노드의 디벨롭 시간 가변 단위에 대응되는 유효 워드라인 전압 가변 단위를 나타내는 제1 전압 간격보다 작은 제2 전압 간격 단위로 상기 제2 레벨을 결정하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  10. 메모리 장치에 있어서,
    복수의 워드라인들 각각에 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 워드라인들 중 제1 워드라인에 연결된 제1 메모리 셀들과 각각 연결되고, 상기 제1 워드라인에 대한 제1 독출 동작 구간에서 제1 더미 리드 동작의 수행 중에 상기 제1 메모리 셀들에 대한 독출 결과를 각각 저장하는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼 회로;
    상기 페이지 버퍼 회로와 연결되고, 상기 독출 결과로부터 상기 제1 더미 리드 동작에 대응되는 제1 셀 카운팅 동작을 수행하는 셀 카운터; 및
    상기 셀 카운터로부터 수신되고, 상기 제1 셀 카운팅 동작의 수행 결과를 나타내는 카운트 정보를 기초로 상기 제1 메모리 셀들의 문턱전압 산포의 열화를 판단하여 판단 결과를 저장하고, 상기 복수의 워드라인들 중 제2 워드라인에 연결된 제2 메모리 셀들에 대한 제2 독출 동작 구간에서, 저장된 상기 판단 결과를 기초로 제2 더미 리드 동작에 이용되는 더미 리드 전압의 오프셋 레벨을 조정하는 제어 로직을 포함하는 메모리 장치.
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