CN113553213B - 存储单元的数据读取方法、存储器、存储系统及存储介质 - Google Patents

存储单元的数据读取方法、存储器、存储系统及存储介质 Download PDF

Info

Publication number
CN113553213B
CN113553213B CN202110795984.7A CN202110795984A CN113553213B CN 113553213 B CN113553213 B CN 113553213B CN 202110795984 A CN202110795984 A CN 202110795984A CN 113553213 B CN113553213 B CN 113553213B
Authority
CN
China
Prior art keywords
voltage
state value
reading
sensing
read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110795984.7A
Other languages
English (en)
Other versions
CN113553213A (zh
Inventor
李润泽
杜智超
王瑜
郭晓江
王颀
田野
赵利川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202110795984.7A priority Critical patent/CN113553213B/zh
Publication of CN113553213A publication Critical patent/CN113553213A/zh
Application granted granted Critical
Publication of CN113553213B publication Critical patent/CN113553213B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)

Abstract

本申请提供了一种存储单元的数据读取方法、存储器、存储系统及存储介质，涉及半导体设计及制造领域，方法包括：在施加默认读电压的情况下，多次对处于高态的第一存储单元进行读取得到多个感测电压，其中高态为存储单元的阈值电压大于等于预设阈值的状态；将多个所述感测电压与预设的参考电压进行比较，以确定最终状态值；对所述第一存储单元施加所述最终状态值对应的读电压，以对所述第一存储单元进行读取。通过在片内选择性地进行读取，能够补偿部分或全部的阈值电压的偏移带来的影响，减少读取失败的次数，从而降低正确读取的时间，提高存储单元的数据读取效率。

Description

存储单元的数据读取方法、存储器、存储系统及存储介质
技术领域
本申请涉及半导体设计及制造领域，更具体地，涉及一种存储单元的数据读取方法、存储器、存储系统及存储介质。
背景技术
随着科技的发展，集成电路产业的市场规模越来越大，而在整个集成电路产业中，存储器产业的地位日益突出，其中闪存存储器的工艺和技术近年来得到了飞跃的发展。
闪存存储器的基本原理是载流子(电子或空穴)越过电荷势垒层向存储单元(cell)内注入一定数量的电荷来完成数据写入的过程，然后可以根据存储单元导通时的阈值电压来读取所存储的数据。因此，在进行存储单元的数据读取时，正确地读取阈值电压非常关键。为了读取到正确的阈值电压，通常会在在数据读取时引入纠错能力强、效率高的ECC(Error Correction Code)纠错算法。
然而，一方面，由于在数据写入存储单元后长时间的电荷泄露，尤其对于处于高态(阈值电压较高)的存储单元，其电荷泄露更为突出，导致处于高态的存储单元的阈值电压向下偏移更为严重；另一方面，由于公共电源电阻的分压，降低了沟道电流，从而使得阈值电压在读取过程中增大，尤其对于处于高态的存储单元，将存在更多的存储单元被导通，从而导致处于高态的存储单元的阈值电压向上偏移更为严重。当阈值电压向上或向下偏移较为明显时，采用原有的读电压读取处于高态的存储单元时，发生读取错误的可能性会非常大，且当读取错误超过ECC纠错能力时，也会导致存储单元的数据读取失败。
现有技术通常采用读取重试(Read Retry)的方式，即当读出的整页数据中因各存储单元的错误较多导致无法通过ECC校验时，通过改变读电压再次读取各存储单元，直到可以通过ECC校验为止。但是这种方式需要反复使用ECC进行纠错和校验，带来了额外的开销，同时重读次数的增加也会带来读取时间的增加。
因此，需要一种在读取处于高态的存储单元时能够减少读取失败次数的数据读取方法。
发明内容
本申请提供了一种可解决或至少部分解决现有技术中存在的上述部分问题、或现有技术中存在的其它问题的存储单元的数据读取方法、存储器、存储系统及存储介质。
本申请的第一方面提供了一种存储单元的数据读取方法，包括：在施加默认读电压的情况下，多次对处于高态的第一存储单元进行读取得到多个感测电压，其中，所述高态为存储单元的阈值电压大于等于预设阈值的状态；将多个所述感测电压与预设的参考电压进行比较，以确定最终状态值进行输出；对所述第一存储单元施加所述最终状态值对应的读电压，以对所述第一存储单元进行读取。
本申请的第二方面提供了一种存储器，包括：多个存储串、多条虚设字线、多条选择线以及外围电路，其中，每条虚设字线与所述多个存储串上的多个存储单元连接，每条选择线与所述多个存储串上的多个选择晶体管连接，所述外围电路被配置为在编程执行阶段执行编程操作，外围电路包括感测电路，感测电路被配置为：在施加默认读电压的情况下，多次对处于高态的第一存储单元进行读取得到多个感测电压，其中，所述高态为存储单元的阈值电压大于等于预设阈值的状态；以及将多个所述感测电压与预设的参考电压进行比较，以确定最终状态值；其中，所述感测电路还用于对所述第一存储单元施加所述最终状态值对应的读电压，以对所述第一存储单元进行读取。
本申请的第三方面提供了一种存储系统，包括本申请任意实施方式所述的存储器，用于存储一个或多个程序，当所述一个或多个程序被所述一个或多个处理器执行，使得所述一个或多个处理器实现本申请任意实施方式所述的存储单元的数据读取方法。
本申请的第四方面提供了一种存储介质，其上存储有计算机程序，该程序被处理器执行时实现本申请任意实施方式所述的存储单元的数据读取方法。
根据上述提供的存储单元的数据读取方法、存储器及系统、存储介质，通过在片内选择性地进行读取，能够补偿部分或全部的阈值电压的偏移带来的影响，减少读取失败的次数，从而降低正确读取的时间，提高存储单元的数据读取效率。
附图说明
通过阅读参照以下附图所作的对非限制性实施方式的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：
图1是根据本申请一个实施方式的存储单元的数据读取方法的流程示意图；
图2是根据本申请一个实施方式的三层存储单元的阈值电压分布示意图；
图3是根据本申请一个实施方式的充电的感测节点在放电过程中感测的电压变化示意图；
图4是根据本申请一个实施方式的电压区间中的不同读取级别的读取区域示意图；
图5是根据本申请一个实施方式的不充电的感测节点在放电过程中感测的电压变化示意图；
图6是根据本申请一个实施方式的对锁存器存储的状态值的运算方法的流程示意图；
图7是根据本申请另一个实施方式的存储单元的数据读取方法的流程示意图；
图8是根据本申请又一个实施方式的存储单元的数据读取方法的流程示意图；
图9是根据本申请一个实施方式的存储器的结构示意图。
具体实施方式
为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本申请的教导的情况下，本申请中讨论的第一状态值也可被称作第二状态值，第一数据也可称为第二数据，反之亦然。
在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
需要说明的是，在不冲突的情况下，本申请中的实施方式及实施方式中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施方式来详细说明本申请。
此外，在本申请中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。
图1是根据本申请的实施方式的存储单元的数据读取方法的流程示意图。如图1所示，本实施方式提供的存储单元的数据读取方法100包括：在步骤S101中，在施加默认读电压的情况下，多次对处于高态的第一存储单元进行读取得到多个感测电压；接着在步骤S102中，将多个感测电压与预设的参考电压进行比较，以确定最终状态值；最后在步骤S103中，对第一存储单元施加最终状态值对应的读电压，以对第一存储单元进行读取。
下面对步骤S101～S103分别做进一步的描述。
在步骤S101中，在施加默认读电压的情况下，多次对处于高态的第一存储单元进行读取得到多个感测电压。
其中，读电压为施加在控制栅(CG)和衬底之间的读操作电压。当读电压超过存储单元的阈值电压时，该存储单元被导通。
阈值电压可以通过写操作充电来控制，通过写操作将存储单元充电完成后，其对应的阈值电压在读取数据时可以映射成不同的数据值，从而使得一个存储单元可以存储多个数据位。例如，某个存储单元的阈值电压Vth可以设计成VTH1、VTH2或VTH3等更多的电压区间，当数据存储在不同的电压区间后进行数据读取时，不同的阈值电压(例如VTH2或VTH3)就分别对应了不同的存储数据值(例如001或111)。如图2所示为TLC(Triple Level Cell，三层存储单元)的阈值电压分布示意图，横坐标为阈值电压，纵坐标为存储单元的数量(#ofcells)。共有8个数据值，采用了8个电压区间L0～L7，其中L0表示数据“111”，数据处于擦除状态“Erase”，其余7个电压区间L1～L7采用二进制码编码可以分别表示写入的数据为“110”～“000”。
高态为存储单元的阈值电压处于电压分布态的大于等于预设阈值的状态。其中，预设阈值可以根据具体要求设定。本实施方式中将处于高态的存储单元称为第一存储单元。例如，参见图2，可将阈值电压在L4～L7电压区间的存储单元定义为处于高态的存储单元，即第一存储单元，阈值电压在L0～L3电压区间的存储单元定义为低态的第二存储单元。
为了在读取处于高态的第一存储单元时能够减少读取失败的次数，可以通过多次读取第一存储单元后在片内选择性地给用户提供读取结果，以补偿部分或全部的阈值电压的偏移带来的影响，减少读取失败的次数，从而降低正确读取的时间，提高存储单元的数据读取效率。
在步骤S102中，将多个感测电压与预设的参考电压进行比较，以确定最终状态值。
在读取存储单元中存储的数据时，通常是以页(Page)为单位进行一次读取。每一页包括多个存储单元，因此在一次读取中，将读取多个存储单元的电压。对于每一个存储单元读取到的电压，通过与参考电压进行比较，来确定该存储单元是否导通，并将其导通或未导通的结果存储在该存储单元的其中一个锁存器中。
其中，参考电压是根据施加的读电压和各存储单元的阈值电压综合确定的，或者可根据经验值进行设定。
每个存储单元设置有多个锁存器，每个锁存器用于存储每一次读取的电压与参考电压的比较的结果对应的状态值。一般来说，每个锁存器可存储“0”或“1”两个状态值。例如，当读取的电压大于或等于参考电压时，表示该存储单元被导通，则将状态值“1”存储在该锁存器中；当读取的电压小于参考电压时，表示该存储单元未导通，则将状态值“0”存储在该锁存器中。
在本实施方式中，每个存储单元的锁存器的数量是相同的，其数量与读取处于高态的各第一存储单元的电压的次数是相关的。具体来说，每个存储单元用于存储每一次读取的电压与参考电压的比较的结果的数量与读取处于高态的各第一存储单元的电压的次数是相等的，后续为了存储运算结果，每个存储单元还设置有额外的锁存器。
例如，在施加默认读电压的情况下，3次读取处于高态的各第一存储单元的电压。则每个存储单元设置有4个锁存器D1、D2、D3和D4，其中D1、D2和D3分别用于存储第一次、第二次和第三次读取的电压与参考电压的比较的结果，D4用于存储根据多个存储单元的锁存器中存储的状态值进行运算后的运算结果。
可以根据多个比较的结果设置各个第一存储单元的状态值，并从各个所述状态值中选择一个状态值作为所述最终状态值。具体地，通过对每个存储单元的锁存器中存储的状态值进行比较，可以确定该存储单元在多次读取过程中，是否读取到阈值电压；并通过对各个存储单元进行统计，可以确定每次读取过程中读取到阈值电压的计数；最后通过比较各次的计数的大小，来确定较优的状态值作为最终状态值进行输出，以减少后续读取失败的次数，从而降低正确读取的时间，提高存储单元的数据读取效率。
在步骤S103中，对第一存储单元施加最终状态值对应的读电压，以对第一存储单元进行读取。具体地，确定最终状态值后，可以对第一存储单元施加该最终状态值对应的读电压，然后基于该读电压通过感测节点进行读取。
需要说明的是，在多次读取第一存储单元时，所施加的均为默认读电压，即每次读取第一存储单元时施加的读电压是相同的。而本实施方式采用感测节点来读取存储单元的电压，感测节点为电路中用于感测存储单元的电压的节点，每个存储单元均对应一个感测节点。通过各感测节点分别多次读取各第一存储单元的电压。当控制栅和衬底之间施加了默认读电压后，感测节点会进行放电。在感测节点放电的过程中，第一存储单元所施加的电压会发生变化，通过感测节点能够感测第一存储单元被施加的实际电压，即为每次读取的电压，并通过将每次读取的电压与预设的参考电压进行比较来确定第一存储单元是否被导通，其可以等效为通过将所施加的读电压与阈值电压进行比较来确定第一存储单元是否被导通。
为了增加感测节点的放电时间，以尽可能地在感测节点完全放电的过程中能够读取更多的次数，提高读取的精度，可以在第M次读取第一存储单元后，对感测节点进行一次充电，并在感测节点继续放电的过程中，通过感测节点继续读取第一存储单元，其中，M为正整数。
如图3所示为感测节点(SO)在放电过程中感测的电压变化示意图，其经历了3次放电过程和1次充电过程。其中，T1～T2时间段为第一次短时间快速放电过程，在该第一次放电过程中，读取区域a的第一存储单元的电压降到参考电压VREF以下，读取区域b、c和d的第一存储单元的电压降到参考电压VREF以上。T2～T3时间段为各感测节点(SO)第一次读取各第一存储单元的电压的过程。T3～T4时间段经历了一次充电过程，为了提高数据读取效率，充电过程仅对阈值电压较大的第一存储单元充电，在本实施方式中，仅对第一次放电后读取的电压大于或等于参考电压VREF的读取区域b、c和d内的第一存储单元的感测节点进行充电，以提高实际施加到读取区域b、c和d内的第一存储单元的读电压。T4～T5时间段为第二次放电过程，T5～T6时间段为第二次电压读取过程，T6～T7时间段为第三次放电过程，T7～T8时间段为第三次电压读取过程。
其中，图3中的读取区域a、b、c和d分别为图4所示的电压区间L7中的4个不同读取级别的读取区域。读取区域a为比低一级读电压读取级别更低的读取区域，读取区域b为在低一级读电压和默认读电压之间的读取区域，读取区域c为在默认读电压和高一级读电压之间的读取区域，读取区域d为比高一级读电压读取级别更高的读取区域。其中，低一级读电压为比默认读电压低一个读取级别的读电压，高一级读电压为比默认读电压高一个读取级别的读电压。
本实施方式进行多次读取处于高态的各第一存储单元的电压时，采用从低到高的连续读取级别进行读取，因此每次读取之间将存在固定的错误模式。
需要说明的是，本实施方式采用比默认读电压低一级或高一级的读电压进行比较，以提高读取精度。也可以根据需要选择比默认读电压低N级或高N级的读电压进行比较，N为大于1的正整数。
在另一实施方式中，感测节点(SO)无充电过程，一次性进行3次放电。如图5所示为无充电的感测节点(SO)在放电过程中感测的电压变化示意图，其经历了3次放电过程。其中，T1～T2时间段为第一次放电过程，在该第一次放电过程中，读取区域a的第一存储单元的电压降到参考电压VREF以下，读取区域b、c和d的第一存储单元的电压降到参考电压VREF以上。T2～T3时间段为各感测节点(SO)第一次读取各第一存储单元的电压的过程。T3～T4时间段为第二次放电过程，T4～T5时间段为第二次电压读取过程，T5～T6时间段为第三次放电过程，T6～T7时间段为第三次电压读取过程。
具体来说，上述步骤S102可以进一步包括：分别将各第一存储单元每次读取的电压与预设的参考电压进行比较；若读取的电压小于参考电压，则将第一状态值存储在读取的电压小于参考电压的第一存储单元的锁存器中；若读取的电压大于等于参考电压，将第二状态值存储在读取的电压大于或等于参考电压的第一存储单元的锁存器中。
其中，第一状态值和第二状态值为锁存器可以存储的两个状态值，一般通过“0”或“1”来表示两个状态值。
例如，当读取的第一存储单元的电压小于参考电压时，可以将“0”存储在该第一存储单元的锁存器中；当读取的第一存储单元的电压大于等于参考电压时，可以将“1”存储在该第一存储单元的锁存器中。
通过在锁存器中存储第一状态值或第二状态值，后续可直接对锁存器中存储的第一状态值或第二状态值进行异或运算，记录异或运算为1的数量，即可确定阈值电压为当前实际读电压的第一存储单元的数量。
具体地，上述步骤S101可以包括：
三次读取第一存储单元。
相应地，上述步骤S102可以包括：
第一次读取各第一存储单元的阈值电压后，将各第一存储单元读取的阈值电压与参考电压进行比较，将第一状态值存储在各第一存储单元中的存储单元S1的第一锁存器中，并将第二状态值存储在各第一存储单元中的存储单元S2的第一锁存器中，存储单元S1为第一次读取的阈值电压小于参考电压的第一存储单元，存储单元S2为第一次读取的阈值电压大于或等于参考电压的第一存储单元；
第二次读取各存储单元S2的阈值电压后，将各存储单元S2读取的阈值电压与参考电压进行比较，将第一状态值存储在各存储单元S2中的存储单元S3的第二锁存器中，并将第二状态值存储在各存储单元S2中的存储单元S4的第二锁存器中，存储单元S3为第二次读取的阈值电压小于参考电压的第一存储单元，存储单元S4为第二次读取的阈值电压大于或等于参考电压的第一存储单元；以及
第三次读取各存储单元S4的电压后，将各存储单元S4读取的阈值电压与参考电压进行比较，将第一状态值存储在各存储单元S4中的存储单元S5的第三锁存器中，并将第二状态值存储在各存储单元S4中的存储单元S6的第三锁存器中，存储单元S5为第三次读取的阈值电压小于参考电压的第一存储单元，存储单元S6为第三次读取的阈值电压大于或等于参考电压的第一存储单元。
具体地，参见图3和图5，读取高态的各第一存储单元的阈值电压的次数均为三次。
以图5为例，读取四个第一存储单元A、B、C和D，分别为读取区域a、b、c和d中的第一存储单元，上述步骤S102可以包括：
第一次读取第一存储单元A、B、C和D的阈值电压Va1、Vb1、Vc1和Vd1后(参见图5的T2～T3时间段)，将各第一存储单元读取的阈值电压Va1、Vb1、Vc1和Vd1分别与参考电压VREF进行比较，得到Va1＜VREF、Vb1＞VREF、Vc1＞VREF、Vd1＞VREF，则分别将“0”、“1”、“1”和“1”存入四个第一存储单元的第一锁存器D1中。
第二次读取第一存储单元B、C和D的阈值电压Vb2、Vc2和Vd2后(参见图5的T4～T5时间段)，将各第一存储单元读取的阈值电压Vb2、Vc2和Vd2分别与参考电压VREF进行比较，得到Vb2＜VREF、Vc2＞VREF、Vd2＞VREF，则分别将“0”、“1”和“1”存入三个第一存储单元的第二锁存器D2中。
第三次读取第一存储单元C和D的阈值电压Vc3和Vd3后(参见图5的T6～T7时间段)，将各第一存储单元读取的阈值电压Vc3和Vd3分别与参考电压VREF进行比较，得到Vc3＜VREF、Vd3＞VREF，则分别将“0”和“1”存入两个第一存储单元的第三锁存器D3中。
需要说明的是，当读取的次数足够多时，能够找到阈值电压的波谷，即对应图4中电压区间L7最右侧的阈值电压。
上述步骤S102可以进一步包括：分别对所述各第一存储单元存储状态值的锁存器的各相邻的锁存器进行异或运算，并将各运算的结果计入对应的计数器；若各计数器的计数不相等，则将计数最小的计数器对应的锁存器的状态值作为最终状态值进行输出；否则将默认读电压对应的锁存器的状态值作为最终状态值进行输出。
当各第一存储单元存储状态值的锁存器的数量为三个时，将各第一存储单元的第二锁存器中存储的状态值分别与当前第一存储单元的第一锁存器和第三锁存器的状态值进行异或运算，并通过计数电路将各运算的结果分别计入第一计数器和第二计数器。相应地，确定最终状态值的步骤包括：
若的计数小于第二计数器的计数，则将第一计数器对应的锁存器的状态值作为最终状态值进行输出；
若第一计数器的计数大于第二计数器的计数，则将第二计数器对应的锁存器的状态值作为最终状态值进行输出；以及
若第一计数器的计数等于第二计数器的计数，则将默认读电压对应的锁存器的状态值作为最终状态值进行输出。
其中，计数电路和各感测节点对应的电路的功能均可以在芯片上实现。
具体来说，当存储状态值的锁存器的数量为3时，即每个第一存储单元均设置有锁存器D1、D2和D3，则记录默认读电压对应的比较的结果的锁存器为第二锁存器D2。
如图6所示为对锁存器存储的状态值的运算方法600的流程示意图。其中每个锁存器D1中存储有每个第一存储单元第一次读取(对应图4中的低一级读电压)时存储的状态值，每个锁存器D2中存储有每个第一存储单元第二次读取(对应图4中的默认读电压)时存储的状态值，每个锁存器D3中存储有每个第一存储单元第三次读取(对应图4中的高一级读电压)时存储的状态值，每次存储器D4用于存储锁存器D1、D2和D3的状态值进行运算后的值。
通过异或运算XOR来确定当前读电压对应的第一存储单元的数量。当异或运算XOR的结果为1时，表示前后2次读取的结果不同，即读到了阈值电压。每读一次，会在每个第一存储单元的一个锁存器中记录一次比较结果。因此计数b表示第一次和第二次读取时读到的导通的第一存储单元的数量，计数c表示第二次和第三次读取时读到的导通的第一存储单元的数量。
参见图6，首先将各第一存储单元的第一锁存器D1中存储的状态值与第二锁存器D2中存储的状态值进行异或运算，并将运算的结果存入第四锁存器D4；然后通过计数b统计所有的第四锁存器D4中结果为“1”的数量，并通过错误位统计电路(FBC)获取计数b；接着将各第一存储单元的第二锁存器D2中存储的状态值与第三锁存器D3中存储的状态值进行异或运算，并将运算的结果存入第四锁存器D4；再然后通过计数c重新统计所有的第四锁存器D4中结果为“1”的数量，并通过错误位统计电路(FBC)获取计数c；最后比较b和c的大小：若b小于c，则将低一级读电压对应的锁存器的状态值作为最终状态值进行输出，输出第一次读取时的数据，即为存储在D1中的数据(状态值)；若b大于c，则将高一级读电压对应的锁存器的状态值作为最终状态值进行输出，输出第三次读取时的数据，即为存储在D3中的数据(状态值)；若b＝c，则将默认读电压对应的锁存器的状态值作为最终状态值进行输出，输出第二次读取时的数据，即为存储在D2中的数据(状态值)；
图7是根据本申请的另一实施方式的存储单元的数据读取方法的流程示意图。如图7所示，本实施方式提供的存储单元的数据读取方法700包括：在步骤S701中，在施加默认读电压的情况下，多次对处于高态的第一存储单元进行读取得到多个感测电压；接着在步骤S702中，将多个感测电压与预设的参考电压进行比较，以确定最终状态值；然后在步骤S703中，对第一存储单元施加最终状态值对应的读电压，以对第一存储单元进行读取；接着在步骤S704中，在施加最终状态值对应的读电压的情况下，对第一存储单元进行读取得到第一数据；再然后在步骤S705中，对处于低态的第二存储单元施加所述默认读电压或者所述最终状态值对应的读电压，以对所述第二存储单元进行读取得到第二数据，其中，低态为存储单元的阈值电压小于预设阈值的状态；最后在步骤S706中，将各第一存储单元的第一数据和第二存储单元的第二数据进行组合后，输出整页数据。
其中步骤S701～S703与图1对应的实施方式相同，此处不再赘述。
在步骤S704中，在施加最终状态值对应的读电压的情况下，对第一存储单元进行读取得到第一数据。
通过施加最终状态值对应的读电压读取第一存储单元时，较之通过默认读电压读取时，能够补偿部分或全部的阈值电压的偏移，减少读取失败的次数，因此读取的第一存储单元的第一数据是相对默认读电压优化后的读取数据。
在步骤S705中，在施加默认读电压或最终状态值对应的读电压的情况下，对第二存储单元进行读取得到第二数据。
对于处于低态的第二存储单元，其阈值电压的偏移相对较小，因此在读取第二存储单元时，可以通过默认读电压与处于高态的第一存储单元并行读取，也可以通过最终状态值对应的读电压与处于高态的第一存储单元部分并行读取。
在步骤S706中，将各第一存储单元的第一数据和各第二存储单元的第二数据进行组合后，输出整页数据。
其中，整页数据为以页为单位进行读取得到的数据。
在读取存储单元中存储的数据时，通常是以页为单位进行一次读取。因此将处于高态的第一数据和处于低态的第二数据根据编码规则进行组合后，能够输出完整的页数据。
具体地，也可参见图8所示的本实施方式的存储单元的数据读取方法800的流程示意图。当接收到对第一存储单元的读取指令后，多次读取处于高态的第一存储单元得到多个感测电压，即读取阈值电压大于等于预设阈值的存储单元的电压，并将每次读取的感测电压与参考电压进行比较的结果进行存储；然后根据每次读取时存储的结果进行计数，选择更优的读取结果，确定读取结果更优的最终状态值对应的读电压，施加该最终状态值对应的读电压后重新对第一存储单元进行读取；同时读取处于低态的第二存储单元；接着对高态的读取结果和低态的读取结果进行组合，最后输出整页数据。
本实施方式所输出的整页数据是通过施加最终状态值对应的读电压重新读取处于高态的各第一存储单元的电压，能够补偿部分或全部的阈值电压的偏移带来的影响，减少ECC的纠错数量和校验次数，从而降低正确读取的时间，提高存储单元的数据读取效率。
图9是根据本申请实施方式的存储器900的框图。如图9所示，存储器900可包括存储单元阵列910和外围电路920。外围电路920可包括地址解码器921、感测电路922、计数电路923、比较电路924、I/O电路925、逻辑控制电路926以及电压产生器927。
存储单元阵列910可通过诸如字线WL、虚设字线DWL、顶部选择线TSL以及底部选择线BSL与地址解码器921连接，通过例如位线BL与感测电路922连接。存储单元阵列910可包括多个存储块BLK1～BLKz，每个存储块可包括多个页(Page)。示例性地，存储器900以存储块BLK为单位执行擦除操作，以页为单位执行编程操作或读取操作。
地址解码器921可响应于控制逻辑电路926而控制与存储单元阵列连接的字线WL、虚设字线DWL、顶部选择线TSL以及底部选择线BSL。换言之，地址解码器921可接收来自控制逻辑电路926的地址ADDR并对其进行解码，并根据解码后的地址ADDR选择存储单元阵列910中多个存储块BLK1～BLKz中的一个，进一步地，可选择所选择的存储块中的多个页中的一个。每条字线WL可用于控制一个页。地址解码器921可将字线WL所需的电压从电压产生器927提供至所选择的存储块BLK中选择的字线WL。示例性地，在编程操作中，地址解码器921可将编程电压Vpgm提供至选择的虚设字线DWL，使得选择的虚设字线DWL对应的虚设存储单元被编程。
控制逻辑电路926可响应于来自I/O电路925的命令CMD(例如编程命令和读取命令)和地址ADDR来控制地址解码器921、感测电路922以及电压产生器927。此外，控制逻辑电路926可控制存储器900通过多步方法执行编程操作。多步方法可多次执行编程操作以配置期望的编程状态，并且可包括预/主编程方法、重编程方法、影子编程方法等。
电压产生器927可在控制逻辑电路926的控制下生成将要提供给包括字线WL、虚设字线DWL、顶部选择线TSL以及底部选择线BSL所需的电压。示例性地，提供给虚设字线DWL的电压可包括编程电压Vpgm和偏置电压Vbias。
感测电路922可根据操作模式而作为写入驱动器或读出放大器。示例性地，在编程操作中，感测电路922可向存储单元阵列910的位线BL提供与需要编程的数据DATA相对应的位线电压。数据DATA可为需要编程的多位数据。在读取操作中，感测电路922可通过位线BL感测存储于所选择的存储单元中的数据，并将感测到的数据DATA输出至I/O电路925。感测电路922可包括分别连接至位线BL的多个页缓冲器。
具体地，感测电路922被配置为：在施加默认读电压的情况下，多次对处于高态的第一存储单元进行读取得到多个感测电压，其中，高态为存储单元的阈值电压大于等于预设阈值的状态；以及将多个感测电压与预设的参考电压进行比较，以确定最终状态值；其中，感测电路还用于对第一存储单元施加最终状态值对应的读电压，以对第一存储单元进行读取。
进一步地，感测电路922被配置为：
在感测节点放电的过程中，通过各感测节点对第一存储单元进行读取；在第M次读取第一存储单元后，对各感测节点进行充电，M为正整数；以及在各感测节点继续放电的过程中，通过各感测节点继续读取第一存储单元得到感测电压。
进一步地，感测电路922被配置为：
仅对第M次读取的电压大于或等于参考电压的第一存储单元的各感测节点进行充电。
进一步地，感测电路922被配置为：
将多个感测电压与预设的参考电压进行比较，并根据多个比较的结果设置各个处于高态的第一存储单元的状态值；以及
从各个状态值中选择一个状态值作为最终状态值。
进一步地，感测电路922被配置为：
若比较的结果为感测电压小于参考电压，则将第一状态值存储在感测电压小于参考电压的第一存储单元的锁存器中；否则将第二状态值存储在感测电压大于或等于参考电压的第一存储单元的锁存器中。
进一步地，感测电路922被配置为：对各个状态值进行异或运算；计数电路923被配置为：对运算的结果进行计数；以及
比较电路924被配置为：根据计数的结果进行比较，并选择一个锁存器的状态值作为最终状态值。
进一步地，感测电路922被配置为：
分别对存储状态值的锁存器的各相邻的锁存器进行异或运算，并通过计数电路923将各运算的结果计入对应的计数器。
进一步地，比较电路924被配置为：
若对计数的结果进行比较后确定各计数器的计数不相等，则将计数最小的计数器对应的锁存器的状态值作为最终状态值；否则将默认读电压对应的锁存器的状态值作为最终状态值。
进一步地，感测电路922被配置为：
对处于低态的第二存储单元施加默认读电压或者最终状态值对应的读电压，以对第二存储单元进行读取，其中，低态为存储单元的阈值电压小于预设阈值的状态。
根据本申请的实施方式，本申请还提供了一种存储系统和一种可读存储介质。存储系统可包括本申请任意实施方式所述的存储器。存储器存储有可被至少一个处理器执行的指令，指令被至少一个处理器执行，以使至少一个处理器能够执行本申请任意实施方式所述的存储单元的数据读取方法。
存储介质可存储有计算机程序，该程序被处理器执行时实现本申请任意实施方式所述的存储单元的数据读取方法。计算机程序产品可包括计算机程序，该计算机程序在被处理器执行时实现本申请任意实施方式所述的存储单元的数据读取方法。此处描述的系统和技术的各种实施方式可以在数字电子电路系统、集成电路系统、专用ASIC(专用集成电路)、计算机硬件、固件、软件、和/或它们的组合中实现。这些各种实施方式可以包括：实施在一个或者多个计算机程序中，该一个或者多个计算机程序可在包括至少一个可编程处理器的可编程系统上执行和/或解释，该可编程处理器可以是专用或者通用可编程处理器，可以从存储系统、至少一个输入装置、和至少一个输出装置接收数据和指令，并且将数据和指令传输至该存储系统、该至少一个输入装置、和该至少一个输出装置。
这些计算程序(也称作程序、软件、软件应用、或者代码)包括可编程处理器的机器指令，并且可以利用高级过程和/或面向对象的编程语言、和/或汇编/机器语言来实施这些计算程序。如本文使用的，术语“机器可读介质”和“计算机可读介质”指的是用于将机器指令和/或数据提供给可编程处理器的任何计算机程序产品、设备、和/或装置(例如，磁盘、光盘、存储器、可编程逻辑装置(PLD))，包括，接收作为机器可读信号的机器指令的机器可读介质。术语“机器可读信号”指的是用于将机器指令和/或数据提供给可编程处理器的任何信号。
为了提供与用户的交互，可以在计算机上实施此处描述的系统和技术，该计算机具有：用于向用户显示信息的显示装置(例如，CRT(阴极射线管)或者LCD(液晶显示器)监视器)；以及键盘和指向装置(例如，鼠标或者轨迹球)，用户可以通过该键盘和该指向装置来将输入提供给计算机。其它种类的装置还可以用于提供与用户的交互；例如，提供给用户的反馈可以是任何形式的传感反馈(例如，视觉反馈、听觉反馈、或者触觉反馈)；并且可以用任何形式(包括声输入、语音输入或者、触觉输入)来接收来自用户的输入。
可以将此处描述的系统和技术实施在包括后台部件的计算系统(例如，作为数据服务器)、或者包括中间件部件的计算系统(例如，应用服务器)、或者包括前端部件的计算系统(例如，具有图形用户界面或者网络浏览器的用户计算机，用户可以通过该图形用户界面或者该网络浏览器来与此处描述的系统和技术的实施方式交互)、或者包括这种后台部件、中间件部件、或者前端部件的任何组合的计算系统中。可以通过任何形式或者介质的数字数据通信(例如，通信网络)来将系统的部件相互连接。通信网络的示例包括：局域网(LAN)、广域网(WAN)和互联网。
计算机系统可以包括客户端和服务器。客户端和服务器一般远离彼此并且通常通过通信网络进行交互。通过在相应的计算机上运行并且彼此具有客户端-服务器关系的计算机程序来产生客户端和服务器的关系。
以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (20)

1.存储单元的数据读取方法，其特征在于，所述方法包括：
在施加默认读电压的情况下，多次对处于高态的第一存储单元进行读取得到多个感测电压，其中，所述高态为存储单元的阈值电压大于等于预设阈值的状态；
将多个所述感测电压与预设的参考电压进行比较，确定每次读取过程中读取到阈值电压的计数，并根据所述计数的结果，确定最终状态值；
对所述第一存储单元施加所述最终状态值对应的读电压，以对所述第一存储单元进行读取。
2.根据权利要求1所述的方法，其特征在于，所述多次对处于高态的第一存储单元进行读取得到多个感测电压的步骤包括：
在感测节点放电的过程中，通过各感测节点对所述第一存储单元进行读取；
在第M次读取所述第一存储单元后，对所述各感测节点进行充电，M为正整数；以及
在所述各感测节点继续放电的过程中，通过所述各感测节点继续读取所述第一存储单元得到感测电压。
3.根据权利要求2所述的方法，其特征在于，所述对所述各感测节点进行充电的步骤包括：
仅对第M次读取的电压大于或等于所述参考电压的第一存储单元的各感测节点进行充电。
4.根据权利要求1所述的方法，其特征在于，所述将多个所述感测电压与预设的参考电压进行比较，以确定最终状态值的步骤包括：
将多个所述感测电压与预设的参考电压进行比较，并根据多个比较的结果设置各个处于所述高态的第一存储单元的状态值；以及
从各个所述状态值中选择一个状态值作为最终状态值。
5.根据权利要求4所述的方法，其特征在于，所述根据多个比较的结果设置各个处于所述高态的第一存储单元的状态值的步骤包括：
若比较的结果为所述感测电压小于所述参考电压，则将第一状态值存储在所述感测电压小于所述参考电压的第一存储单元的锁存器中；否则
将第二状态值存储在所述感测电压大于或等于所述参考电压的第一存储单元的锁存器中。
6.根据权利要求4所述的方法，其特征在于，所述从各个所述状态值中选择一个状态值作为最终状态值的步骤包括：
对各个所述状态值进行异或运算，并对运算的结果进行计数；以及
根据计数的结果选择一个锁存器的状态值作为最终状态值。
7.根据权利要求6所述的方法，其特征在于，所述对各个所述状态值进行异或运算，并对运算的结果进行计数的步骤包括：
分别对存储状态值的锁存器的各相邻的锁存器进行异或运算，并将各运算的结果计入对应的计数器。
8.根据权利要求7所述的方法，其特征在于，所述根据计数的结果选择一个锁存器的状态值作为最终状态值的步骤包括：
若各计数器的计数不相等，则将计数最小的计数器对应的锁存器的状态值作为最终状态值；否则
将所述默认读电压对应的锁存器的状态值作为最终状态值。
9.根据权利要求1-8任一项所述的方法，其特征在于，所述将多个所述感测电压与预设的参考电压进行比较，以确定最终状态值之后，所述方法还包括：
对处于低态的第二存储单元施加所述默认读电压或者所述最终状态值对应的读电压，以对所述第二存储单元进行读取，其中，所述低态为存储单元的阈值电压小于所述预设阈值的状态。
10.一种存储器，包括：多个存储串、多条虚设字线、多条选择线以及外围电路，其中，每条虚设字线与所述多个存储串上的多个存储单元连接，每条选择线与所述多个存储串上的多个选择晶体管连接，所述外围电路被配置为在编程执行阶段执行编程操作，其特征在于，
所述外围电路包括感测电路，所述感测电路被配置为：
在施加默认读电压的情况下，多次对处于高态的第一存储单元进行读取得到多个感测电压，其中，所述高态为存储单元的阈值电压大于等于预设阈值的状态；以及
将多个所述感测电压与预设的参考电压进行比较，确定每次读取过程中读取到阈值电压的计数，并根据所述计数的结果，确定最终状态值；
其中，所述感测电路还用于对所述第一存储单元施加所述最终状态值对应的读电压，以对所述第一存储单元进行读取。
11.根据权利要求10所述的存储器，其特征在于，所述感测电路被进一步配置为：
在感测节点放电的过程中，通过各感测节点对所述第一存储单元进行读取；
在第M次读取所述第一存储单元后，对所述各感测节点进行充电，M为正整数；以及
在所述各感测节点继续放电的过程中，通过所述各感测节点继续读取所述第一存储单元得到感测电压。
12.根据权利要求11所述的存储器，其特征在于，所述感测电路被进一步配置为：
仅对第M次读取的电压大于或等于所述参考电压的第一存储单元的各感测节点进行充电。
13.根据权利要求10所述的存储器，其特征在于，所述感测电路被进一步配置为：
将多个所述感测电压与预设的参考电压进行比较，并根据多个比较的结果设置各个处于所述高态的第一存储单元的状态值；以及
从各个所述状态值中选择一个状态值作为最终状态值。
14.根据权利要求13所述的存储器，其特征在于，所述感测电路被进一步配置为：
若所述比较的结果为所述感测电压小于所述参考电压，则将第一状态值存储在所述感测电压小于所述参考电压的第一存储单元的锁存器中；否则
将第二状态值存储在所述感测电压大于或等于所述参考电压的第一存储单元的锁存器中。
15.根据权利要求13所述的存储器，其特征在于，所述感测电路被进一步配置为：
对各个所述状态值进行异或运算；
所述外围电路还包括比较电路和计数电路；
所述计数电路被配置为：
对运算的结果进行计数；以及
所述比较电路被配置为：
根据计数的结果进行比较，并选择一个锁存器的状态值作为最终状态值。
16.根据权利要求15所述的存储器，其特征在于，所述感测电路被进一步配置为：
分别对存储状态值的锁存器的各相邻的锁存器进行异或运算，并通过所述计数电路将各运算的结果计入对应的计数器。
17.根据权利要求16所述的存储器，其特征在于，所述比较电路被进一步配置为：
若对所述计数的结果进行比较后确定各计数器的计数不相等，则将计数最小的计数器对应的锁存器的状态值作为最终状态值；否则
将所述默认读电压对应的锁存器的状态值作为所述最终状态值。
18.根据权利要求10-17任一项所述的存储器，其特征在于，所述感测电路被进一步配置为：
对处于低态的第二存储单元施加所述默认读电压或者所述最终状态值对应的读电压，以对所述第二存储单元进行读取，其中，所述低态为存储单元的阈值电压小于所述预设阈值的状态。
19.一种存储系统，包括权利要求10-18任一项所述的存储器，其中，
所述存储器存储有可被至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行权利要求1-9中任一项所述的方法。
20.一种存储有计算机指令的非瞬时计算机可读存储介质，所述计算机指令用于使计算机执行权利要求1-9中任一项所述的方法。
CN202110795984.7A 2021-07-14 2021-07-14 存储单元的数据读取方法、存储器、存储系统及存储介质 Active CN113553213B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110795984.7A CN113553213B (zh) 2021-07-14 2021-07-14 存储单元的数据读取方法、存储器、存储系统及存储介质

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110795984.7A CN113553213B (zh) 2021-07-14 2021-07-14 存储单元的数据读取方法、存储器、存储系统及存储介质

Publications (2)

Publication Number Publication Date
CN113553213A CN113553213A (zh) 2021-10-26
CN113553213B true CN113553213B (zh) 2022-11-04

Family

ID=78131824

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110795984.7A Active CN113553213B (zh) 2021-07-14 2021-07-14 存储单元的数据读取方法、存储器、存储系统及存储介质

Country Status (1)

Country Link
CN (1) CN113553213B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103392206A (zh) * 2010-12-23 2013-11-13 桑迪士克以色列有限公司 以非均匀布置的参考阈值电压读取软位的非易失性多位存储器和方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120109203A (ko) * 2011-03-28 2012-10-08 에스케이하이닉스 주식회사 플래시 메모리 장치 및 그의 독출 전압 생성 방법
US9036415B2 (en) * 2011-12-21 2015-05-19 Sandisk Technologies Inc. Mitigating variations arising from simultaneous multi-state sensing
KR102302187B1 (ko) * 2017-03-13 2021-09-14 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법 및 비휘발성 메모리 장치
US10381090B2 (en) * 2017-03-31 2019-08-13 Samsung Electronics Co., Ltd. Operation method of nonvolatile memory device and storage device
US10229749B2 (en) * 2017-03-31 2019-03-12 Samsung Electronics Co., Ltd. Nonvolatile memory storage system
CN108735253B (zh) * 2017-04-20 2022-06-21 三星电子株式会社 非易失性存储器存储系统
US10210926B1 (en) * 2017-09-15 2019-02-19 Pure Storage, Inc. Tracking of optimum read voltage thresholds in nand flash devices
KR102402668B1 (ko) * 2018-02-26 2022-05-26 삼성전자주식회사 비휘발성 메모리 장치, 그것의 동작 방법 및 그것을 포함하는 저장 장치
KR102658792B1 (ko) * 2018-09-21 2024-04-18 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103392206A (zh) * 2010-12-23 2013-11-13 桑迪士克以色列有限公司 以非均匀布置的参考阈值电压读取软位的非易失性多位存储器和方法

Also Published As

Publication number Publication date
CN113553213A (zh) 2021-10-26

Similar Documents

Publication Publication Date Title
US20240005988A1 (en) Nonvolatile memory and writing method
US10381089B2 (en) Semiconductor memory system performing read operation based on counted memory cells and operating method thereof
EP2537157B1 (en) Non-volatile storage with temperature compensation based on neighbor state information
US7966546B2 (en) Non-volatile memory with soft bit data transmission for error correction control
US9244763B1 (en) System and method for updating a reading threshold voltage based on symbol transition information
US7966550B2 (en) Soft bit data transmission for error correction control in non-volatile memory
TWI474330B (zh) 用來進行記憶體存取管理之方法以及記憶裝置及其控制器
US9106264B2 (en) Encoding and decoding in flash memories using convolutional-type low-density parity check codes
TWI613674B (zh) 在具有選擇性二元及非二元解碼之快閃記憶體中之偵測及解碼
US8578245B2 (en) Data reading method, memory storage apparatus, and controller thereof
US20170123891A1 (en) Write mapping to mitigate hard errors via soft-decision decoding
KR20210128704A (ko) 컨트롤러 및 컨트롤러의 동작 방법
KR20110028228A (ko) 다중레벨 플래시 메모리의 에러정정
US8385116B2 (en) Nonvolatile semiconductor storage device, controller and threshold adjustment method
EP2074627B1 (en) Segmented bitscan for verification of programming
KR20200111509A (ko) 오류 정정 디코더 및 이를 포함하는 메모리 시스템
CN111951873B (zh) 用于校准存储器单元数据状态的感测的设备及方法
JP2015133161A (ja) 半導体記憶装置
CN111489783A (zh) 具有阶层式错误校正码层的存储器装置
TWI391934B (zh) 非揮發記憶體系統及讀取非揮發儲存器之方法
CN113066517A (zh) 存储器系统及其操作方法
US10790031B1 (en) System handling for first read read disturb
US11532364B2 (en) Controller and operation method thereof
CN113553213B (zh) 存储单元的数据读取方法、存储器、存储系统及存储介质
CN108962322B (zh) 使用非易失性存储器来实施非易失性计数器的方法和系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant