KR20240003140A - 비휘발성 메모리 장치 및 그 동작 방법 - Google Patents

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Abstract

비휘발성 메모리 장치 및 그 동작 방법이 제공된다. 비휘발성 메모리 장치는 제어 신호를 기초로 프로그램 신호 또는 이레이즈 신호를 생성하는 제어 로직 회로, 제어 로직 회로로부터 수신한 프로그램 신호 또는 이레이즈 신호를 기초로, 프로그램 전압과 프로그램 전압보다 큰 이레이즈 전압 중 어느 하나를 생성하는 전압 생성기, 메모리 셀과 메모리 셀에 연결된 스트링 선택 트랜지스터와, 스트링 선택 트랜지스터에 연결된 비트라인과, 스트링 선택 트랜지스터에 연결된 스트링 선택 라인을 포함하는 메모리 셀 어레이, 및 비트라인에 연결되고, 프로그램 신호 또는 이레이즈 신호를 기초로 동작하는 제1 프리차지 트랜지스터를 포함하는 페이지 버퍼 회로를 포함하되, 제1 프리차지 트랜지스터는 프로그램 신호에 응답하여 스트링 선택 트랜지스터가 프로그램될 때, 페이지 버퍼 회로의 내부 전원 전압보다 큰 로그램 전압을 비트라인에 인가하고, 이레이즈 신호에 응답하여 메모리 셀이 이레이즈될 때, 이레이즈 전압을 비트라인에 인가한다.

Description

비휘발성 메모리 장치 및 그 동작 방법{NON VOLATILE MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 비휘발성 메모리 장치 및 그 동작 방법에 관한 것이다.
수직형 낸드(Vertical Nand, VNAND)는 프로그램을 통해 스트링 선택 트랜지스터(String Select Transistor)의 문턱 전압(Threshold Voltage)을 인위적으로 형성해주어야 한다. 이 때, 스트링 선택 트랜지스터의 문턱 전압의 산포의 폭이 좁을수록 스트링 선택 트랜지스터의 동작 마진이 개선될 수 있다.
스트링 선택 트랜지스터의 문턱 전압의 산포의 폭을 좁게 하려면, 읽기 검증(Verify reading)를 통해 패스(pass)된 스트링 선택 트랜지스터는 억제(inhibit)되어야 하는데, 스트링 선택 트랜지스터는 메모리 셀과 달리 채널 부스팅(channel boosting)을 통한 억제(inhibit)가 불가능 하므로, 비트라인(bit line) 전압만으로 억제(inhibit)시켜야 한다.
이때, 스트링 선택 트랜지스터에 대한 프로그램 동작 시 비트라인에 고전압을 인가하여야 억제(inhibit)를 원활히 할 수 있는 바, 비트라인에 고전압을 인가할 수 있는 비휘발성 메모리 장치 및 그 동작 방법에 대한 연구가 진행 중이다.
본 발명이 해결하고자 하는 기술적 과제는 동작 마진이 개선된 비휘발성 메모리 장치 및 그 동작 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 제어 신호를 기초로 프로그램 신호 또는 이레이즈 신호를 생성하는 제어 로직 회로, 제어 로직 회로로부터 수신한 프로그램 신호 또는 이레이즈 신호를 기초로, 프로그램 전압과 프로그램 전압보다 큰 이레이즈 전압 중 어느 하나를 생성하는 전압 생성기, 메모리 셀과 메모리 셀에 연결된 스트링 선택 트랜지스터와, 스트링 선택 트랜지스터에 연결된 비트라인과, 스트링 선택 트랜지스터에 연결된 스트링 선택 라인을 포함하는 메모리 셀 어레이, 및 비트라인에 연결되고, 프로그램 신호 또는 이레이즈 신호를 기초로 동작하는 제1 프리차지 트랜지스터를 포함하는 페이지 버퍼 회로를 포함하되, 제1 프리차지 트랜지스터는 프로그램 신호에 응답하여 스트링 선택 트랜지스터가 프로그램될 때, 페이지 버퍼 회로의 내부 전원 전압보다 큰 로그램 전압을 비트라인에 인가하고, 이레이즈 신호에 응답하여 메모리 셀이 이레이즈될 때, 이레이즈 전압을 비트라인에 인가한다.
상기 기술적 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 제1 메모리 셀과 제1 스트링 선택 트랜지스터에 연결된 제1 비트라인, 제2 메모리 셀과 제2 스트링 선택 트랜지스터에 연결된 제2 비트라인, 제3 메모리 셀과 제3 스트링 선택 트랜지스터에 연결되고, 제1 비트라인과 제2 비트라인 사이에 배치된 제3 비트라인, 제1 비트라인에 연결되고, 제1 프리차지 신호를 기초로 동작하는 제1 프리차지 트랜지스터를 포함하는 제1 프리차지 회로, 제2 비트라인에 연결되고, 제2 프리차지 신호를 기초로 동작하는 제2 프리차지 트랜지스터를 포함하는 제2 프리차지 회로, 제3 비트라인에 연결되고, 제3 프리차지 신호를 기초로 동작하는 제3 프리차지 트랜지스터를 포함하는 제3 프리차지 회로, 제1 비트라인에 연결되고, 제1 디스차지 신호를 기초로 제1 비트라인에 인가된 제1 프리차지 전압을 디스차지하는 제1 디스차지 회로, 제2 비트라인에 연결되고, 제2 디스차지 신호를 기초로 제2 비트라인에 인가된 제2 프리차지 전압을 디스차지하는 제2 디스차지 회로, 제3 비트라인에 연결되고, 제3 디스차지 신호를 기초로 제3 비트라인에 인가된 제3 프리차지 전압을 디스차지하는 제3 디스차지 회로, 및 제1 내지 제3 프라차지 신호와 제1 내지 제3 디스차지 신호를 생성하는 제어 로직 회로를 포함하고, 제어 로직 회로는 제1 시간 동안, 제1 내지 제3 프리차지 트랜지스터를 각각 턴 온시켜 제1 내지 제3 비트라인에 각각 제1 내지 제3 프리차지 전압을 인가하고, 제2 시간 동안, 제1 및 제2 프리차지 트랜지스터를 턴 오프시켜 제1 및 제2 비트라인을 플로팅(floating)시키고, 제3 프리차지 트랜지스터의 턴 온을 유지하여 제3 비트라인이 프리차지 상태를 유지하도록 하고, 제3 시간 동안, 제1 디스차지 회로를 제어하여 제1 비트라인을 접지 전압으로 디스차지하고, 제2 및 제3 디스차지 회로를 제어하여 제2 비트라인과 제3 비트라인이 프리차지 상태를 유지하도록 하고, 제4 시간 동안, 제1 내지 제3 스트링 선택 트랜지스터의 게이트 전극에 프로그램 전압을 인가한다.
상기 기술적 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 동작 방법은, 복수의 메모리 셀과, 복수의 메모리 셀에 연결된 복수의 비트라인과, 복수의 비트라인 각각에 연결된 복수의 프리차지 트랜지스터를 포함하는 페이지 버퍼를 포함하는 비휘발성 메모리 장치에 있어서, 복수의 비트라인을 복수의 프리차지 트랜지스터를 턴 온 하여 제1 전압으로 프리차지하고, 복수의 프리차지 트랜지스터 중에서, 짝수 번째 비트라인들에 연결된 프리차지 트랜지스터들을 턴 오프 시키고, 홀수 번째 비트라인들에 연결된 프리차지 트랜지스터들은 턴 온을 유지하고, 짝수 번째 비트라인들 중 제1 비트라인들을 제2 전압으로 디스차지시키고, 짝수 번째 비트라인들 중 제2 비트라인들과 홀수 번째 비트라인들을 프리차지 상태로 유지하고, 복수의 비트라인들에 연결된 스트링 선택 트랜지스터의 게이트 전극에 프로그램 전압을 인가하는 것을 포함하되, 제1 전압은 페이지 버퍼의 전원 전압 보다 높다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 포함하는 스토리지 시스템을 설명하기 위한 블록도이다.
도 2는 도 1에서 도시한 스토리지 장치를 설명하기 위한 블록도이다.
도 3은 도 2에서 도시한 스토리지 장치를 설명하기 위한 블록도이다.
도 4는 도 1의 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 5는 도 4의 메모리 블록을 설명하기 위한 예시적인 회로도이다.
도 6은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 블록도이다.
도 7은 몇몇 실시예들에 따른 메모리 셀 어레이 및 페이지 버퍼를 설명하기 위한 회로도이다.
도 8은 도 4에서 도시한 전압 생성기의 예시적인 도면이다.
도 9는 홀수 번째 비트라인들과 짝수 번째 비트라인들을 포함하는 복수의 비트라인들을 도시한 예시적인 회로도이다.
도 10은 몇몇 실시예들에 따라 스트링 선택 트랜지스터의 게이트 전극에 프로그램 전압이 인가되는 방식을 구체화한 타이밍 다이어그램이다.
도 11은 짝수 번째 비트라인 그룹에 대한 프로그램 동작을 설명하기 위한 타이밍 다이어그램이다.
도 12는 도 8에서 도시한 멀티플렉서가 프로그램 상태로 셋팅된 상태를 나타내는 도면이다.
도 13 내지 도 16은 몇몇 실시예들에 따른 비휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 회로도이다.
도 17은 홀수 번째 비트라인 그룹에 대한 프로그램 동작을 설명하기 위한 타이밍 다이어그램이다.
도 18은 도 8에서 도시한 멀티플렉서가 이레이즈 상태로 셋팅된 상태를 나타내는 도면이다.
도 19는 몇몇 실시예들에 따른 비휘발성 메모리 장치의 이레이즈 동작을 설명하기 위한 회로도이다.
도 20은 다른 몇몇 실시예들에 따라 스트링 선택 트랜지스터의 게이트 전극에 프로그램 전압이 인가되는 방식을 구체화한 타이밍 다이어그램이다.
도 21은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 포함하는 시스템을 설명하기 위한 예시적인 블록도이다.
이하에서, 첨부된 도면을 참조하여, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치 및 그 동작 방법에 대해서 설명한다.
도 1은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 포함하는 스토리지 시스템을 설명하기 위한 블록도이다.
스토리지 시스템(10)은 호스트(20) 및 스토리지 장치(100)를 포함할 수 있다. 또한, 스토리지 장치(100)는 스토리지 컨트롤러(200) 및 복수의 비휘발성 메모리 장치(NVM, 300_1 내지 300_3)를 포함할 수 있다. 또한, 예시적인 실시예에 따라, 호스트(20)는 호스트 컨트롤러(21) 및 호스트 메모리(22)를 포함할 수 있다. 호스트 메모리(22)는 스토리지 장치(100)로 전송될 데이터, 혹은 스토리지 장치(100)로부터 전송된 데이터를 임시로 저장하기 위한 버퍼 메모리로서 기능할 수 있다.
스토리지 장치(100)는 호스트(20)로부터의 요청에 따라 데이터를 저장하기 위한 저장 매체들을 포함할 수 있다. 일 예로서, 스토리지 장치(100)는 SSD(Solid State Drive), 임베디드(embedded) 메모리 및 착탈 가능한 외장(external) 메모리 중 적어도 하나를 포함할 수 있다. 비휘발성 메모리 장치(300_1 내지 300_3)가 SSD인 경우, 스토리지 장치(100)는 NVMe(non-volatile memory express) 표준을 따르는 장치일 수 있다. 비휘발성 메모리 장치(300)가 임베디드 메모리 혹은 외장(external) 메모리인 경우, 스토리지 장치(100)는 UFS(universal flash storage) 혹은 eMMC(embedded multi-media card) 표준을 따르는 장치일 수 있다. 호스트(20)와 스토리지 장치(100)는 각각 채용된 표준 프로토콜에 따른 패킷을 생성하고 이를 전송할 수 있다.
비휘발성 메모리 장치(300_1 내지 300_3)가 플래시 메모리를 포함할 때, 상기 플래시 메모리는 2D NAND 메모리 어레이나 3D(또는 수직형, Vertical, 또는 본딩-수직형(Bonding Vertical) NAND(VNAND) 메모리 어레이를 포함할 수 있다. 다른 예로서, 스토리지 장치(100)는 다른 다양한 종류의 비휘발성 메모리들을 포함할 수도 있다. 예를 들어, 스토리지 장치(100)는 MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torgue MRAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase RAM), 저항 메모리(Resistive RAM) 및 다른 다양한 종류의 메모리가 적용될 수 있다.
일 실시예에 따라, 호스트 컨트롤러(21)와 호스트 메모리(22)는 별도의 반도체 칩으로 구현될 수 있다. 또는, 일부 실시예들에서, 호스트 컨트롤러(21)와 호스트 메모리(22)는 동일한 반도체 칩에 집적될 수 있다. 일 예로서, 호스트 컨트롤러(21)는 어플리케이션 프로세서(Application Processor)에 구비되는 다수의 모듈들 중 어느 하나일 수 있으며, 상기 어플리케이션 프로세서는 시스템 온 칩(System on Chip, SoC)으로 구현될 수 있다. 또한, 호스트 메모리(22)는 상기 어플리케이션 프로세서 내에 구비되는 임베디드 메모리이거나, 또는 상기 어플리케이션 프로세서의 외부에 배치되는 비휘발성 메모리 또는 메모리 모듈일 수 있다.
호스트 컨트롤러(21)는 호스트 메모리(22)의 데이터(예컨대, 기록 데이터)를 비휘발성 메모리 장치(300_1 내지 300_3)에 저장하거나, 비휘발성 메모리 장치(300)의 데이터(예컨대, 리드 데이터)를 호스트 메모리(22)에 저장하는 동작을 관리할 수 있다.
스토리지 컨트롤러(200)는 호스트 인터페이스(211), 컨트롤러 인터페이스(212) 및 CPU(central processing unit, 213)를 포함할 수 있다. 또한, 스토리지 컨트롤러(200)는 인덱스 리드 유닛(Index Read Unit(IRU), 214), 플래시 변환 레이어(Flash Translation Layer(FTL), 215), 버퍼 메모리(216), ECC(error correction code, 217) 엔진 및 내부 비휘발성 메모리(218)를 더 포함할 수 있다. 스토리지 컨트롤러(200)는 플래시 변환 레이어(FTL, 214)가 로딩되는 워킹 메모리(미도시)를 더 포함할 수 있으며, CPU(211)가 플래시 변환 레이어를 실행하는 것에 의해 비휘발성 메모리에 대한 데이터 기록 및 리드 동작이 제어될 수 있다.
호스트 인터페이스(211)는 호스트(20)와 패킷(packet)을 송수신할 수 있다. 호스트(20)로부터 호스트 인터페이스(211)로 전송되는 패킷은 커맨드(command) 혹은 비휘발성 메모리 장치(300)에 기록될 데이터 등을 포함할 수 있으며, 호스트 인터페이스(211)로부터 호스트(20)로 전송되는 패킷은 커맨드에 대한 응답(response) 혹은 비휘발성 메모리 장치(300_1 내지 300_3)로부터 리드된 데이터 등을 포함할 수 있다. 컨트롤러 인터페이스(212)는 비휘발성 메모리 장치(300_1 내지 300_3)에 기록될 데이터를 비휘발성 메모리 장치(300_1 내지 300_3)로 송신하거나, 비휘발성 메모리 장치(300_1 내지 300_3)로부터 리드된 데이터를 수신할 수 있다. 이러한 컨트롤러 인터페이스(212)는 토글(Toggle) 혹은 온파이(ONFI)와 같은 표준 규약을 준수하도록 구현될 수 있다.
플래시 변환 계층(214)은 어드레스 매핑(address mapping), 웨어-레벨링(wear-leveling), 가비지 콜렉션(garbage collection)과 같은 여러 기능을 수행할 수 있다. 또한, 버퍼 메모리(216)는 비휘발성 메모리 장치(300)에 기록될 데이터 혹은 비휘발성 메모리 장치(300_1 내지 300_3)로부터 리드될 데이터를 임시로 저장할 수 있다. 버퍼 메모리(216)는 스토리지 컨트롤러(200) 내에 구비되는 구성일 수 있으나, 스토리지 컨트롤러(200)의 외부에 배치되어도 무방하다.
ECC 엔진(217)은 비휘발성 메모리 장치(300_1 내지 300_3)로부터 리드되는 리드 데이터에 대한 오류 검출 및 정정 기능을 수행할 수 있다. 보다 구체적으로, ECC 엔진(217)은 비휘발성 메모리 장치(300_1 내지 300_3)에 기입될 기입 데이터에 대하여 패리티 비트(parity bit)들을 생성할 수 있으며, 이와 같이 생성된 패리티 비트들은 기입 데이터와 함께 비휘발성 메모리 장치(300_1 내지 300_3) 내에 저장될 수 있다. 비휘발성 메모리 장치(300_1 내지 300_3)로부터의 데이터 리드 시, ECC 엔진(217)은 리드 데이터와 함께 비휘발성 메모리 장치(300_1 내지 300_3)로부터 리드되는 패리티 비트들을 이용하여 리드 데이터의 에러를 정정하고, 에러가 정정된 리드 데이터를 출력할 수 있다.
도 2는 도 1에서 도시한 스토리지 장치를 설명하기 위한 블록도이다.
도 2를 참조하면, 비휘발성 메모리 장치(300)와 스토리지 컨트롤러(200)는 복수의 채널들(CH1~CHm)을 통해 연결될 수 있다.
비휘발성 메모리 장치(300)는 복수의 비휘발성 메모리 장치들(NVM11~NVMmn)을 포함할 수 있다. 복수의 비휘발성 메모리 장치들(NVM11~NVMmn)은 도 1의 비휘발성 메모리 장치(300_1 내지 300_3)에 대응될 수 있다. 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 대응하는 웨이(way)를 통해 복수의 채널들(CH1~CHm) 중 하나에 연결될 수 있다. 예시적인 실시 예에서, 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 스토리지 컨트롤러(200)로부터의 개별적인 명령에 따라 동작할 수 있는 임의의 메모리 단위로 구현될 수 있다. 예를 들어, 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 칩(chip) 또는 다이(die)로 구현될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
스토리지 컨트롤러(200)는 복수의 채널들(CH1~CHm)을 통해 비휘발성 메모리 장치(300)와 신호들을 송수신할 수 있다. 예를 들어, 스토리지 컨트롤러(200)는 채널들(CH1~CHm)을 통해 비휘발성 메모리 장치(300)로 커맨드들(CMDa~CMDm), 어드레스들(ADDRa~ADDRm), 및 데이터(DATAa~DATAm)를 비휘발성 메모리 장치(300)로 전송하거나, 비휘발성 메모리 장치(300)로부터 데이터(DATAa~DATAm)를 수신할 수 있다.
스토리지 컨트롤러(200)는 각각의 채널을 통해 해당 채널에 연결된 비휘발성 메모리 장치들(300) 중 하나를 선택하고, 선택된 비휘발성 메모리 장치와 신호들을 송수신할 수 있다.
스토리지 컨트롤러(200)는 서로 다른 채널들을 통해 비휘발성 메모리 장치(300)와 신호들을 병렬적으로 송수신할 수 있다. 예를 들어, 스토리지 컨트롤러(200)는 제1 채널(CH1)을 통해 메모리 장치(NVM11)로 커맨드(CMDa)를 전송하는 동안 제2 채널(CH2)을 통해 메모리 장치(NVM21)로 커맨드(CMDb)를 전송할 수 있다. 예를 들어, 스토리지 컨트롤러(200)는 제1 채널(CH1)을 통해 메모리 장치(NVM11)로부터 데이터(DATAa)를 수신하는 동안 제2 채널(CH2)을 통해 메모리 장치(NVM21)로부터 데이터(DATAb)를 수신할 수 있다.
도 3은 도 2에서 도시한 스토리지 장치를 설명하기 위한 블록도이다.
도 3을 참조하면, 스토리지 장치(100)는 스토리지 컨트롤러(200) 및 비휘발성 메모리 장치(300)를 포함할 수 있다. 비휘발성 메모리 장치(300)는 도 2의 복수의 채널들(CH1~CHm) 중 하나를 기반으로 도 2의 스토리지 컨트롤러(200)와 통신하는 몇몇 실시예들에 따른 비휘발성 메모리 장치들(NVM11~NVMmn) 중 하나에 대응할 수 있다.
비휘발성 메모리 장치(300)는 제1 내지 제8 핀들(P11~P18), 메모리 인터페이스 회로(310), 제어 로직 회로(320), 및 메모리 셀 어레이(330)를 포함할 수 있다.
메모리 인터페이스 회로(310)는 제1 핀(P11)을 통해 스토리지 컨트롤러(200)로부터 칩 인에이블 신호(nCE)를 수신할 수 있다. 메모리 인터페이스 회로(310)는 칩 인에이블 신호(nCE)에 따라 제2 내지 제8 핀들(P12~P18)을 통해 스토리지 컨트롤러(200)와 신호들을 송수신할 수 있다. 예를 들어, 칩 인에이블 신호(nCE)가 인에이블 상태(예를 들어, 하이 레벨)인 경우, 메모리 인터페이스 회로(310)는 제2 내지 제8 핀들(P12~P18)을 통해 스토리지 컨트롤러(200)와 신호들을 송수신할 수 있다.
메모리 인터페이스 회로(310)는 제2 내지 제4 핀들(P12~P14)을 통해 스토리지 컨트롤러(200)로부터 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 수신할 수 있다. 메모리 인터페이스 회로(310)는 제7 핀(P17)을 통해 스토리지 컨트롤러(200)로부터 데이터 신호(DQ)를 수신하거나, 스토리지 컨트롤러(200)로 데이터 신호(DQ)를 전송할 수 있다. 데이터 신호(DQ)를 통해 커맨드(CMD), 어드레스(ADDR), 및 데이터(DATA)가 전달될 수 있다. 예를 들어, 데이터 신호(DQ)는 복수의 데이터 신호 라인들을 통해 전달될 수 있다. 이 경우, 제7 핀(P17)은 복수의 데이터 신호들에 대응하는 복수개의 핀들을 포함할 수 있다.
메모리 인터페이스 회로(310)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드 래치 인에이블 신호(CLE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 커맨드(CMD)를 획득할 수 있다. 메모리 인터페이스 회로(310)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 어드레스 래치 인에이블 신호(ALE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 어드레스(ADDR)를 획득할 수 있다.
예시적인 실시 예에서, 쓰기 인에이블 신호(nWE)는 고정된(static) 상태(예를 들어, 하이(high) 레벨 또는 로우(low) 레벨)를 유지하다가 하이 레벨과 로우 레벨 사이에서 토글할 수 있다. 예를 들어, 쓰기 인에이블 신호(nWE)는 커맨드(CMD) 또는 어드레스(ADDR)가 전송되는 구간에서 토글할 수 있다. 이에 따라, 메모리 인터페이스 회로(310)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드(CMD) 또는 어드레스(ADDR)를 획득할 수 있다.
메모리 인터페이스 회로(310)는 제5 핀(P15)을 통해 스토리지 컨트롤러(200)로부터 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(310)는 제6 핀(P16)을 통해 스토리지 컨트롤러(200)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 스토리지 컨트롤러(200)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
비휘발성 메모리 장치(300)의 데이터(DATA) 출력 동작에서, 메모리 인터페이스 회로(310)는 데이터(DATA)를 출력하기 전에 제5 핀(P15)을 통해 토글하는 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(310)는 읽기 인에이블 신호(nRE)의 토글링에 기초하여 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 메모리 인터페이스 회로(310)는 읽기 인에이블 신호(nRE)의 토글링 시작 시간을 기준으로 미리 정해진 딜레이(예를 들어, tDQSRE) 이후에 토글하기 시작하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 메모리 인터페이스 회로(310)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 전송할 수 있다. 이에 따라, 데이터(DATA)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 정렬되어 스토리지 컨트롤러(200)로 전송될 수 있다.
비휘발성 메모리 장치(300)의 데이터(DATA) 입력 동작에서, 스토리지 컨트롤러(200)로부터 데이터(DATA)를 포함하는 데이터 신호(DQ)이 수신되는 경우, 메모리 인터페이스 회로(310)는 스토리지 컨트롤러(200)로부터 데이터(DATA)와 함께 토글하는 데이터 스트로브 신호(DQS)를 수신할 수 있다. 메모리 인터페이스 회로(310)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다. 예를 들어, 메모리 인터페이스 회로(310)는 데이터 스트로브 신호(DQS)의 상승 에지 및 하강 에지에서 데이터 신호(DQ)를 샘플링함으로써 데이터(DATA)를 획득할 수 있다.
메모리 인터페이스 회로(310)는 제8 핀(P18)을 통해 레디/비지 출력 신호(nR/B)를 스토리지 컨트롤러(200)로 전송할 수 있다. 메모리 인터페이스 회로(310)는 레디/비지 출력 신호(nR/B)를 통해 비휘발성 메모리 장치(300)의 상태 정보를 스토리지 컨트롤러(200)로 전송할 수 있다. 비휘발성 메모리 장치(300)가 비지 상태인 경우(즉, 비휘발성 메모리 장치(300) 내부 동작들이 수행 중인 경우), 메모리 인터페이스 회로(310)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 스토리지 컨트롤러(200)로 전송할 수 있다. 비휘발성 메모리 장치(300)가 레디 상태인 경우(즉, 비휘발성 메모리 장치(300) 내부 동작들이 수행되지 않거나 완료된 경우), 메모리 인터페이스 회로(310)는 레디 상태를 나타내는 레디/비지 출력 신호(nR/B)를 스토리지 컨트롤러(200)로 전송할 수 있다. 예를 들어, 비휘발성 메모리 장치(300)가 페이지 독출 명령에 응답하여 메모리 셀 어레이(330)로부터 데이터(DATA)를 독출하는 동안, 메모리 인터페이스 회로(310)는 비지 상태(예를 들어, 로우 레벨)를 나타내는 레디/비지 출력 신호(nR/B)를 스토리지 컨트롤러(200)로 전송할 수 있다. 예를 들어, 비휘발성 메모리 장치(300)가 프로그램 명령에 응답하여 메모리 셀 어레이(330)로 데이터(DATA)를 프로그램하는 동안, 메모리 인터페이스 회로(310)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 스토리지 컨트롤러(200)로 전송할 수 있다.
제어 로직 회로(320)는 비휘발성 메모리 장치(300)의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(320)는 메모리 인터페이스 회로(310)로부터 획득된 커맨드/어드레스(CMD/ADDR)를 수신할 수 있다. 제어 로직 회로(320)는 수신된 커맨드/어드레스(CMD/ADDR)에 따라 비휘발성 메모리 장치(300)의 다른 구성 요소들을 제어하기 위한 제어 신호들을 생성할 수 있다. 예를 들어, 제어 로직 회로(320)는 메모리 셀 어레이(330)에 데이터(DATA)를 프로그램하거나, 또는 메모리 셀 어레이(330)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호들을 생성할 수 있다. 또는 메모리 셀 어레이 내의 채널 포텐셜을 조정하기 위한 제어 신호들을 생성할 수도 있다.
메모리 셀 어레이(330)는 제어 로직 회로(320)의 제어에 따라 메모리 인터페이스 회로(310)로부터 획득된 데이터(DATA)를 저장할 수 있다. 메모리 셀 어레이(330)는 제어 로직 회로(320)의 제어에 따라 저장된 데이터(DATA)를 메모리 인터페이스 회로(310)로 출력할 수 있다. 또한, 메모리 셀 어레이(330)는 제어 로직 회로(320)의 제어에 따라, 메모리 셀 어레이(330) 내의 채널 포텐셜이 조정될 수 있다.
메모리 셀 어레이(330)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 복수의 메모리 셀들은 플래시 메모리 셀들일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 셀들은 RRAM(Resistive Random Access Memory) 셀, FRAM(Ferroelectric Random Access Memory) 셀, PRAM(Phase Change Random Access Memory) 셀, TRAM(Thyristor Random Access Memory) 셀, MRAM(Magnetic Random Access Memory) 셀들일 수 있다. 이하에서는, 메모리 셀들이 낸드(NAND) 플래시 메모리 셀들인 실시 예를 중심으로 실시 예들이 설명될 것이다.
스토리지 컨트롤러(200)는 제1 내지 제8 핀들(P21~P28), 및 컨트롤러 인터페이스(212)를 포함할 수 있다. 제1 내지 제8 핀들(P21~P28)은 비휘발성 메모리 장치(300)의 제1 내지 제8 핀들(P11~P18)에 대응할 수 있다.
컨트롤러 인터페이스(212)는 제1 핀(P21)을 통해 비휘발성 메모리 장치(300)로 칩 인에이블 신호(nCE)를 전송할 수 있다. 컨트롤러 인터페이스(212)는 칩 인에이블 신호(nCE)를 통해 선택한 비휘발성 메모리 장치(300)와 제2 내지 제8 핀들(P22~P28)을 통해 신호들을 송수신할 수 있다.
컨트롤러 인터페이스(212)는 제2 내지 제4 핀들(P22~P24)을 통해 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 비휘발성 메모리 장치(300)로 전송할 수 있다. 컨트롤러 인터페이스(212)는 제7 핀(P27)을 통해 비휘발성 메모리 장치(300)로 데이터 신호(DQ)를 전송하거나, 비휘발성 메모리 장치(300)로부터 데이터 신호(DQ)를 수신할 수 있다.
컨트롤러 인터페이스(212)는 토글하는 쓰기 인에이블 신호(nWE)와 함께 커맨드(CMD) 또는 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 비휘발성 메모리 장치(300)로 전송할 수 있다. 컨트롤러 인터페이스(212)는 인에이블 상태를 가지는 커맨드 래치 인에이블 신호(CLE)를 전송함에 따라 커맨드(CMD)를 포함하는 데이터 신호(DQ)를 비휘발성 메모리 장치(300)로 전송하고, 인에이블 상태를 가지는 어드레스 래치 인에이블 신호(ALE)를 전송함에 따라 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 비휘발성 메모리 장치(300)로 전송할 수 있다.
컨트롤러 인터페이스(212)는 제5 핀(P25)을 통해 비휘발성 메모리 장치(300)로 읽기 인에이블 신호(nRE)를 전송할 수 있다. 컨트롤러 인터페이스(212)는 제6 핀(P26)을 통해 비휘발성 메모리 장치(300)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 비휘발성 메모리 장치(300)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
비휘발성 메모리 장치(300)의 데이터(DATA) 출력 동작에서, 컨트롤러 인터페이스(212)는 토글하는 읽기 인에이블 신호(nRE)를 생성하고, 읽기 인에이블 신호(nRE)를 비휘발성 메모리 장치(300)로 전송할 수 있다. 예를 들어, 컨트롤러 인터페이스(212)는 데이터(DATA)가 출력되기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 읽기 인에이블 신호(nRE)를 생성할 수 있다. 이에 따라, 비휘발성 메모리 장치(300)에서 읽기 인에이블 신호(nRE)에 기초하여 토글하는 데이터 스트로브 신호(DQS)가 생성될 수 있다. 컨트롤러 인터페이스(212)는 비휘발성 메모리 장치(300)로부터 토글하는 데이터 스트로브 신호(DQS)와 함께 데이터(DATA)를 포함하는 데이터 신호(DQ)를 수신할 수 있다. 컨트롤러 인터페이스(212)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다.
비휘발성 메모리 장치(300)의 데이터(DATA) 입력 동작에서, 컨트롤러 인터페이스(212)는 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 컨트롤러 인터페이스(212)는 데이터(DATA)를 전송하기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 컨트롤러 인터페이스(212)는 데이터 스트로브 신호(DQS)의 토글 타이밍들에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 비휘발성 메모리 장치(300)로 전송할 수 있다.
컨트롤러 인터페이스(212)는 제8 핀(P28)을 통해 비휘발성 메모리 장치(300)로부터 레디/비지 출력 신호(nR/B)를 수신할 수 있다. 컨트롤러 인터페이스(212)는 레디/비지 출력 신호(nR/B)에 기초하여 비휘발성 메모리 장치(300)의 상태 정보를 판별할 수 있다.
도 4는 도 1의 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 4를 참조하면, 비휘발성 메모리 장치(300)는 제어 로직 회로(320), 메모리 셀 어레이(330), 페이지 버퍼(360), 전압 생성기(340), 및 로우 디코더(350)를 포함할 수 있다. 비휘발성 메모리 장치(300)는 메모리 인터페이스 회로(도 3의 310)를 더 포함할 수 있고, 또한 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더 등을 더 포함할 수 있다.
제어 로직 회로(320)는 비휘발성 메모리 장치(300) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(320)는 메모리 인터페이스 회로(310)로부터의 커맨드(CMD) 및/또는 어드레스(ADDR)에 응답하여 각종 제어 신호들을 출력할 수 있다. 예를 들어, 제어 로직 회로(320)는 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR), 및 컬럼 어드레스(Y-ADDR)를 출력할 수 있다. 전압 제어 신호(CTRL_vol)는 프로그램 신호 또는 이레이즈 신호를 포함할 수 있다.
메모리 셀 어레이(330)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있고(z는 양의 정수), 복수의 메모리 블록들(BLK1 내지 BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(330)는 비트 라인들(BL)을 통해 페이지 버퍼(360)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(350)에 연결될 수 있다.
예시적인 실시 예에서, 메모리 셀 어레이(330)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있다. 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 예시적인 실시 예에서, 메모리 셀 어레이(330)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
페이지 버퍼(360)는 복수의 페이지 버퍼들(PB1 내지 PBn)을 포함할 수 있고(n은 3 이상의 정수), 복수의 페이지 버퍼들(PB1 내지 PBn)은 복수의 비트 라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼(360)는 컬럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 페이지 버퍼(360)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼(360)는 선택된 비트 라인으로 프로그램 될 데이터에 대응하는 비트 라인 전압을 인가할 수 있다. 리드 동작 시, 페이지 버퍼(360)는 선택된 비트 라인의 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터를 감지할 수 있다.
전압 생성기(340)는 전압 제어 신호(CTRL_vol)를 기반으로 프로그램, 리드, 및 이레이즈 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(340)는 워드 라인 전압(VWL)으로서 프로그램 전압, 리드 전압, 프로그램 검증 전압, 이레이즈 전압 등을 생성할 수 있다.
로우 디코더(350)는 로우 어드레스(X-ADDR)에 응답하여 복수의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(350)는 선택된 워드 라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 리드 동작 시, 선택된 워드 라인으로 리드 전압을 인가할 수 있다.
도 5는 도 4의 메모리 블록을 설명하기 위한 예시적인 회로도이다.
도 5를 참조하면, 비트 라인(BL1 ~ BL3)과 공통 소스 라인(CSL) 사이에는 셀 스트링(NS11 ~ NS33)이 배치될 수 있다. 각각의 셀 스트링(예를 들면, NS11)은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1 ~ MC8), 그리고 스트링 선택 트랜지스터(SST)를 포함할 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에 접속될 수 있다. 스트링 선택 라인(SSL)은 제1 내지 제3 스트링 선택 라인(SSL1 ~ SSL3)으로 분리될 수 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인들(GSL1 ~ GSL3)에 접속될 수 있다. 몇몇 실시예에서, 접지 선택 라인들(GSL1 ~ GSL3)은 서로 접속될 수 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 접속되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 접속될 수 있다.
복수의 메모리 셀(MC1 ~ MC8)은 각각 대응하는 워드 라인(WL1 ~ WL8)에 접속될 수 있다. 하나의 워드 라인에 연결되고, 동시에 프로그램되는 메모리 셀들의 집합을 페이지(page)라 부를 수 있다. 메모리 블록(BLK1)은 도시된 것과 같이 복수의 페이지를 포함할 수 있다. 또한, 하나의 워드 라인에는 복수의 페이지들이 접속될 수 있다.
이러한 페이지는 데이터 프로그램과 리드의 단위가 될 수 있고, 메모리 블록(BLK1)은 데이터 소거의 단위가 될 수 있다. 즉, 비휘발성 메모리 장치가 프로그램이나 리드 동작을 수행할 때, 페이지 단위의 데이터가 프로그램 되거나 리드 될 수 있고, 비휘발성 메모리 장치가 소거 동작을 수행할 때, 메모리 블록 단위로 데이터가 소거될 수 있다. 즉, 하나의 메모리 블록에 포함된 모든 메모리 셀(MC1 ~ MC8)에 저장된 데이터가 한꺼번에 소거될 수 있다.
한편, 각각의 메모리 셀(MC1 ~ MC8)은 한 비트의 데이터 또는 두 비트 이상의 데이터를 저장할 수 있다. 하나의 메모리 셀(MC1 ~ MC8)은 예를 들어, 하나의 메모리 셀에 1 비트의 데이터가 기록되는 싱글 레벨 셀(Single Level Cell, SLC) 메모리 일 수 있고, 2 비트 이상의 데이터를 저장하는 멀티 레벨 셀(Multi Level Cell, MLC)일 수 있다. 멀티 레벨 셀은 예를 들어, 하나의 메모리 셀에 3 비트의 데이터가 기록되는 트리플 레벨 셀(Triple Level Cell, TLC) 또는 4 비트의 데이터가 기록되는 쿼드러플 레벨 셀(Quadruple Level Cell, QLC)일 수 있다.
도 6은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 블록도이다.
도 6을 참조하면, 비휘발성 메모리 장치(300)는 제어 로직 회로(320), 로우 디코더(350), 메모리 셀 어레이(330), 및 페이지 버퍼(360)를 포함할 수 있다. 메모리 셀 어레이(330)의 행(row)들은 로우 디코더(350)에 의해 구동될 수 있고, 열(column)들은 페이지 버퍼(360)에 의해 구동될 수 있다. 로우 디코더(350) 및 페이지 버퍼(360)는 제어 로직 회로(320)에 의해 구동될 수 있다.
메모리 셀 어레이(330)는 복수 개의 메모리 셀들(M00~M1n-1)로 구성될 수 있다. 메모리 셀 블록들은 2차원에 한정되지 않고, 3차원 형태로 쌓일 수도 있다. 각 메모리 셀 블록은 복수 개의 메모리 셀 스트링들(NS0~NSn-1)을 포함할 수 있다. 각각의 셀 스트링들(NS0~NSn-1)은 각 스트링마다 복수 개의 메모리 셀들(M00~M1n-1)을 포함할 수 있다. 셀 스트링들(NS0~NSn-1)의 메모리 셀들(M00~M1n-1)의 채널들은, 복수 개의 스트링 선택 트랜지스터(SST; String Select Transistor)(SST0~SSTn-1)의 채널과 그라운드 선택 트랜지스터(GST; Ground Select Transistor)(GST)의 채널 사이에 직렬로 연결될 수 있다.
메모리 셀 어레이(330)의 각 블록은 스트링 선택 라인(SSL; String Select Line), 그라운드 선택 라인(GSL; Ground Select Line), 복수 개의 워드 라인들(WL0~WLn-1), 그리고 복수 개의 비트 라인들(BL0~BLn-1)을 포함할 수 있다. 스트링 선택 라인은 복수 개의 스트링 선택 트랜지스터들(SST0~SSTn-1)의 게이트들과 공통으로 연결될 수 있다. 복수 개의 워드 라인들(WL0~WLn-1) 각각은 대응하는 복수 개의 메모리 셀들(M00~M1n-1)의 제어 게이트들과 공통으로 연결될 수 있다. 그라운드 선택 라인(GSL)은 복수 개의 그라운드 선택 트랜지스터(GST)들의 게이트들과 공통으로 연결될 수 있다. 그리고 그라운드 선택 라인(GSL), 복수 개의 워드 라인들(WL0~WLn-1), 및 스트링 선택 라인(SSL)은 대응하는 블록 선택 트랜지스터(BST; Block Select Transistor)들을 통해 대응하는 선택 신호들(GS, Si0~Sin-1, SS)을 각각 수신할 수 있다. 블록 선택 트랜지스터(BST)들은 로우 디코더(350)에 포함될 수 있으며, 블록 제어 신호(BS)에 의해 공통으로 제어되도록 연결될 수 있다.
로우 디코더(350)는 행 어드레스 정보에 따라 복수 개의 워드 라인들(WL0~WLn-1) 중 하나의 워드 라인을 선택할 수 있다. 선택된 워드 라인들과 비선택된 워드 라인들로 각 동작 모드에 따른 워드 라인 전압들을 공급할 수 있다. 예를 들어, 로우 디코더(350)는 프로그램 동작 모드 시, 선택된 워드 라인으로 프로그램 전압을 공급하고 비 선택된 워드 라인들로 패스 전압을 공급할 수 있다. 그리고, 로우 디코더(350)는 읽기 동작 모드 시, 선택된 워드 라인으로 접지 전압(GND)을 공급하고, 비선택된 워드 라인들로 읽기 전압을 공급할 수 있다. 이를 위해 로우 디코더(350)는 워드 라인 드라이버로부터 선택 신호들(Si0~Sin-1)을 입력 받을 수 있다. 그리고, 로우 디코더(350)는 입력된 선택 신호들(Si0~Sin-1)에 대응되는 워드 라인들(WL0~WLn-1)에 워드 라인 전압을 제공할 수 있다. 선택 신호들(Si0~Sin-1)은 프로그램 전압, 패스 전압, 그리고 읽기 전압 중 적어도 어느 하나에 해당되는 전압 레벨을 가질 수 있다. 그리고 해당 선택 신호들(Si0~Sin-1)에 대응되는 워드 라인들(WL0~WLn-1)에 워드 라인 전압을 제공할 수 있다.
메모리 셀 어레이(330) 상에 배열된 복수 개의 비트 라인들(BL0~BLn-1)은 페이지 버퍼(360)에 연결될 수 있다. 페이지 버퍼(360)는 복수 개의 비트 라인들(BL0~BLn-1)에 각각 대응하는 페이지 버퍼 데이터들을 제공할 수 있다. 각각의 페이지 버퍼는 한 쌍의 비트 라인을 공유하도록 구현될 수도 있다. 페이지 버퍼(360)는 프로그램 동작 모드 시, 프로그램 될 데이터에 따라 복수 개의 비트 라인들(BL0~BLn-1)로 전원 전압 또는 접지 전압을 각각 공급할 수 있다. 그리고 페이지 버퍼(360)는 읽기/검증 동작 모드 시 복수 개의 비트 라인들(BL0~BLn-1)을 통해 선택된 메모리 셀들로부터 데이터를 감지할 수 있다. 페이지 버퍼(360)의 감지 동작을 통해 메모리 셀이 프로그램 된 셀인지 소거된 셀인지 확인할 수 있다.
제어 로직 회로(320)를 통해 로우 디코더(350) 및/또는 페이지 버퍼(360)를 제어하여, 메모리 셀 어레이(330)에 연결된 워드 라인들(WL0~WLn-1) 및/또는 비트 라인들(BL0~BLn-1)을 동작시킬 수 있다. 제어 로직 회로(320)는 도 1의 스토리지 컨트롤러(200)로부터 데이터를 수신할 수 있으며 이에 제한되지 않는다.
몇몇 실시예에서, 메모리 셀 어레이(330)는 이차원 구조 또는 삼차원 구조로 구현될 수 있다. 메모리 셀 어레이(330)가 삼차원적으로 구현된 실시예를 후술한다.
도 7은 몇몇 실시예들에 따른 메모리 셀 어레이 및 페이지 버퍼를 설명하기 위한 회로도이다.
도 7을 참조하면, 메모리 셀 어레이(330)는 비트라인(BL1, BL2), 스트링 선택 트랜지스터(SST1, SST2), 메모리 셀(M1n-1, M1n-2, M2n-1 M2n-2)을 포함할 수 있다. 비록 도면에서는 복수의 비트라인 중 일부, 복수의 스트링 선택 트랜지스터 중 일부, 복수의 메모리 셀 중 일부만을 도시하였으나, 비트라인의 수와, 스트링 선택 트랜지스터의 수 및 메모리 셀의 수는 이보다 훨씬 많을 수 있다.
스트링(NS1)은 비트라인(BL1), 스트링 선택 트랜지스터(SST1), 메모리 셀(M1n-1, M1n-2)을 포함할 수 있다. 셀 스트링(NS2)은 비트라인(BL2), 스트링 선택 트랜지스터(SST2), 메모리 셀(M2n-1, M2n-2)을 포함할 수 있다.
스트링 선택 트랜지스터(SST1)와 스트링 선택 트랜지스터(SST2)의 게이트 전극은 스트링 선택 라인(SSL)에 공통으로 연결될 수 있다. 메모리 셀(M1n-1)과 메모리 셀(M2n-1)의 게이트 전극은 워드라인(WLn-1)에 공통으로 연결될 수 있다. 메모리 셀(M1n-2)과 메모리 셀(M2n-2)의 게이트 전극은 워드라인(WLn-2)에 공통으로 연결될 수 있다.
페이지 버퍼(360)는 디스차지 트랜지스터들(N1, N2, N4, N5)과 프리차지 트랜지스터들(N3, N6)을 포함할 수 있다.
페이지 버퍼(360)의 노드(SO)에는 페이지 버퍼(360)의 내부 전원 전압이 인가될 수 있다.
디스차지 트랜지스터(N1)의 일 단은 노드(n1)와 연결될 수 있다. 노드(n1)는 스트링 선택 트랜지스터(SST1)의 일 단과 연결될 수 있다. 디스차지 트랜지스터(N1)의 타 단은 디스차지 트랜지스터(N2)의 일 단과 연결될 수 있다. 디스차지 트랜지스터(N2)의 타 단은 노드(SO)와 연결될 수 있다.
프리차지 트랜지스터(N3)의 일 단은 노드(n1)와 연결될 수 있다. 프리차지 트랜지스터(N3)의 타 단은 노드(n3)와 연결될 수 있다. 프리차지 트랜지스터(N6)의 일 단은 노드(n3)와 연결될 수 있다. 노드(n3)에는 전압(V1)이 인가될 수 있다. 몇몇 실시예에서, 전압(V1)은 전압 생성기(도 4의 340)로부터 생성되어 노드(n3)에 제공될 수 있다. 전압(V1)이 생성되는 동작에 대해서는 도 8을 참조하여 후술한다.
프리차지 트랜지스터(N6)의 타 단은 노드(n2)와 연결될 수 있다. 디스차지 트랜지스터(N4)의 일 단은 노드(n2)와 연결될 수 있다. 노드(n2)는 스트링 선택 트랜지스터(SST2)의 일 단과 연결될 수 있다. 디스차지 트랜지스터(N4)의 타 단은 디스차지 트랜지스터(N5)의 일 단과 연결될 수 있다. 디스차지 트랜지스터(N5)의 타 단은 노드(SO)와 연결될 수 있다.
몇몇 실시예에서, 디스차지 트랜지스터들(N1, N2, N4, N5)을 제어하는 디스차지 신호들(BLSLT1, BLSHF1, BLSLT2, BLSHF2)과 프리차지 트랜지스터들(N3, N6)을 제어하는 프리차지 신호들(BLGIDL1, BLGIDL2)은 제어 로직(도 6의 320)에서 생성할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
디스차지 트랜지스터(N1)는 디스차지 신호(BLSLT1)의 인가 여부에 따라 동작할 수 있고, 디스차지 트랜지스터(N2)는 디스차지 신호(BLSHF1)의 인가 여부에 따라 동작할 수 있다. 예를 들어, 디스차지 트랜지스터(N1)는 디스차지 신호(BLSLT1)에 의해 턴온되고, 디스차지 트랜지스터(N2)는 디스차지 신호(BLSHF1)에 의해 턴온되어 비트라인(BL1)의 전압을 디스차지(discharge)할 수 있다.
프리차지 트랜지스터(N3)는 프리차지 신호(BLGIDL1)의 인가 여부에 따라 동작할 수 있다. 예를 들어, 프라차지 트랜지스터(N3)는 프리차지 신호(BLGIDL1)에 의해 턴온되어 비트라인(BL1)을 전압(V1)으로 프리차지(precharge)할 수 있다.
디스차지 트랜지스터(N4)는 디스차지 신호(BLSLT2)의 인가 여부에 따라 동작할 수 있다. 디스차지 트랜지스터(N5)는 디스차지 신호(BLSHF2)의 인가 여부에 따라 동작할 수 있다. 예를 들어, 디스차지 트랜지스터(N4)는 디스차지 신호(BLSLT2)에 의해 턴온되고, 디스차지 트랜지스터(N5)는 디스차지 신호(BLSHF2)에 의해 턴온되어 비트라인(BL2)의 전압을 디스차지할 수 있다.
프리차지 트랜지스터(N6)는 프리차지 신호(BLGIDL2)의 인가 여부에 따라 동작할 수 있다. 예를 들어, 프라차지 트랜지스터(N6)는 프리차지 신호(BLGIDL2)에 의해 턴온되어 비트라인(BL2)을 전압(V1)으로 프리차지할 수 있다.
도 8은 도 4에서 도시한 전압 생성기의 예시적인 도면이다.
도 8을 참조하면, 전압 생성기(340)는 멀티플렉서(341)를 포함할 수 있다.
도 4 및 도 8을 참조하면, 제어 로직 회로(320)는 외부로부터 제어 신호를 수신하고, 제어 신호를 기초로 프로그램 신호 또는 이레이즈 신호를 생성할 수 있다. 여기서, 프로그램 신호는 스트링 선택 트랜지스터의 문턱 전압 산포 생성을 위해 스트링 선택 트랜지스터를 프로그램 하거나 메모리 셀에 데이터를 프로그램 하는 신호일 수 있다. 이레이즈 신호는 메모리 셀에 저장된 데이터를 이레이즈 하는 신호일 수 있다.
전압 생성기(340)가 제어 로직 회로(320)로부터 프로그램 신호를 수신하면, 멀티플렉서(341)는 상태 1로 셋팅(setting)될 수 있다. 멀티플렉서(341)가 상태 1로 셋팅(setting)되면, 멀티플렉서(341)는 프로그램 전압(V1_P)을 출력할 수 있다. 프로그램 전압(V1_P)의 크기는 예를 들어, 5V일 수 있으나, 실시예는 이에 제한되지 않으며, 멀티플렉서(341)가 생성하는 프로그램 전압(V1_P)의 크기는 실시예에 따라 다양할 수 있다.
전압 생성기(340)가 제어 로직 회로(320)로부터 이레이즈 신호를 수신했을 때, 멀티플렉서(341)는 상태 0으로 셋팅(setting)될 수 있다. 멀티플렉서(341)가 상태 0으로 셋팅(setting)되면, 멀티플렉서(341)는 이레이즈 전압(V1_E)을 출력할 수 있다. 이레이즈 전압(V1_E)의 크기는 예를 들어, 18V일 수 있으나, 실시예는 이에 제한되지 않으며, 멀티플렉서(341)가 생성하는 이레이즈 전압(V1_E)의 크기는 실시예에 따라 다양할 수 있다.
이렇게 생성된 프로그램 전압(V1_P)과 이레이즈 전압(V1_E)은 페이지 버퍼(도 7의 360)의 노드(도 7의 n3)에 전압(V1)의 형태로 제공될 수 있다.
도 9는 홀수 번째 비트라인들과 짝수 번째 비트라인들을 포함하는 복수의 비트라인들을 도시한 예시적인 회로도이다.
도 9에서 도시된 비트라인들(BL1~BL4)은 앞서 도 7을 참조하여 설명한 비트라인들(BL1, BL2)이 복수 개 배치된 형태일 수 있다.
도 9를 참조하면, 복수의 비트라인들 중 비트라인(BL1) 및 비트라인(BL3)은 홀수 번째 비트라인이고 비트라인(BL2) 및 비트라인(BL4)은 짝수 번째 비트라인일 수 있다.
비트라인(BL1~BL4)에 연결된 스트링 선택 트랜지스터(SST1~SST4)가 프로그램 될 때, 디스차지 되는 비트라인에 의해 인접한 비트라인이 예상치 못하게 디스차지 되는 현상(커플 다운, couple-down)을 방지하기 위해, 본 실시예에서는 짝수 번째 비트라인 그룹과 홀수 번째 비트라인 그룹을 분리하여 프로그램 동작이 수행될 수 있다.
이하, 도 10 내지 도 17을 참조하여, 몇몇 실시예에 따른 프로그램 동작에 대해 설명한다.
도 10은 몇몇 실시예들에 따라 스트링 선택 트랜지스터의 게이트 전극에 프로그램 전압이 인가되는 방식을 구체화한 타이밍 다이어그램이다.
도 10을 참조하면, 몇몇 실시예들에서 짝수 번째 비트라인에 연결된 스트링 선택 트랜지스터에 대한 프로그램 동작이 먼저 수행되고, 짝수 번째 비트라인에 연결된 스트링 선택 트랜지스터에 대한 프로그램 동작이 모두 완료된 후, 홀수 번째 비트라인에 연결된 스트링 선택 트랜지스터에 대한 프로그램 동작이 수행될 수 있다.
제1 프로그램 준비 시간(Tready1) 동안 짝수 번째 비트라인 및 홀수 번째 비트라인에 대해 프로그램 준비 동작이 수행된 후, 제1 프로그램 시간(Tpgm1) 동안 짝수 번째 비트라인에 연결된 스트링 선택 트랜지스터에 대한 프로그램 동작이 수행될 수 있다. 제1 프로그램 준비 시간(Tready1) 동안 수행되는 프로그램 준비 동작은 도 11을 참조하여 후술한다.
본 실시예에서, 프로그램 전압(Vpgm1~3)은 ISPP(Incremental Step Pulse Program) 방식에 의해 스트링 선택 라인(SSL)을 통해 짝수 번째 비트라인에 연결된 스트링 선택 트랜지스터의 게이트 전극에 인가될 수 있다. 예를 들어, 프로그램 전압(Vpgm3)의 크기는 프로그램 전압(Vpgm2)의 크기 보다 클 수 있고, 프로그램 전압(Vpgm2)의 크기는 프로그램 전압(Vpgm1)의 크기 보다 클 수 있다.
비록 도면에서는 그 크기가 점차 커지는 방식만을 도시하였으나, 실시예들이 도시된 예에 제한되는 것은 아니다.
짝수 번째 비트라인에 연결된 스트링 선택 트랜지스터에 대한 프로그램 동작이 모두 완료된 후, 제2 프로그램 준비 시간(Tready2) 동안 짝수 번째 비트라인 및 홀수 번째 비트라인에 대한 프로그램 준비 동작이 수행된 후, 제2 프로그램 시간(Tpgm2) 동안 홀수 번째 비트라인에 연결된 스트링 선택 트랜지스터에 대한 프로그램 동작이 수행될 수 있다. 제2 프로그램 준비 시간(Tready2) 동안 수행되는 프로그램 준비 동작은 도 17을 참조하여 후술한다.
마찬가지로, 프로그램 전압(V'pgm1~3)은 ISPP(Incremental Step Pulse Program) 방식에 의해 스트링 선택 라인(SSL)을 통해 홀수 번째 비트라인에 연결된 스트링 선택 트랜지스터의 게이트 전극에 인가될 수 있다. 예를 들어, 프로그램 전압(V'pgm3)의 크기는 프로그램 전압(V'pgm2)의 크기 보다 클 수 있고, 프로그램 전압(V'pgm2)의 크기는 프로그램 전압(V'pgm1)의 크기 보다 클 수 있다.
도 10에서는 짝수 번째 비트라인에 연결된 스트링 선택 트랜지스터에 대한 프로그램 동작이 먼저 수행되는 경우를 예시로 들었으나, 실시예가 이에 제한되지 않으며, 실시예에 따라서는 홀수 번째 비트라인에 연결된 스트링 선택 트랜지스터에 대한 프로그램 동작이 먼저 수행될 수 있다.
이와 같이, 짝수(또는 홀수) 번째 비트라인에 연결된 스트링 선택 트랜지스터에 대한 프로그램 동작이 모두 완료된 후에 홀수(또는 짝수) 번째 비트라인에 연결된 스트링 선택 트랜지스터에 대한 프로그램 동작을 수행하는 경우, 페이지 버퍼의 절반만 가동하여 데이터를 가공할 수 있으므로, 페이지 버퍼가 데이터를 효율적으로 처리할 수 있다.
도 11은 짝수 번째 비트라인 그룹에 대한 프로그램 동작을 설명하기 위한 타이밍 다이어그램이다.
도 11의 제1 시간 내지 제3 시간(T1~T3)은 도 10의 제1 프로그램 준비 시간(Tready1)에 대응될 수 있다. 도 11의 제4 시간(T4)은 도 10의 제1 프로그램 시간(Tpgm1)에 대응될 수 있다.
도 12는 도 8에서 도시한 멀티플렉서가 프로그램 상태로 셋팅된 상태를 나타내는 도면이다.
도 13 내지 도 16은 몇몇 실시예들에 따른 비휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 회로도이다.
이하 도 11 내지 도 16을 참조하여, 짝수 번째 비트라인에 연결된 스트링 선택 트랜지스터에 대한 프로그램 동작을 설명한다.
이하에서는, 도 13에 도시된 짝수 번째 비트라인들(BL2, BL4) 중 비트라인(BL2)에 연결된 스트링 선택 트랜지스터(SST2)가 프로그램 되고, 비트라인(BL4)에 연결된 스트링 선택 트랜지스터(SST4)가 프로그램 되지 않는 경우(즉, 인히빗(Inhibit)되는 경우)를 예시로 들어 설명하도록 한다. 단, 실시예는 이에 제한되지 않으며, 프로그램(program) 또는 인히빗(inhibit) 되는 스트링 선택 트랜지스터는 실시예에 따라 달라질 수 있다.
도 12를 참조하면, 제어 로직 회로(320)가 외부로부터 스트링 선택 트랜지스터를 프로그램하라는 제어 신호(CTRL_P)를 수신하면. 제어 로직 회로(320)는 프로그램 신호를 생성한다. 전압 생성기(340)가 제어로직 회로(320)로부터 프로그램 신호를 수신하면, 멀티플렉서(341)는 상태 1로 셋팅되어 프로그램 전압(V1_P)을 출력할 수 있다.
도 11 및 도 13을 참조하면, 전압 생성기(340)에서 생성된 프로그램 전압(V1_P)은 제1 내지 제4 시간(T1~T4) 동안 비트라인들(BL1~BL4)의 각 프리차지 트랜지스터들(N3, N6, N9, N12)의 일 단에 인가될 수 있다.
제1 시간(T1) 동안 프리차지 트랜지스터(N3, N6, N9, N12)의 일 단에 각각 프로그램 전압(V1_P)이 인가될 수 있다. 그리고, 제어 로직(도 6의 320)에서 생성된 프리차지 신호(BLGIDL1~4)는 프리차지 트랜지스터(N3, N6, N9, N12)의 게이트 전극에 인가될 수 있다.
프리차지 신호(BLGIDL1~4)에 기초하여 프리차지 트랜지스터(N3, N6, N9, N12)가 턴 온될 수 있다. 이 때, 프리차지 트랜지스터(N3, N6, N9, N12)가 턴 온되기 위한 프리차지 신호(BLGIDL1~4)의 전압의 크기는 프로그램 전압(V1_P)의 크기 보다 클 수 있다. 예를 들어, 프로그램 전압(V1_P)의 크기는 5V이고, 프리차지 신호(BLGIDL1~4)의 전압(V2)의 크기는 10V일 수 있다. 단, 실시예는 이에 제한되지 않으며, 프리차지 신호(BLGIDL1~4)의 전압의 크기는 실시예에 따라 달라질 수 있다.
프리차지 트랜지스터(N3, N6, N9, N12)가 턴 온 되면, 프로그램 전압(V1_P)이 비트라인(BL1~4)에 인가되어 비트라인(BL1~4)이 프로그램 전압(V1_P)으로 프리차지(precharge)될 수 있다. 이 때, 비트라인(BL1~4)에 프리차지 되는 프로그램 전압(V1_P)의 크기는 페이지 버퍼(360)의 내부 전원 전압의 크기보다 상대적으로 큰 고전압일 수 있다. 예를 들어, 페이지 버퍼(360)의 내부 전원 전압의 크기는 2V이고, 프로그램 전압(V1_P)의 크기는 5V일 수 있다. 단, 실시예는 이에 제한되지 않으며, 페이지 버퍼(360)의 내부 전원 전압의 크기 및 프로그램 전압(V1_P)의 크기는 실시예에 따라 달라질 수 있다.
다음으로, 도 11 및 도 14를 참조하면, 제2 시간(T2) 동안 짝수 번째 비트라인(BL2, BL4)에 연결된 프리차지 트랜지스터(N6, N12)의 게이트 전극에 프리차지 신호(BLGIDL2, BLGIDL4)가 인가되지 않을 수 있다. 이에 따라, 프리차지 트랜지스터(N6, N12)가 턴 오프될 수 있다.
그리고, 비트라인(BL2)에 연결된 디스차지 트랜지스터들(N4, N5) 및 비트라인(BL4)에 연결된 디스차지 트랜지스터들(N10, N11)은 각 게이트 전극에 디스차지 신호(BLSLT2, BLSHF2, BLSLT4, BLSHF4)가 인가되지 않아, 턴 오프될 수 있다.
따라서, 비트라인들(BL2, BL4)은 플로팅(floating) 상태로 제1 시간(T1) 동안 비트라인들(BL2, BL4)에 인가된 프로그램 전압(V1_P)을 그대로 유지할 수 있다.
이 때, 홀수 번째 비트라인들(BL1, BL3)에 연결된 프리차지 트랜지스터들(N3, N9)은 턴 온 상태를 유지하여, 홀수 번째 비트라인들(BL1, BL3)은 프리차지 상태를 유지할 수 있다.
다음으로, 도 11 및 도 15를 참조하면, 제3 시간(T3) 동안 제어로직(도 6의 320)에서 생성된 디스차지 신호들(BLSLT2, BLSHF2)이 프로그램이 수행될 비트라인(BL2)에 연결된 디스차지 트랜지스터들(N4, N5)의 게이트 전극에 각각 인가될 수 있다.
디스차지 신호들(BLSLT2, BLSHF2)에 기초하여 디스차지 트랜지스터들(N4, N5)은 턴 온될 수 있다,
그리고, 디스차지 트랜지스터(N5)의 일단에 연결된 노드(SO)에 접지 전압이 인가될 수 있다. 따라서, 비트라인(BL2)에 프리차지된 프로그램 전압(V1_P)이 디스차지(discharge)될 수 있다. 제1 내지 제2 시간(T1~T2) 동안 프로그램 전압(V1_P)으로 프리차지된 비트라인(BL2)이 제3 시간(T3) 동안 접지 전압으로 디스차지되므로, 비트라인(BL2)에 연결된 스트링 선택 트랜지스터(SST2)는가 스트링 선택 라인(SSL)으로 인가되는 프로그램 전압(도 10의 Vpgm1~3)에 의해 프로그램될 수 있다.
비트라인(BL2)이 접지 전압으로 디스차지 될 때, 디스차지 신호(BLSLT2)의 전압(V3)의 크기는 페이지 버퍼 회로(360)의 내부 전원 전압의 크기와 같거나 그 보다 낮을 수 있다. 디스차지 신호(BLSLT2)의 전압(V3)의 크기는 예를 들어, 1.5V이거나 그 이하일 수 있다.
비트라인(BL2)이 접지 전압으로 디스차지 될 때, 디스차지 신호(BLSHF2)의 전압(V4)의 크기는 예를 들어, 1.5V일 수 있다. 단, 실시예는 이에 제한되지 않으며, 디스차지 신호(BLSHF2)의 전압(V4)의 크기는 실시예에 따라 달라질 수 있다.
고전압으로 프리차지 된 비트라인(BL2)이 접지 전압으로 디스차지 될 때, 통상 저전압 트랜지스터로 구성된 페이지 버퍼 회로(360)의 손상을 방지하기 위해 디스차지 트랜지스터(N4)에 페이지 버퍼 회로(360)의 내부 전원 전압의 크기와 같거나 그 보다 낮은 전압을 인가하여 디스차지 트랜지스터(N5)에 클램프(clamp)된 전압이 인가되도록 할 수 있다.
또한, 디스차지 트랜지스터(N4)는 램핑(Ramping) 단계를 거쳐 비트라인(BL2)을 접지전압으로 디스차지함으로써, 인접한 비트라인들(예를 들어, BL1 및 BL3)에 인가된 전압이 커플 다운(couple-down)되는 현상을 방지할 수 있다.
제3 시간(T3) 동안 제어로직(도 6의 320)에서 생성된 디스차지 신호들(BLSLT4, BLSHF4)이 프로그램되지 않은 비트라인(BL4)에 연결된 디스차지 트랜지스터들(N10, N11)의 게이트 전극에 각각 인가될 수 있다.
디스차지 신호들(BLSLT4, BLSHF4)에 기초하여 디스차지 트랜지스터들(N10, N11)은 턴 온될 수 있다.
디스차지 트랜지스터(N11)의 일단에 연결된 노드(SO)에 전압(V5)이 인가될 수 있다. 전압(V5)은 예를 들어, 페이지 버퍼 회로(360)의 내부 전원 전압일 수 있다. 예를 들어, 전압(V5)의 크기는 2V일 수 있다. 그러나, 실시예는 이에 제한되지 않으며, 전압(V5)의 크기는 실시예에 따라 다양할 수 있다.
따라서, 비트라인(BL4)에 프라차지 된 프로그램 전압(V1_P)은 디스차지되지 않고, 비트라인(BL4)은 프치라지 상태를 유지할 수 있다. 따라서, 비트라인(BL4)에 연결된 스트링 선택 트랜지스터(SST4)의 게이트 전극에 스트링 선택 라인(SSL)을 통해 프로그램 전압(Vpgm)이 인가되더라도, 스트링 선택 트랜지스터(SST4)는 인히빗(Inhibit)될 수 있다.
제3 시간(T3) 동안 홀수 번? 비트라인들(BL1, BL3)에 연결된 프리차지 트랜지스터들(N3, N9)는 프리차지 신호들(BLGIDL1, BLGIDL3)에 기초하여 각각 턴 온 상태를 유지하고, 디스차지 트랜지스터들(N1, N7)은 디스차지 신호들(BLSLT1, BLSLT3)에 기초하여 각각 턴 온 될 수 있다,
그러나, 디스차지 트랜지스터들(N2, N8)의 게이트 전극에 디스차지 신호들(BLSHF1, BLSHF3)가 각각 인가되지 않아 디스차지 트랜지스터들(N2, N8)이 턴 오프 되므로, 비트라인들(BL1, BL3)은 프리차지 상태를 유지할 수 있다.
따라서, 홀수 번째 비트라인들(BL1, BL3)에 연결된 스트링 선택 트랜지스터들(SST1, SST3)은 프로그램되지 않을 수 있다.
이처럼, 비트라인(BL1~BL4)에 연결된 스트링 선택 트랜지스터(SST1~SST4)가 프로그램 될 때, 디스차지 되는 비트라인에 의해 인접한 비트라인이 예상치 못하게 디스차지 되는 현상(커플 다운, couple-down)을 방지하기 위해 짝수 번째 비트라인 그룹과 홀수 번째 비트라인 그룹을 분리하여 프로그램 동작이 수행될 수 있다.
다음으로, 도 11 및 도 16을 참조하면, 제4 시간(T4) 동안 짝수 번째 비트라인(BL2, BL4)에 연결된 스트링 선택 트랜지스터(SST2, SST4)의 게이트 전극에 프로그램 전압(Vpgm)이 인가될 수 있다. 스트링 선택 트랜지스터의 게이트 전극에 프로그램 전압(Vpgm)이 인가되어 스트링 선택 트랜지스터가 프로그램되는 동작은 앞서 도 10을 참조하여 상술한 바, 중복된 설명은 생략한다.
도 17은 홀수 번째 비트라인 그룹에 대한 프로그램 동작을 설명하기 위한 타이밍 다이어그램이다.
도 17의 제1 시간 내지 제3 시간(T1'~T3')은 도 10의 제2 프로그램 준비 시간(Tready2)에 대응될 수 있다. 도 17의 제4 시간(T4')은 도 10의 제2 프로그램 시간(Tpgm2)에 대응될 수 있다.
홀수 번째 비트라인 그룹에 대한 프로그램 동작은 앞서 도 11 내지 도 16을 통해 설명한 짝수 번째 비트라인 그룹에 대한 프로그램 동작에서 짝수 번? 비트라인과 홀수 번째 비트라인의 동작이 뒤바뀌는 것을 제외하고는 그 동작이 유사한 바, 중복된 설명은 생략한다.
이하, 도 18 및 도 19를 참조하여, 몇몇 실시예에 따른 이레이즈 동작에 대해 설명한다.
도 18은 도 8에서 도시한 멀티플렉서가 이레이즈 상태로 셋팅된 상태를 나타내는 도면이다.
도 18을 참조하면, 제어 로직 회로(320)가 외부로부터 메모리 셀에 저장된 데이터를 이레이즈하라는 제어 신호(CTRL_E)를 수신하면. 제어 로직 회로(320)는 이레이즈 신호를 생성한다. 전압 생성기(340)가 제어로직 회로(320)로부터 이레이즈 신호를 수신하면, 멀티플렉서(341)는 상태 0으로 셋팅되어 이레이즈 전압(V1_E)을 출력할 수 있다.
도 19는 몇몇 실시예들에 따른 비휘발성 메모리 장치의 이레이즈 동작을 설명하기 위한 회로도이다.
도 19를 참조하면, 메모리 셀에 저장된 데이터에 대한 이레이즈 동작 시, 비트라인들(BL1~BL4)의 각 프리차지 트랜지스터들(N3, N6, N9, N12)의 일 단에 이레이즈 전압(V1_E)이 인가될 수 있다. 프리차지 트랜지스터들(N3, N6, N9, N12)은 비휘발성 메모리 장치의 이레이즈 동작 시, 각 비트라인들(BL1~BL4)에 이레이즈 전압(V1_E)을 인가할 수 있다.
이처럼, 몇몇 실시예에서, 비트라인에 연결된 프리차지 트랜지스터는 스트링 선택 트랜지스터를 프로그램할 때 비트라인에 고전압을 프리차지하는 동작과 메모리 셀에 저장된 데이터를 이레이즈 할 때 비트라인에 고전압을 프리차지하는 동작을 별도의 회로 면적 증가 없이 동시에 수행할 수 있다. 이에 따라, 수직형 낸드(VNAND)에서 스트링 선택 트랜지스터의 동작 마진을 개선할 수 있다.
도 20은 다른 몇몇 실시예들에 따라 스트링 선택 트랜지스터의 게이트 전극에 프로그램 전압이 인가되는 방식을 구체화한 타이밍 다이어그램이다.
도 20에서 제1 프로그램 준비 시간(Tready1), 제1 프로그램 시간(Tpgm1), 제2 프로그램 준비 시간(Tready2), 제2 프로그램 시간(Tpgm2) 동안 수행되는 동작은 앞서 도 10에서 설명한 바와 동일한 바, 중복된 설명은 생략하고 차이점을 위주로 설명한다.
도 20을 참조하면, 다른 몇몇 실시예들에서, 동일한 크기의 프로그램 전압에 대해 짝수 번째 비트라인에 연결된 스트링 선택 트랜지스터에 대한 프로그램 동작과 홀수 번째 비트라인에 연결된 스트링 선택 트랜지스터에 대한 프로그램 동작이 교대로 수행될 수 있다.
예를 들어, 프로그램 전압(Vpgm1)에 대해 짝수 번째 비트라인에 연결된 스트링 선택 트랜지스터에 대한 프로그램 동작이 수행되고, 짝수 번째 비트라인에 연결된 스트링 선택 트랜지스터에 대한 ISPP(Incremental Step Pulse Program) 동작이 완료되기 전, 프로그램 전압(Vpgm1)과 동일한 크기의 프로그램 전압(V'pgm1)에 대해 홀수 번째 비트라인에 연결된 스트링 선택 트랜지스터에 대한 프로그램 동작이 수행될 수 있다.
이후, 프로그램 전압(Vpgm1) 보다 큰 프로그램 전압(Vpgm2)에 대해 짝수 번째 비트라인에 연결된 스트링 선택 트랜지스터에 대한 프로그램 동작이 수행되고, 짝수 번째 비트라인에 연결된 스트링 선택 트랜지스터에 대한 ISPP(Incremental Step Pulse Program) 동작이 완료되기 전, 프로그램 전압(Vpgm2)와 동일한 크기의 프로그램 전압(V'pgm2)에 대해 홀수 번째 비트라인에 연결된 스트링 선택 트랜지스터에 대한 프로그램 동작이 수행될 수 있다.
이와 같은 방식으로, 프로그램 전압의 크기를 ISPP(Incremental Step Pulse Program) 방식에 의해 증가시키면서, 프로그램 동작이 완료될 때까지 동일한 크기의 프로그램 전압에 대해 짝수 번째 비트라인에 연결된 스트링 선택 트랜지스터에 대한 프로그램 동작과 홀수 번째 비트라인에 연결된 스트링 선택 트랜지스터에 대한 프로그램 동작이 교대로 수행될 수 있다.
도 20에서는 짝수 번째 비트라인에 연결된 스트링 선택 트랜지스터에 대한 프로그램 동작이 먼저 수행되는 경우를 예시로 들었으나, 실시예는 이에 제한되지 않으며, 실시예에 따라서는 홀수 번째 비트라인에 연결된 스트링 선택 트랜지스터에 대한 프로그램 동작이 먼저 수행될 수 있다.
이와 같이, ISPP(Incremental Step Pulse Program) 방식에 의해 프로그램 전압의 크기를 증가시키면서 짝수 번째 비트라인에 연결된 스트링 선택 트랜지스터에 대한 프로그램 동작과 홀수 번째 비트라인에 연결된 스트링 선택 트랜지스터에 대한 프로그램 동작을 교대로 수행할 경우, 페이지 버퍼에서 데이터를 가공하는 시간(데이터 쿠킹 타임, Data Cooking Time)을 도 10에서 도시한 실시예 보다 단축시킬 수 있다.
도 21은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 포함하는 시스템을 설명하기 위한 예시적인 블록도이다.
도 21을 참조하면, 시스템(1000)은 기본적으로 휴대용 통신 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기 또는 IOT(internet of things) 기기와 같은 모바일(mobile) 시스템일 수 있다. 하지만 도 21의 시스템(1000)은 반드시 모바일 시스템에 한정되는 것은 아니고, 개인용 컴퓨터(personal computer), 랩탑(laptop) 컴퓨터, 서버(server), 미디어 재생기(media player) 또는 내비게이션(navigation)과 같은 차량용 장비(automotive device) 등이 될 수도 있다.
도 21을 참조하면, 시스템(1000)은 메인 프로세서(main processor)(1100), 메모리(1200a, 1200b) 및 스토리지 장치(1300a, 1300b)를 포함할 수 있으며, 추가로 촬영 장치(image capturing device)(1410), 사용자 입력 장치(user input device)(1420), 센서(1430), 통신 장치(1440), 디스플레이(1450), 스피커(1460), 전력 공급 장치(power supplying device)(1470) 및 연결 인터페이스(connecting interface)(1480) 중 하나 이상을 포함할 수 있다. 스토리지 장치(1300a, 1300b)는 몇몇 실시예들에 따른 비휘발성 메모리 장치(예를 들어, 도 2의 300 또는 도 4의 300)가 될 수 있다.
메인 프로세서(1100)는 시스템(1000)의 전반적인 동작, 보다 구체적으로는 시스템(1000)을 이루는 다른 구성 요소들의 동작을 제어할 수 있다. 이와 같은 메인 프로세서(1100)는 범용 프로세서, 전용 프로세서 또는 애플리케이션 프로세서(application processor) 등으로 구현될 수 있다.
메인 프로세서(1100)는 하나 이상의 CPU 코어(1110)를 포함할 수 있으며, 메모리(1200a, 1200b) 및/또는 스토리지 장치(1300a, 1300b)를 제어하기 위한 컨트롤러(1120)를 더 포함할 수 있다. 실시예에 따라서는, 메인 프로세서(1100)는 AI(artificial intelligence) 데이터 연산 등 고속 데이터 연산을 위한 전용 회로인 가속기(accelerator) 블록(1130)을 더 포함할 수 있다. 이와 같은 가속기 블록(1130)은 GPU(Graphics Processing Unit), NPU(Neural Processing Unit) 및/또는 DPU(Data Processing Unit) 등을 포함할 수 있으며, 메인 프로세서(1100)의 다른 구성 요소와는 물리적으로 독립된 별개의 칩(chip)으로 구현될 수도 있다.
메모리(1200a, 1200b)는 시스템(1000)의 주기억 장치로 사용될 수 있으며, SRAM 및/또는 DRAM 등의 휘발성 메모리를 포함할 수 있으나, 플래시 메모리, PRAM 및/또는 RRAM 등의 비휘발성 메모리를 포함할 수도 있다. 메모리(1200a, 1200b)는 메인 프로세서(1100)와 동일한 패키지 내에 구현되는 것도 가능하다.
스토리지 장치(1300a, 1300b)는 전원 공급 여부와 관계없이 데이터를 저장하는 비휘발성 저장 장치로서 기능할 수 있으며, 메모리(1200a, 1200b)에 비해 상대적으로 큰 저장 용량을 가질 수 있다. 스토리지 장치(1300a, 1300b)는 스토리지 컨트롤러(1310a, 1310b)와, 스토리지 컨트롤러(1310a, 1310b)의 제어 하에 데이터를 저장하는 비휘발성(non-volatile memory, NVM) 스토리지(1320a, 1320b)를 포함할 수 있다. 비휘발성 스토리지(1320a, 1320b)는 2D(2-dimensional) 구조 혹은 3D(3-dimensional) 구조의 V-NAND 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다.
스토리지 장치(1300a, 1300b)는 메인 프로세서(1100)와는 물리적으로 분리된 상태로 시스템(1000)에 포함될 수도 있고, 메인 프로세서(1100)와 동일한 패키지 내에 구현될 수도 있다. 또한, 스토리지 장치(1300a, 1300b)는 메모리 카드(memory card)와 같은 형태를 가짐으로써, 후술할 연결 인터페이스(1480)와 같은 인터페이스를 통해 시스템(1000)의 다른 구성 요소들과 탈부착 가능하도록 결합될 수도 있다. 이와 같은 스토리지 장치(1300a, 1300b)는 UFS(universal flash storage)와 같은 표준 규약이 적용되는 장치일 수 있으나, 반드시 이에 한정되는 건 아니다.
촬영 장치(1410)는 정지 영상 또는 동영상을 촬영할 수 있으며, 카메라(camera), 캠코더(camcorder) 및/또는 웹캠(webcam) 등일 수 있다.
사용자 입력 장치(1420)는 시스템(1000)의 사용자로부터 입력된 다양한 유형의 데이터를 수신할 수 있으며, 터치 패드(touch pad), 키패드(keyboard), 키보드(keyboard), 마우스(mouse) 및/또는 마이크(microphone) 등일 수 있다.
센서(1430)는 시스템(1000)의 외부로부터 획득될 수 있는 다양한 유형의 물리량을 감지하고, 감지된 물리량을 전기 신호로 변환할 수 있다. 이와 같은 센서(1430)는 온도 센서, 압력 센서, 조도 센서, 위치 센서, 가속도 센서, 바이오 센서(biosensor) 및/또는 자이로스코프(gyroscope) 등일 수 있다.
통신 장치(1440)는 다양한 통신 규약에 따라 시스템(1000) 외부의 다른 장치들과의 사이에서 신호의 송신 및 수신을 수행할 수 있다. 이와 같은 통신 장치(1440)는 안테나, 트랜시버(transceiver) 및/또는 모뎀(MODEM) 등을 포함하여 구현될 수 있다.
디스플레이(1450) 및 스피커(1460)는 시스템(1000)의 사용자에게 각각 시각적 정보와 청각적 정보를 출력하는 출력 장치로 기능할 수 있다.
전력 공급 장치(1470)는 시스템(1000)에 내장된 배터리(도시 안함) 및/또는 외부 전원으로부터 공급되는 전력을 적절히 변환하여 시스템(1000)의 각 구성 요소들에게 공급할 수 있다.
연결 인터페이스(1480)는 시스템(1000)과, 시스템(1000)에 연결되어 시스템(1000과 데이터를 주고받을 수 있는 외부 장치 사이의 연결을 제공할 수 있다. 연결 인터페이스(1480)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 스토리지 시스템
100: 스토리지 장치
300: 비휘발성 메모리 장치
320: 제어 로직
330: 메모리 셀 어레이
340: 전압생성기
341: 멀티플렉서
360: 페이지 버퍼

Claims (10)

  1. 제어 신호를 기초로 프로그램 신호 또는 이레이즈 신호를 생성하는 제어 로직 회로;
    상기 제어 로직 회로로부터 수신한 상기 프로그램 신호 또는 상기 이레이즈 신호를 기초로, 프로그램 전압과 상기 프로그램 전압보다 큰 이레이즈 전압 중 어느 하나를 생성하는 전압 생성기;
    메모리 셀과 상기 메모리 셀에 연결된 스트링 선택 트랜지스터와, 상기 스트링 선택 트랜지스터에 연결된 비트라인과, 상기 스트링 선택 트랜지스터에 연결된 스트링 선택 라인을 포함하는 메모리 셀 어레이; 및
    상기 비트라인에 연결되고, 상기 프로그램 신호 또는 상기 이레이즈 신호를 기초로 동작하는 제1 프리차지 트랜지스터를 포함하는 페이지 버퍼 회로를 포함하되,
    상기 제1 프리차지 트랜지스터는,
    상기 프로그램 신호에 응답하여 상기 스트링 선택 트랜지스터가 프로그램될 때, 상기 페이지 버퍼 회로의 내부 전원 전압보다 큰 상기 프로그램 전압을 상기 비트라인에 인가하고,
    상기 이레이즈 신호에 응답하여 상기 메모리 셀이 이레이즈될 때, 상기 이레이즈 전압을 상기 비트라인에 인가하는 비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 페이지 버퍼 회로는 상기 비트라인에 연결되고 제1 디스차지 신호를 기초로 상기 비트라인의 전압을 디스차지하는 제1 디스차지 트랜지스터를 더 포함하는 비휘발성 메모리 장치.
  3. 제2 항에 있어서,
    상기 페이지 버퍼 회로는 상기 비트라인 및 상기 제1 디스차지 트랜지스터에 연결되고 제2 디스차지 신호를 기초로 상기 비트라인의 전압을 디스차지하는 제2 디스차지 트랜지스터를 더 포함하는 비휘발성 메모리 장치.
  4. 제1 항에 있어서,
    상기 비트라인은 제1 비트라인, 제2 비트라인, 및 제3 비트라인을 포함하고,
    상기 스트링 선택 트랜지스터는 제1 내지 제3 스트링 선택 트랜지스터를 포함하고,
    상기 페이지 버퍼 회로는, 제1 디스차지 회로, 제2 프리차지 트랜지스터, 제2 디스차지 회로, 제3 프리차지 트랜지스터 및 제3 디스차지 회로를 더 포함하고,
    상기 제1 비트라인은 상기 제1 프리차지 트랜지스터, 상기 제1 스트링 선택 트랜지스터, 및 상기 제1 디스차지 회로에 연결되고,
    상기 제2 비트라인은 상기 제2 프리차지 트랜지스터, 상기 제2 스트링 선택 트랜지스터, 및 상기 제2 디스차지 회로에 연결되고,
    상기 제3 비트라인은 상기 제3 프리차지 트랜지스터, 상기 제3 스트링 선택 트랜지스터, 및 상기 제3 디스차지 회로에 연결되고,
    상기 제2 비트라인은 상기 제1 비트라인과 상기 제3 비트라인 사이에 배치되고,
    상기 제어 로직 회로는,
    상기 제1 내지 제3 프리차지 트랜지스터를 각각 턴온시켜, 상기 제1 내지 제3 비트라인을 상기 프로그램 전압으로 프리차지하고,
    상기 제1 및 제3 프리차지 트랜지스터를 턴오프시켜 상기 제1 및 제3 비트라인을 플로팅(floating)시키고,
    상기 제2 프리차지 트랜지스터의 턴온을 유지하여 상기 제2 비트라인이 프리차지 상태를 유지하도록 하는 비휘발성 메모리 장치.
  5. 제4 항에 있어서,
    상기 제1 디스차지 회로는 제1 디스차지 트랜지스터를 더 포함하고,
    상기 제2 디스차지 회로는 제2 디스차지 트랜지스터를 더 포함하고,
    상기 제3 디스차지 회로는 제3 디스차지 트랜지스터를 더 포함하고,
    상기 제어 로직 회로는,
    상기 제1 디스차지 트랜지스터를 턴온시켜 상기 제1 비트 라인을 접지 전압으로 디스차지하고, 상기 제2 및 제3 디스차지 트랜지스터를 턴오프시켜 상기 제2 및 제3 비트라인이 프리차지 상태를 유지하도록 하는 비휘발성 메모리 장치.
  6. 제1 메모리 셀과 제1 스트링 선택 트랜지스터에 연결된 제1 비트라인;
    제2 메모리 셀과 제2 스트링 선택 트랜지스터에 연결된 제2 비트라인;
    제3 메모리 셀과 제3 스트링 선택 트랜지스터에 연결되고, 상기 제1 비트라인과 상기 제2 비트라인 사이에 배치된 제3 비트라인;
    상기 제1 비트라인에 연결되고, 제1 프리차지 신호를 기초로 동작하는 제1 프리차지 트랜지스터를 포함하는 제1 프리차지 회로;
    상기 제2 비트라인에 연결되고, 제2 프리차지 신호를 기초로 동작하는 제2 프리차지 트랜지스터를 포함하는 제2 프리차지 회로;
    상기 제3 비트라인에 연결되고, 제3 프리차지 신호를 기초로 동작하는 제3 프리차지 트랜지스터를 포함하는 제3 프리차지 회로;
    상기 제1 비트라인에 연결되고, 제1 디스차지 신호를 기초로 상기 제1 비트라인에 인가된 제1 프리차지 전압을 디스차지하는 제1 디스차지 회로;
    상기 제2 비트라인에 연결되고, 제2 디스차지 신호를 기초로 상기 제2 비트라인에 인가된 제2 프리차지 전압을 디스차지하는 제2 디스차지 회로;
    상기 제3 비트라인에 연결되고, 제3 디스차지 신호를 기초로 상기 제3 비트라인에 인가된 제3 프리차지 전압을 디스차지하는 제3 디스차지 회로; 및
    상기 제1 내지 제3 프라차지 신호와 상기 제1 내지 제3 디스차지 신호를 생성하는 제어 로직 회로를 포함하고,
    상기 제어 로직 회로는,
    제1 시간 동안, 상기 제1 내지 제3 프리차지 트랜지스터를 각각 턴 온시켜 상기 제1 내지 제3 비트라인에 각각 상기 제1 내지 제3 프리차지 전압을 인가하고,
    제2 시간 동안, 상기 제1 및 제2 프리차지 트랜지스터를 턴 오프시켜 상기 제1 및 제2 비트라인을 플로팅(floating)시키고, 상기 제3 프리차지 트랜지스터의 턴 온을 유지하여 상기 제3 비트라인이 프리차지 상태를 유지하도록 하고,
    제3 시간 동안, 상기 제1 디스차지 회로를 제어하여 상기 제1 비트라인을 접지 전압으로 디스차지하고, 상기 제2 및 제3 디스차지 회로를 제어하여 상기 제2 비트라인과 제3 비트라인이 프리차지 상태를 유지하도록 하고,
    제4 시간 동안, 상기 제1 내지 제3 스트링 선택 트랜지스터의 게이트 전극에 프로그램 전압을 인가하는 비휘발성 메모리 장치.
  7. 제6 항에 있어서,
    상기 제1 내지 제3 프리차지 회로와 상기 제1 내지 제3 디스차지 회로를 포함하는 페이지 버퍼 회로를 더 포함하고,
    상기 제1 내지 제3 프리차지 전압은 상기 페이지 버퍼 회로의 내부 전원 전압보다 큰 비휘발성 메모리 장치.
  8. 복수의 메모리 셀과, 상기 복수의 메모리 셀에 연결된 복수의 비트 라인과, 상기 복수의 비트라인 각각에 연결된 복수의 프리차지 트랜지스터를 포함하는 페이지 버퍼를 포함하는 비휘발성 메모리 장치에 있어서,
    상기 복수의 비트라인을 상기 복수의 프리차지 트랜지스터를 턴 온 하여 제1 전압으로 프리차지하고,
    상기 복수의 프리차지 트랜지스터 중에서, 짝수 번째 비트라인들에 연결된 프리차지 트랜지스터들을 턴 오프 시키고, 홀수 번째 비트라인들에 연결된 프리차지 트랜지스터들은 턴 온을 유지하고,
    상기 짝수 번째 비트라인들 중 제1 비트라인들을 제2 전압으로 디스차지시키고, 상기 짝수 번째 비트라인들 중 제2 비트라인들과 상기 홀수 번째 비트라인들을 프리차지 상태로 유지하고,
    상기 복수의 비트라인들에 연결된 스트링 선택 트랜지스터의 게이트 전극에 프로그램 전압을 인가하는 것을 포함하되,
    상기 제1 전압은 상기 페이지 버퍼의 전원 전압 보다 높은 비휘발성 메모리 장치의 동작 방법.
  9. 제8 항에 있어서,
    상기 복수의 비트라인들에 연결된 스트링 선택 트랜지스터의 게이트 전극에 프로그램 전압을 인가하는 것은, 상기 짝수 번째 비트라인들에 연결된 스트링 선택 트랜지스터에 대한 ISPP(Incremental Step Pulse Program) 동작을 수행하는 것을 포함하고,
    상기 짝수 번째 비트라인들에 연결된 스트링 선택 트랜지스터에 대한 ISPP(Incremental Step Pulse Program) 동작이 완료된 후, 상기 복수의 비트라인을 상기 복수의 프리차지 트랜지스터를 턴 온 하여 상기 제1 전압으로 프리차지하고,
    상기 복수의 프리차지 트랜지스터 중에서, 상기 홀수 번째 비트라인들에 연결된 프리차지 트랜지스터들을 턴 오프 시키고, 상기 짝수 번째 비트라인들에 연결된 프리차지 트랜지스터들은 턴 온을 유지하고,
    상기 홀수 번째 비트라인들 중 제3 비트라인들을 상기 제2 전압으로 디스차지시키고, 상기 홀수 번째 비트라인들 중 제4 비트라인들과 상기 짝수 번째 비트라인들을 프리차지 상태로 유지하고,
    상기 홀수 번째 비트라인들에 연결된 스트링 선택 트랜지스터에 대한 ISPP(Incremental Step Pulse Program) 동작을 수행하는 것을 더 포함하는 비휘발성 메모리 장치의 동작 방법.
  10. 제8 항에 있어서,
    상기 복수의 비트라인들에 연결된 스트링 선택 트랜지스터의 게이트 전극에 프로그램 전압을 인가하는 것은, 상기 짝수 번째 비트라인들에 연결된 스트링 선택 트랜지스터에 대한 ISPP(Incremental Step Pulse Program) 동작을 수행하는 것을 포함하고,
    상기 짝수 번째 비트라인들에 연결된 스트링 선택 트랜지스터에 대한 ISPP(Incremental Step Pulse Program) 동작을 완료하기 전에, 상기 복수의 비트라인을 상기 복수의 프리차지 트랜지스터를 턴 온하여 상기 제1 전압으로 프리차지하고,
    상기 복수의 프리차지 트랜지스터 중에서, 상기 홀수 번째 비트라인들에 연결된 프리차지 트랜지스터들을 턴 오프 시키고, 상기 짝수 번째 비트라인들에 연결된 프리차지 트랜지스터들은 턴 온을 유지하고,
    상기 홀수 번째 비트라인들 중 제3 비트라인들을 상기 제2 전압으로 디스차지시키고, 상기 홀수 번째 비트라인들 중 제4 비트라인들과 상기 짝수 번째 비트라인들을 프리차지 상태로 유지하고,
    상기 홀수 번째 비트라인들에 연결된 스트링 선택 트랜지스터에 대한 ISPP(Incremental Step Pulse Program) 동작을 수행하는 것을 더 포함하는 비휘발성 메모리 장치의 동작 방법.
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