KR0172250B1 - 반도체 소자의 트랜지스터 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 22
- 229910052796 boron Inorganic materials 0.000 claims abstract description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 13
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 13
- 239000010703 silicon Substances 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 229910004298 SiO 2 Inorganic materials 0.000 claims abstract description 10
- 238000000151 deposition Methods 0.000 claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 10
- 229920005591 polysilicon Polymers 0.000 claims abstract description 10
- 239000002184 metal Substances 0.000 claims abstract description 7
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 9
- 239000007943 implant Substances 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 6
- 238000000206 photolithography Methods 0.000 claims description 4
- 229910019001 CoSi Inorganic materials 0.000 claims description 3
- 229910008484 TiSi Inorganic materials 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 abstract description 5
- 238000000137 annealing Methods 0.000 abstract description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 1
- -1 for example Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
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- Physics & Mathematics (AREA)
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- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 특히 P+폴리/메탈 실리사이드 적층구조의 게이트 전극형성에 관한 기술이며, 게이트 전극형성을 위해 폴리실리콘을 증착하는 대신 SiO2가 소량 함유된 SIPOS를 적당한 저항을 갖도록 증착하여 P+ 도핑하고, SiO2상에 보론이 분리되는 특성을 이용하여 보론을 미리 또는 후속 어닐링중에 SiO2가 포획하도록 함으로써, 보론의 실리콘 기판으로의 확산을 최소화하여 트랜지스터 소자의 성능을 향상시킬 수 있다.
Description
제1a도 내지 제1c도는 종래의 기술에 따른 트랜지스터 제조공정 단계를 도시한 단면도.
제2a도 내지 제2c도는 본 발명에 따른 트랜지스터 제조공정 단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : N-타입 불순물 주입영역
3 : 게이트 산화막 4 : 폴리실리콘
5,7 : 메탈 실리사이드(Metal silicide)
6 : SIPOS(Semi Insulating Poly Silicon)
30,50 : 게이트 전극
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 특히 P+ 폴리의 도핑시 보론(Boron) 불순물이 게이트 산화막을 침투하여 기판으로 확산하는 것을 최소화하여 반도체 소자의 성능을 향상시키는 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
일반적으로 P 모스 제조시 종래에는 N+ 폴리를 사용하고 문턱전압(Threshold Voltage)을 보론 주입으로 조절하는 베리드 채널구조(Buried Channel)를 채택해 왔으나 채널길이가 짧아지면서 소스와 드레인간 펀치쓰로우(Punch through)의 문제로 인해 P+ 폴리를 채용한 표면채널(Surface channel) PMOS를 제작한다.
다음의 제1a도 내지 제1c도는 일반적인 P+ 폴리제작 과정을 도시한 도면이다.
먼저, 실리콘 기판(1)의 N-웰에 문턱전압 VT조절을 위해 N-타입 불순물(2)을 주입한다.
다음, 게이트 산화막(3)을 형성하고 상기 게이트 산화막(3) 상부에 폴리실리콘(4)을 증착한다.
다음, 전체구조 상부에 보론을 주입한다. 이때, 별도의 보론 주입공정을 실시하지 않고 상기 폴리실리콘(4) 대신 보론이 함유된 폴리실리콘(4)을 증착하여 P+ 폴리를 제작할 수도 있다.
이어서 포토리소그래피 식각을 실시하여 게이트 전극(30)을 형성한 후소스/드레인 P+ 임플란트를 보론, BF2, 등을 사용하여 실시한다.
이때, 게이트 전극의 전항을 낮추고자 할 경우에는 폴리실리콘 위에 메탈실리사이드 예컨데, WSi2, CoSi2, TiSi2등(5)을 증착할 수도 있다.
이 경우 P+ 폴리 내에 보론이 후속 열처리시 실리콘 기판(1)으로 확산하여 반도체 소자의 특성을 변화시키는 문제점이 생기게 된다.
따라서 본 발명은 상기의 문제점을 해결하기 위하여 상기 반도체 소자 제조공정중 폴리실리콘을 증착하는 대신 SiO2가 저항에 문제가 생기지 않을 정도로 소량 함유된 SIPOS(Semi Insulating Poly Silicon)를 적당한 저항을 갖도록 증착하여 P+ 도핑하고, SiO2상에 보론이 분리되는 특성을 이용하여 보론을 미리 혹은 어닐링중에 SiO2가 포획하도록 함으로써, 보론의 실리콘 기판으로의 확산을 최소화하는 반도체 소자의 트랜지스터 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 실리콘 기판상에 N-웰을 형성하는 단계와, VT조절용 N-타입 불순물을 상기 실리콘 기판상에 주입하는 단계와, 게이트 산화막을 형성한 후 SIPOS를 증착하는 단계와, 보론 또는 BF2를 주입하는 단계와, 메탈 실리사이드를 증착하는 단계와, 사진 식각공정을 통해 게이트 전극을 패터닝하는 단계와, P+ 임플란트를 실시하여 P+ 소스/드레인을 형성하는 단계로 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 상세한 설명을 하기로 한다.
제2a도 내지 제2c도는 본 발명에 따른 반도체 소자의 트랜지스터 제조공정단계를 도시한 단면도이다.
제2a도를 참조하면, 실리콘 기판(1)상에 N-웰을 형성한 후, VT조절용 N-타입 불순물(2)을 주입한다.
이어 게이트 산화막(3)을 형성한 후 SIPOS(6)를 증착한다.
이때, 상기 SIPOS는 SiH4에 N2O를 소량 섞어서 증착하는데, 상기 N2O의 유량비는 SIPOS내 SiO2양을 적절히 조절하는 조건에서 결정한다.
P+ 도핑을 위해 B 또는 BF2를 임플란트하거나 또는 최초에 보론이 함유된 SIPOS를 증착한다.
보론이 함유된 SIPOS는 SIPOS 증착용 가스에 B2H6등의 보론 소스 가스를 첨가하여 증착한다.
이어서 WSi2, CoSi2, TiSi2등과 같은 메탈 실리사이드(7)를 증착한후 포토리소그래피/식각을 하여 게이트 전극(50)을 패터닝하고 P+ 임플란트를 Boron, BF2, 등을 사용하여 실시하여 P+ 소스 및 드레인을 만들어 트랜지스터 제작을 완료한다.
이때, 후속 열공정시 SIPOS 내의 SiO2에는 보론이 분리되고 실리콘에는 보론이 활성화되어 P+ 도핑이 되며 실리콘 기판으로의 보론 확산은 SiO2에 분리된 만큼 줄어들게 된다.
이상, 상술한 바와같이 본 발명의 방법에 의해 P+ 폴리를 갖는 P 모스 제작의 가장 큰 단점인 실리콘 기판으로의 보론 확산을 최소화할 수 있으므로 극소 채널길이를 갖는 트랜지스터 소자 제작시 표면채널 P 모스 제작이 가능하여 트랜지스터의 성능을 향상시킬 수 있다.
Claims (6)
- 실리콘 기판상에 N-웰을 형성하는 단계와, VT조절용 N-타입 불순물을 상기 실리콘 기판상에 주입하는 단계와, 게이트 산화막을 형성한 후 SIPOS를 증착하는 단계와, 보론 또는 BF2를 주입하는 단계와, 메탈 실리사이드를 증착하는 단계와, 사진 식각공정을 통해 게이트 전극을 패터닝하는 단계와, P+ 임플란트를 실시하여 P+ 소스/드레인을 형성하는 단계로 구성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 SIPOS는 SiO2가 소량 함유된 폴리실리콘인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 SIPOS 증착시 SiH4에 N2O를 소량 섞어서 함께 증착하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 P+ 임플란트시 B, BF2, 등을 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 메탈 실리사이드로서 WSi2, CoSi2, TiSi2중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 SIPOS 증착후 보론 또는 BF2를 주입하는 대신 B이 함유된 IPOS를 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950066010A KR0172250B1 (ko) | 1995-12-29 | 1995-12-29 | 반도체 소자의 트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950066010A KR0172250B1 (ko) | 1995-12-29 | 1995-12-29 | 반도체 소자의 트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970052119A KR970052119A (ko) | 1997-07-29 |
| KR0172250B1 true KR0172250B1 (ko) | 1999-03-30 |
Family
ID=19447189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950066010A KR0172250B1 (ko) | 1995-12-29 | 1995-12-29 | 반도체 소자의 트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0172250B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7696053B2 (en) | 2005-12-27 | 2010-04-13 | Dongbu Hitek Co., Ltd. | Implantation method for doping semiconductor substrate |
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1995
- 1995-12-29 KR KR1019950066010A patent/KR0172250B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7696053B2 (en) | 2005-12-27 | 2010-04-13 | Dongbu Hitek Co., Ltd. | Implantation method for doping semiconductor substrate |
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| Publication number | Publication date |
|---|---|
| KR970052119A (ko) | 1997-07-29 |
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