CN1266769C - 半导体器件及其制作方法 - Google Patents

半导体器件及其制作方法 Download PDF

Info

Publication number
CN1266769C
CN1266769C CNB021502684A CN02150268A CN1266769C CN 1266769 C CN1266769 C CN 1266769C CN B021502684 A CNB021502684 A CN B021502684A CN 02150268 A CN02150268 A CN 02150268A CN 1266769 C CN1266769 C CN 1266769C
Authority
CN
China
Prior art keywords
impurity
semiconductor device
diffusion layer
conduction type
junction region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB021502684A
Other languages
English (en)
Other versions
CN1445852A (zh
Inventor
齋木孝志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN1445852A publication Critical patent/CN1445852A/zh
Application granted granted Critical
Publication of CN1266769C publication Critical patent/CN1266769C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

用于NMOS晶体管中扩展区的砷剂量在5×1014至2×1015ions/cm2的范围内，优选在1.1×1015至1.5×1015ions/cm2的范围内。同样地，除了砷之外，通过离子注入向扩展区掺入低浓度的磷。因此，对于CMOS结构的半导体器件，可以防止取决于以砷为代表的低扩散系数杂质浓度、经常发生在浅结区中不期望的硅化物蠕变。而且，不仅可以降低浅结区中的电阻，而且可以在每一个晶体管中优化重叠量。

Description

半导体器件及其制作方法
              相关申请的相互参考
本申请基于2002年3月19日提交、申请号为2002-077218的日本专利申请并要求其优先权，在此通过参考结合其内容。
技术领域
本发明涉及一种半导体器件及其制造方法，特别适于自对准硅化物CMOS晶体管应用。
背景技术
近年来半导体器件小型化的发展和速度提高增强了对高性能低功耗的晶体管的需求。为了满足这样的要求，通过减小各种引线的电阻来解决引线延迟的问题是极其重要的。为此，可以在CMOS晶体管等中采用例如所谓的硅化物结构以及进而所谓的自对准硅化物结构。
通过在栅极和杂质扩散层上淀积通常为W或Co的金属，随后烧结，从而让硅和金属相互反应来获得自对准硅化物结构。在这种情况中，为防止栅极通过硅化物膜与杂质扩散层短路，形成与栅极和杂质扩散层电绝缘的侧壁。同样地，形成杂质扩散层，使得在侧壁形成前后进行两次离子注入形成的浅结区(扩展区)和深结区(源/漏区)重叠。
根据上述自对准硅化物结构，扩展区的杂质浓度趋于增加以满足进一步降低电阻的需求。CMOS晶体管一般用具有高扩散系数的硼(B)作为用于PMOS晶体管的杂质而用具有低扩散系数的砷(As)作为用于NMOS晶体管的杂质。当增加砷的剂量以降低扩展区中的电阻并确保与NMOS晶体管中的栅极重叠时，很难优化每个晶体管中的重叠量。此外，NMOS晶体管的扩展区中砷的高浓度带来了不期望的金属硅化物在半导体衬底中的蠕变，这将引起栅极与源区/漏区短路的问题。
发明内容
为解决上述问题设计出本发明，因此，本发明的目的即提供一种COMS结构的半导体器件及其制造方法，可以防止取决于以砷为代表的低扩散系数杂质浓度、经常发生在浅结区中不期望的硅化物蠕变，此外，不仅浅结区中的阻值会降低，而且在每个晶体管中的重叠量会得到优化。
本发明的发明人致力于刻苦研究并获得下述实施例。
本发明是根据所谓的CMOS结构的半导体器件及其制造方法，即一种半导体器件，包括具有以浅结区和深结区至少部分重叠的方式形成的第一导电类型的第一杂质扩散层，并至少在第一杂质扩散层的表面上形成硅化物层的第一晶体管；和具有第二导电类型的第二杂质扩散层的第二晶体管，第一导电类型和第二导电类型彼此相反。
根据本发明一方面的半导体器件以这样一种方式设置，其中掺入第一杂质扩散层中浅结区的第一杂质比掺入第二扩散层的第二杂质扩散系数低，而浅结区中的杂质浓度在1.1×1015至2×1015ions/cm2的范围内。
同样地，根据本发明另一方面的半导体器件以这样一种方式设置，其具有所谓的双侧壁结构，并且其中掺入第一杂质扩散层中浅结区的第一杂质比掺入第二扩散层的第二杂质扩散系数低，而浅结区中的杂质浓度在1.1×1015至2×1015ions/cm2的范围内。
此外，根据本发明又一方面的半导体器件以这样一种方式设置，具有所谓的凹口栅极结构(notch gate structure)，并且其中掺入第一杂质扩散层的浅结区的第一杂质比掺入第二扩散层的第二杂质扩散系数低，而浅结区中的杂质浓度在1.1×1015至2×1015ions/cm2的范围内。
附图说明
图1是由在衬底中的硅化物的蠕变引起的栅极与源区/漏区短路的显微照片；
图2是用于扩展区的砷剂量与非一致性的晶体管发生的几率的分析关系特性图；
图3A至3I是在根据第一实施例的CMOS晶体管的制造方法中的制造顺序的剖面示意图；
图4A至4J是在根据第二实施例的CMOS晶体管的制造方法中的制造顺序的剖面示意图；及
图5A至5I是在根据第三实施例的CMOS晶体管的制造方法中的制造顺序的剖面示意图。
具体实施方式
1.本发明的工作原理
在一个CMOS结构的半导体器件中，在用于形成NMOS晶体管的扩展区中的砷剂量被增加至高达3×1015ions/cm2时，如图1中所示，可以确定由于衬底中硅化物的蠕变使栅极与源区/漏区短路。
这里，提出本发明以限制掺入扩展区的砷的剂量。
图2示出为扩展区提供的砷剂量与非一致性的晶体管发生率的分析关系的特性视图。假定大约0.0005％作为考虑各种情形的非一致性发生率的极限，然后估计砷剂量的上限大约为2×1015ions/cm2，并且优选地为大约1.5×1015ions/cm2。由于考虑到降低扩展区中的电阻，估计砷剂量的下限大约为5×1014ions/cm2，并且优选地大约为1.1×1015ions/cm2。
为同时满足(1)降低非一致性的发生率(从而防止产量减少)和(2)降低扩展区电阻的需要，从上述估计可知，适当的砷剂量在5×1014至2×1015ions/cm2的范围内，优选的在1.1×1015至1.5×1015ions/cm2的范围内。此外，从重要性的角度，由于强调降低NMOS晶体管扩展区电阻的需要，适当的范围应是1.1×1015至2×1015ions/cm2。
在这种情况下，除在上面指定的适当范围内的砷的离子注入外，可以通过离子注入在NMOS晶体管的扩展区掺入低浓度的磷，以便调高扩展区中n-型杂质的浓度。从而，可进一步地降低扩展区中的电阻和优化PMOS晶体管和NMOS晶体管每一个中的的重叠数量，而不会影响到防止晶体管产量减少。
2.本发明的优选实施例
基于上述本发明的工作原理，下面的描述将参考附图详细地描述本发明的具体实施例。
(第一实施例)
首先，将给出第一实施例的解释。这里，用自对准硅化物结构的COMS晶体管作为半导体器件的例子。为简化解释，对COMS晶体管的结构与其制造方法并行地描述。
图3A至3I是在根据第一实施例的CMOS晶体管的制造方法中的制造顺序的剖面示意图。
如图3A中所示，CMOS晶体管的制造方法从通过对隔离区制作图形在p-型半导体衬底上形成沟槽开始，然后用CVD方法在整个表面上淀积膜厚足以掩埋沟槽的氧化硅膜，之后，氧化硅膜的表面层通过化学机械抛光的方法(CMP方法)被抛光，由此通过用氧化硅膜来填充沟槽来形成STI隔离结构2。从而限定出有源区。
随后，通过用离子注入掺入p-型杂质将在处于图3A中央的STI隔离结构2的左边上的有源区制成p-型沟道/阱区3，这里p-型杂质是硼(B)，而通过掺入n-型杂质将右边的有源区制成n-型沟道/阱区4，这里n-型杂质是磷(P)。在下面的步骤中，在p-型沟道/阱区3和n-型沟道/阱区4中分别制造NMOS晶体管和PMOS晶体管。
然后，如图3B中所示，通过例如热氧化在p-型沟道/阱区3和n-型沟道/阱区4上形成栅绝缘膜，然后用CVD方法在整个表面上淀积多晶硅膜，之后，对多晶硅膜和栅绝缘膜5制作图形，由此，在p-型沟道/阱区3和n-型沟道/阱区4的每一个上形成栅电极6，栅绝缘膜5插入二者之间。
随后，如图3C和3D中所示，仅在p-型沟道/阱区3中形成浅结区和其凹形层。
更为详细地说，如图3C中所示，通过处理形成抗蚀剂图形7仅覆盖n-型沟道/阱区4，并且用抗蚀剂图形7和p-型沟道/阱区3上的栅电极6作掩模通过离子注入向栅电极6两边上的半导体衬底1的表面层中掺入高浓度的n-型杂质来形成结层8，在这里杂质是砷。在这种情况下，砷的离子注入的条件可以如下：加速能量为5keV，并且剂量处于上述指定的适当范围内。
然后，注入砷离子之后，再用抗蚀剂图形7和栅电极6作掩模通过离子注入掺入低浓度的n-型杂质来形成结层9来补偿更高的n-型杂质的浓度，在这里，杂质是磷(P)。在这种情况下，磷的离子注入的条件可以如下：加速能量为1keV，并且剂量为5×1013ions/cm2。如此通过进行两次离子注入，结层9重叠结层8，由此形成调节到所需高浓度的浅结区(扩展区)10。
然后，如图3D中所示，再一次用抗蚀剂图形7和栅电极6作掩模通过离子注入掺入p-型杂质来形成凹形层11，在这里，杂质是硼(B)或铟(In)。在这种情况中，以相对于垂直半导体衬底1表面方向的0°的倾角或倾斜方向来进行离子注入。
随后，如图3E中所示，在用灰化等方式除去抗蚀剂图形7之后，其次仅在n-型沟道/阱区4中形成浅结区和其凹形层。
更为详细地说，通过处理形成抗蚀剂图形12仅覆盖p-型沟道/阱区3，并且用抗蚀剂图形12和n-型沟道/阱区4上的栅电极6作掩模通过离子注入向栅电极6两边上的半导体衬底的表面层中掺入高浓度的p-型杂质，在这里杂质是硼。从而形成扩展区13。
然后，再次用抗蚀剂图形12和栅电极6作掩模通过离子注入掺入n-型杂质来形成凹形层14，在这里，杂质是砷。在这种情况中，以相对于垂直半导体衬底1表面方向的0°的倾角或倾斜方向来进行离子注入。
随后，如图3F中所示，在用灰化等方式除去抗蚀剂图形12之后，用CVD方法在整个表面上淀积氧化硅膜以覆盖每个栅电极6，并且整个氧化硅膜经过各向异性刻蚀(回刻蚀)以便仅在每个栅电极6的侧面上留下氧化硅膜，因此形成侧壁15。
随后，如图3G中所示，仅在p-型沟道/阱区3中形成源区/漏区作为深结区。
更为详细地说，再次通过处理形成抗蚀剂图形16仅覆盖n-型沟道/阱区4，并且用抗蚀剂图形16和p-型沟道/阱区3上的栅电极6及其侧壁15作掩模通过离子注入向侧壁15的两边上的半导体衬底的表面层中掺入高浓度的n-型杂质，在这里杂质是砷。从而形成部分重叠扩展区10和凹形层11的源区/漏区17(扩展区10、凹形层11和源区/漏区17一起形成第一杂质扩散层)。就此而言，根据这些步骤，在p-型沟道/阱区3中制造一个包括栅电极6、第一杂质扩散层等的NMOS晶体管。
随后，如图3H中所示，在用灰化等方式除去抗蚀剂图形16之后，仅在n-型沟道/阱区4中形成源区/漏区作为深结区。
更为详细地说，再次通过处理形成抗蚀剂图形18仅覆盖p-型沟道/阱区3，并且用抗蚀剂图形18和n-型沟道/阱区4上的栅电极6及其侧壁15作掩模通过离子注入向侧壁15的两边上的半导体衬底的表面层中掺入高浓度的p-型杂质，在这里杂质是硼。从而形成部分重叠扩展区13和凹形层14的源区/漏区19(扩展区13、凹形层14和源区/漏区19一起形成第二杂质扩散层)。就此而言，根据这些步骤，在n-型沟道/阱区4中制造一个包括栅电极6、第二杂质扩散层等的PMOS晶体管。
随后，如图3I中所示，在用灰化等方式除去抗蚀剂图形18之后，在NMOS晶体管和PMOS晶体管中都形成自对准硅化物结构。
更为详细地说，通过溅射等方法在整个表面上溅射能够形成硅化物的金属膜，这里金属是钴(Co)，并且通过热处理让Co膜和栅电极6、源区/漏区17和19以及扩展区10和13的表面上的硅之间发生反应，由此形成硅化钴膜20。然后，通过预定的湿法刻蚀除去未反应的Co膜。除了Co，还可以用Ni、V、Pd、Cr等作为能形成硅化物的金属。
随后，形成中间绝缘层、接触孔、各种引线层等，由此完成CMOS晶体管。
已经解释，根据本实施例，对于CMOS晶体管，可以防止取决于以砷为代表的低扩散系数杂质浓度、经常发生在浅结区中不期望的硅化物蠕变，此外，不仅浅结区中的阻值会降低，而且在NMOS晶体管和PMOS晶体管每一个中的的重叠量会得到优化。
(第二实施例)
其次，将给出第二实施例的解释。这里，将用一个具有所谓的双侧壁结构和自对准硅化物结构的CMOS晶体管作为半导体器件的例子。为简化解释，对COMS晶体管的结构与其制造方法并行地描述，并且用相应于上面的第一实施例的相同的参考数字标记相同的部分。
图4A至4J是在根据第二实施例的CMOS晶体管的制造方法中的制造顺序的剖面示意图。
如图4A中所示，CMOS晶体管的制造方法从通过对隔离区制作图形在p-型半导体衬底上形成沟槽开始，然后用CVD方法在整个表面上淀积膜厚足以掩埋沟槽的氧化硅膜，之后，氧化硅膜的表面层通过化学机械抛光的方法(CMP方法)被抛光，由此通过用氧化硅膜来填充沟槽来形成STI隔离结构2。从而限定出有源区。
随后，通过用离子注入掺入p-型杂质将在处于图4A中央的STI隔离结构2的左边上的有源区制成p-型沟道/阱区3，这里p-型杂质是硼(B)，而通过掺n-型杂质将右边的有源区制成n-型沟道/阱区4，这里n-型杂质是磷(P)。在下面的步骤中，在p-型沟道/阱区3和n-型沟道/阱区4中分别制造NMOS晶体管和PMOS晶体管。
然后，如图4B中所示，通过例如热氧化在p-型沟道/阱区3和n-型沟道/阱区4上形成栅绝缘膜，然后用CVD方法在整个表面上淀积多晶硅膜，之后，对多晶硅膜和栅绝缘膜5制作图形，由此，在p-型沟道/阱区3和n-型沟道/阱区4的每一个上形成栅电极6，栅绝缘膜5插入二者之间。
随后，如图4C中所示，用CVD方法在整个表面上淀积氧化硅膜以覆盖每个栅电极6，各向异性刻蚀(回刻蚀)整个氧化硅膜以便仅在每个栅电极6的侧表面留下氧化硅膜，由此形成第一侧壁21。
然后，如图4D和4E中所示，仅在p-型沟道/阱区3中形成浅结区和其凹形层。
更为详细地说，如图4D中所示，通过处理形成抗蚀剂图形7仅覆盖n-型沟道/阱区4，并且用抗蚀剂图形7和p-型沟道/阱区3上的栅电极6及其第一侧壁21作掩模通过离子注入向第一侧壁21两边上的半导体衬底的表面层中掺入高浓度的n-型杂质来形成结层8，在这里杂质是砷。在这种情况下，砷的离子注入的条件可以如下：加速能量为5keV，并且剂量处于上述指定的适当范围内。
然后，注入砷离子之后，再次用抗蚀剂图形7和栅电极6及其第一侧壁21作掩模通过离子注入掺入低浓度的n-型杂质来形成结层9来补偿更高的n-型杂质的浓度，在这里，杂质是磷(P)。在这种情况下，磷的离子注入的条件可以如下：加速能量为1keV，并且剂量为5×1013ions/cm2。如此通过进行两次离子注入，结层9重叠结层8，由此形成调节到所需高浓度的浅结区(扩展区)10。
然后，如图4E中所示，再一次用抗蚀剂图形7和栅电极6及其第一侧壁21作掩模通过离子注入掺入p-型杂质来形成凹形层11，在这里，杂质是硼(B)或铟(In)。在这种情况中，以相对于垂直半导体衬底1表面方向的0°的倾角或倾斜方向来进行离子注入。
随后，如图3F中所示，在用灰化等方式除去抗蚀剂图形7之后，其次仅在n-型沟道/阱区4中形成浅结区和其凹形层。
更为详细地说，通过处理形成抗蚀剂图形12仅覆盖p-型沟道/阱区3，并且用抗蚀剂图形12和n-型沟道/阱区4上的栅电极6及其第一侧壁21作掩模通过离子注入向第一侧壁21的两边上的半导体衬底的表面层中掺入高浓度的p-型杂质，在这里杂质是硼。从而形成扩展区13。
然后，再次用抗蚀剂图形12和栅电极6及其第一侧壁21作掩模通过离子注入掺入n-型杂质来形成凹形层14，在这里，杂质是砷。在这种情况中，以相对于垂直半导体衬底1表面方向的0°的倾角或倾斜方向来进行离子注入。
随后，如图4G中所示，在用灰化等方式除去抗蚀剂图形12之后，用CVD方法在整个表面上淀积氧化硅膜以覆盖每个栅电极6，并且整个氧化硅膜经过各向异性刻蚀(回刻蚀)以便仅在每个第一侧壁21的侧面上留下氧化硅膜，因此形成第二侧壁22。在这种情况中，在每一个栅电极6的侧表面上形成一个包括第一和第二侧壁21和22的双侧壁结构23。
随后，如图4H中所示，仅在p-型沟道/阱区3中形成源区/漏区作为深结区。
更为详细地说，再次通过处理形成抗蚀剂图形16仅覆盖n-型沟道/阱区4，并且用抗蚀剂图形16和p-型沟道/阱区3上的栅电极6及其双侧壁结构23作掩模通过离子注入向双侧壁结构23的两边上的半导体衬底的表面层中掺入高浓度的n-型杂质，在这里杂质是砷。从而形成部分重叠扩展区10和凹形层11的源区/漏区17(扩展区10、凹形层11和源区/漏区17一起形成第一杂质扩散层)。就此而言，根据这些步骤，在p-型沟道/阱区3中制造一个包括栅电极6、第一杂质扩散层等的NMOS晶体管。
随后，如图4I中所示，在用灰化等方式除去抗蚀剂图形16之后，仅在n-型沟道/阱区4中形成源区/漏区作为深结区。
更为详细地说，再次通过处理形成抗蚀剂图形18仅覆盖p-型沟道/阱区3，并且用抗蚀剂图形18和n-型沟道/阱区4上的栅电极6及其双侧壁结构23作掩模通过离子注入向双侧壁结构23的两边上的半导体衬底的表面层中掺入高浓度的p-型杂质，在这里杂质是硼。从而形成部分重叠扩展区13和凹形层14的源区/漏区19(扩展区13、凹形层14和源区/漏区19一起形成第二杂质扩散层)。就此而言，根据这些步骤，在n-型沟道/阱区4中制造一个包括栅电极6、第二杂质扩散层等的PMOS晶体管。
随后，如图4J中所示，在用灰化等方式除去抗蚀剂图形18之后，在NMOS晶体管和PMOS晶体管中都形成自对准硅化物结构。
更为详细地说，通过溅射等方法在整个表面上溅射能够形成硅化物的金属膜，这里金属是钴(Co)，并且通过热处理允许Co膜和栅电极6、源区/漏区17和19以及扩展区10和13的表面上的硅之间发生反应，由此形成硅化钴膜20。然后，通过预定的湿法刻蚀除去未反应的Co膜。除了Co，还可以用Ni、V、Pd、Cr等作为能形成硅化物的金属。
随后，形成中间绝缘层、接触孔、各种引线层等，由此完成CMOS晶体管。
已经解释，根据本实施例，对于CMOS晶体管，可以防止取决于以砷为代表的低扩散系数杂质浓度、经常发生在浅结区中不期望的硅化物蠕变，此外，不仅浅结区中的阻值会降低，而且在NMOS晶体管和PMOS晶体管每一个中的的重叠量会得到优化。而且，由于在上述本实施例中形成双侧壁结构23，可以更可靠地获得前述的优点。
(第三实施例)
其次，将给出第三实施例的解释。这里，用一个具有所谓的凹口栅极结构和自对准硅化物结构的CMOS晶体管作为半导体器件的例子。为简化解释，对COMS晶体管的结构与其制造方法并行地描述，并且用相应于上面的第一实施例的相同的参考数字标记相同的部分。
图5A至5I是在根据第三实施例的CMOS晶体管的制造方法中的制造顺序的剖面示意图。
如图5A中所示，CMOS晶体管的制造方法从通过对隔离区制作图形在p-型半导体衬底1上形成沟槽开始，然后用CVD方法在整个表面上淀积膜厚足以掩埋沟槽的氧化硅膜，之后，氧化硅膜的表面层通过化学机械抛光的方法(CMP方法)被抛光，由此通过用氧化硅膜来填充沟槽来形成STI隔离结构2。从而限定出有源区。
随后，通过用离子注入掺入p-型杂质将在处于图5A中央的STI隔离结构2的左边上的有源区制成p-型沟道/阱区3，这里p-型杂质是硼(B)，而通过掺入n-型杂质将右边的有源区制成n-型沟道/阱区4，这里n-型杂质是磷(P)。在下面的步骤中，在p-型沟道/阱区3和n-型沟道/阱区4中分别制造NMOS晶体管和PMOS晶体管。
然后，如图5B中所示，通过例如热氧化在p-型沟道/阱区3和n-型沟道/阱区4上形成栅绝缘膜5，然后用CVD方法在整个表面上淀积多晶硅膜，之后，对多晶硅膜和栅绝缘膜5制作图形形成电极的形状。然后，仅对这样制作图形的多晶硅膜和栅极绝缘膜5的侧表面的较低部分进行各向同性刻蚀，由此，在p-型沟道/阱区3和n-型沟道/阱区4的每一个上形成并且在侧表面的较低部分有窄部分32的凹口形栅电极31，栅绝缘膜5插入二者之间。
随后，如图5C和5D中所示，仅在p-型沟道/阱区3中形成浅结区和其凹形层。
更为详细地说，如图5C中所示，通过处理形成抗蚀剂图形7仅覆盖n-型沟道/阱区4，并且用抗蚀剂图形7和p-型沟道/阱区3上的栅电极31作掩模通过离子注入向栅电极31两边上的半导体衬底的表面层中掺入高浓度的n-型杂质来形成结层8，在这里杂质是砷。在这种情况下，砷的离子注入的条件可以如下：加速能量为5keV，并且剂量处于上述指定的适当范围内。
然后，注入砷离子之后，再次用抗蚀剂图形7和栅电极31作掩模通过离子注入掺入低浓度的n-型杂质来形成结层9来补偿更高的n-型杂质的浓度，在这里，杂质是磷(P)。在这种情况下，磷的离子注入的条件可以如下：加速能量为1keV，并且剂量为5×1013ions/cm2。如此通过进行两次离子注入，结层9重叠结层8，由此形成调节到所需高浓度的浅结区(扩展区)10。
然后，如图5D中所示，再一次用抗蚀剂图形7和栅电极31作掩模通过离子注入掺入p-型杂质来形成凹形层11，在这里，杂质是硼(B)或铟(In)。在这种情况中，以相对于垂直半导体衬底1表面方向的0°的倾角或倾斜方向来进行离子注入。
随后，如图5E中所示，在用灰化等方式除去抗蚀剂图形7之后，其次仅在n-型沟道/阱区4中形成浅结区和其凹形层。
更为详细地说，通过处理形成抗蚀剂图形12仅覆盖p-型沟道/阱区3，并且用抗蚀剂图形12和n-型沟道/阱区4上的栅电极31作掩模通过离子注入向栅电极31两边上的半导体衬底的表面层中掺入高浓度的p-型杂质，在这里杂质是硼。从而形成扩展区13。
然后，再次用抗蚀剂图形12和栅电极31作掩模通过离子注入掺n-型杂质来形成凹形层14，在这里，杂质是砷。在这种情况中，以相对于垂直半导体衬底1表面方向的0°的倾角或倾斜方向来进行离子注入。
随后，如图5F中所示，在用灰化等方式除去抗蚀剂图形12之后，用CVD方法在整个表面上淀积氧化硅膜以覆盖每个栅电极31，并且整个氧化硅膜经过各向异性刻蚀(回刻蚀)以便仅在每个栅电极31的侧面上留下氧化硅膜，因此形成侧壁15。
随后，如图5G中所示，仅在p-型沟道/阱区3中形成源区/漏区作为深结区。
更为详细地说，再次通过处理形成抗蚀剂图形16仅覆盖n-型沟道/阱区4，并且用抗蚀剂图形16和p-型沟道/阱区3上的栅电极31及其侧壁15作掩模通过离子注入向侧壁15的两边上的半导体衬底的表面层中掺入高浓度的n-型杂质，在这里杂质是砷。从而形成部分重叠扩展区10和凹形层11的源区/漏区17(扩展区10、凹形层11和源区/漏区17一起形成第一杂质扩散层)。就此而言，根据这些步骤，在p-型沟道/阱区3中制造一个包括栅电极31、第一杂质扩散层等的NMOS晶体管。
随后，如图5H中所示，在用灰化等方式除去抗蚀剂图形16之后，仅在n-型沟道/阱区4中形成源区/漏区作为深结区。
更为详细地说，再次通过处理形成抗蚀剂图形18仅覆盖p-型沟道/阱区3，并且用抗蚀剂图形18和n-型沟道/阱区4上的栅电极31及其侧壁15作掩模通过离子注入向侧壁15的两边上的半导体衬底的表面层中掺入高浓度的p-型杂质，在这里杂质是硼。从而形成部分重叠扩展区13和凹形层14的源区/漏区19(扩展区13、凹形层14和源区/漏区19一起形成第二杂质扩散层)。就此而言，根据这些步骤，在n-型沟道/阱区4中制造一个包括栅电极31、第二杂质扩散层等的PMOS晶体管。
随后，如图5I中所示，在用灰化等方式除去抗蚀剂图形18之后，在NMOS晶体管和PMOS晶体管中都形成自对准硅化物结构。
更为详细地说，通过溅射等方法在整个表面上溅射一能够形成硅化物的金属膜，这里金属是钴(Co)，并且通过热处理让Co膜和栅电极31、源区/漏区17和19以及扩展区10和13的表面上的硅之间发生反应，由此形成硅化钴膜20。然后，通过预定的湿法刻蚀除去未反应的Co膜。除了Co，还可以用Ni、V、Pd、Cr等作为能形成硅化物的金属。
随后，形成中间绝缘层、接触孔、各种引线层等，由此完成CMOS晶体管。
已经解释，根据本实施例，对于CMOS晶体管，可以防止取决于以砷为代表的低扩散系数杂质浓度、经常发生在浅结区中不期望的硅化物蠕变，此外，不仅浅结区中的阻值会降低，而且在NMOS晶体管和PMOS晶体管每一个中的的重叠量会得到优化。而且，由于在上述本实施例中形成凹口栅极结构，可以更可靠地获得前述的优点。
根据具有CMOS结构的半导体器件的本发明，可以防止取决于以砷为代表的低扩散系数杂质浓度、经常发生在浅结区中不期望的硅化物蠕变，此外，不仅浅结区中的阻值会降低，而且在NMOS晶体管和PMOS晶体管每一个中的的重叠量会得到优化。

Claims (30)

1.一种半导体器件，包括：
具有第一导电类型的第一杂质扩散层并具有至少在所述第一杂质扩散层表面上形成的硅化物层的第一晶体管，第一杂质扩散层以这样一种方式形成：浅结区和深结区至少彼此部分地重叠；和
具有第二导电类型的第二杂质扩散层的第二晶体管，所述第一导电类型和所述第二导电类型彼此相反，其中
掺入所述第一杂质扩散层中所述浅结区的第一杂质比掺入所述第二杂质扩散层中的第二杂质扩散系数低，并且所述浅结区的杂质浓度在1.1×1015至2×1015ions/cm2的范围内。
2.一种半导体器件，包括
具有第一导电类型的第一杂质扩散层并具有至少在所述第一杂质扩散层表面上形成的硅化物层的第一晶体管，第一杂质扩散层以这样一种方式形成：浅结区和深结区至少彼此部分地重叠；和
具有第二导电类型的第二杂质扩散层的第二晶体管，所述第一导电类型和所述第二导电类型彼此相反，其中
所述第一晶体管具有包括在栅极两侧上相应于所述浅结区的第一侧壁和相应于所述深结区的第二侧壁的双侧壁结构，和
掺入所述第一杂质扩散层中所述浅结区的第一杂质比掺入所述第二杂质扩散层中的第二杂质扩散系数低，并且所述浅结区的杂质浓度在1.1×1015至2×1015ions/cm2的范围内。
3.一种半导体器件，包括
具有第一导电类型的第一杂质扩散层并具有至少在所述第一杂质扩散层表面上形成的硅化物层的第一晶体管，第一杂质扩散层以这样一种方式形成：浅结区和深结区至少彼此部分地重叠；和
具有第二导电类型的第二杂质扩散层的第二晶体管，所述第一导电类型和所述第二导电类型彼此相反，其中
所述第一晶体管的栅极在其较低部分处具有窄宽度形状，和
掺入所述第一杂质扩散层中所述浅结区的第一杂质比掺入所述第二杂质扩散层中的第二杂质扩散系数低，并且所述浅结区的杂质浓度在1.1×1015至2×1015ions/cm2的范围内。
4.根据权利要求1的半导体器件，其中所述第一杂质是砷。
5.根据权利要求2的半导体器件，其中所述第一杂质是砷。
6.根据权利要求3的半导体器件，其中所述第一杂质是砷。
7.根据权利要求1的半导体器件，其中所述第二杂质是硼。
8.根据权利要求2的半导体器件，其中所述第二杂质是硼。
9.根据权利要求3的半导体器件，其中所述第二杂质是硼。
10.根据权利要求1的半导体器件，其中所述第一杂质扩散层中的所述浅结区包括除所述第一杂质之外、浓度低于所述第一杂质浓度的所述第一导电类型的第三杂质。
11.根据权利要求2的半导体器件，其中所述第一杂质扩散层中的所述浅结区包括除所述第一杂质之外、浓度低于所述第一杂质浓度的所述第一导电类型的第三杂质。
12.根据权利要求3的半导体器件，其中所述第一杂质扩散层中的所述浅结区包括除所述第一杂质之外、浓度低于所述第一杂质浓度的所述第一导电类型的第三杂质。
13.根据权利要求10的半导体器件，其中所述第三杂质是磷。
14.根据权利要求11的半导体器件，其中所述第三杂质是磷。
15.根据权利要求12的半导体器件，其中所述第三杂质是磷。
16.一种制造半导体器件的方法，包括：
具有第一导电类型的第一杂质扩散层并具有至少在所述第一杂质扩散层表面上形成的硅化物层的第一晶体管，第一杂质扩散层以这样一种方式形成：浅结区和深结区至少彼此部分地重叠；和
具有第二导电类型的第二杂质扩散层的第二晶体管，所述第一导电类型和所述第二导电类型彼此相反，
所述方法包括采用第一杂质形成所述浅结区的步骤，所述第一杂质比用于形成所述第二杂质扩散层的第二杂质扩散系数低，并且所述第一杂质浓度的剂量在1.1×1015至2×1015ions/cm2的范围内。
17.一种制造半导体器件的方法，所述半导体器件包括：
具有第一导电类型的第一杂质扩散层并具有至少在所述第一杂质扩散层表面上形成的硅化物层的第一晶体管，第一杂质扩散层以这样一种方式形成：浅结区和深结区至少彼此部分地重叠；和
具有第二导电类型的第二杂质扩散层的第二晶体管，所述第一导电类型和所述第二导电类型彼此相反，
所述方法包括制造所述第一晶体管的步骤，所述制造所述第一晶体管的步骤包括以下步骤：
在栅极的两侧形成第一侧壁：
用所述栅极和所述第一侧壁作掩膜采用第一杂质通过离子注入形成所述浅结区，所述第一杂质比用于形成所述第二杂质扩散层的第二杂质扩散系数低，并且所述第一杂质浓度的剂量在1.1×1015至2×1015ions/cm2的范围内；
在所述第一侧壁的侧面上形成第二侧壁；和
用所述栅极和所述第一和第二侧壁作掩膜通过离子注入形成所述深结区。
18.一种制造半导体器件的方法，所述半导体器件包括：
具有第一导电类型的第一杂质扩散层并具有至少在所述第一杂质扩散层表面上形成的硅化物层的第一晶体管，第一杂质扩散层以这样一种方式形成：浅结区和深结区至少彼此部分地重叠；和
具有第二导电类型的第二杂质扩散层的第二晶体管，所述第一导电类型和所述第二导电类型彼此相反，
所述方法包括制造所述第一晶体管的步骤，所述制造所述第一晶体管的步骤包括以下步骤：
形成栅极使在其较低部分具有窄宽度形状；
用所述栅极作掩膜采用第一杂质通过离子注入形成所述浅结区，所述第一杂质比用于形成所述第二杂质扩散层的第二杂质扩散系数低，并且所述第一杂质浓度的剂量在1.1×1015至2×1015ions/cm2的范围内；
在所述栅极的两侧面上形成侧壁；和
用所述栅极和所述侧壁作掩膜通过离子注入形成所述深结区。
19.根据权利要求16的制造半导体器件的方法，其中所述第一杂质是砷。
20.根据权利要求17的制造半导体器件的方法，其中所述第一杂质是砷。
21.根据权利要求18的制造半导体器件的方法，其中所述第一杂质是砷。
22.根据权利要求16的制造半导体器件的方法，其中所述第二杂质是硼。
23.根据权利要求17的制造半导体器件的方法，其中所述第二杂质是硼。
24.根据权利要求18的制造半导体器件的方法，其中第所述二杂质是硼。
25.根据权利要求16的制造半导体器件的方法，其中所述形成浅结区的步骤包括掺入除所述第一杂质之外、浓度低于所述第一杂质浓度的所述第一导电类型的第三杂质的步骤。
26.根据权利要求17的制造半导体器件的方法，其中所述形成浅结区的步骤包括掺入除所述第一杂质之外、浓度低于所述第一杂质浓度的所述第一导电类型的第三杂质的步骤。
27.根据权利要求18的制造半导体器件的方法，其中所述形成浅结区的步骤包括掺入除所述第一杂质之外、浓度低于所述第一杂质浓度的所述第一导电类型的第三杂质的步骤。
28.根据权利要求25的制造半导体器件的方法，其中所述第三杂质是磷。
29.根据权利要求26的制造半导体器件的方法，其中所述第三杂质是磷。
30.根据权利要求27的制造半导体器件的方法，其中所述第三杂质是磷。
CNB021502684A 2002-03-19 2002-11-07 半导体器件及其制作方法 Expired - Fee Related CN1266769C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP077218/2002 2002-03-19
JP2002077218A JP4122167B2 (ja) 2002-03-19 2002-03-19 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
CN1445852A CN1445852A (zh) 2003-10-01
CN1266769C true CN1266769C (zh) 2006-07-26

Family

ID=28035499

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB021502684A Expired - Fee Related CN1266769C (zh) 2002-03-19 2002-11-07 半导体器件及其制作方法

Country Status (5)

Country Link
US (2) US7221009B2 (zh)
JP (1) JP4122167B2 (zh)
KR (1) KR100873240B1 (zh)
CN (1) CN1266769C (zh)
TW (1) TW561510B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4541125B2 (ja) 2004-12-15 2010-09-08 パナソニック株式会社 高誘電率ゲート絶縁膜を備えた電界効果トランジスタを有する半導体装置及びその製造方法
JP2006202860A (ja) 2005-01-19 2006-08-03 Toshiba Corp 半導体装置及びその製造方法
US8017471B2 (en) * 2008-08-06 2011-09-13 International Business Machines Corporation Structure and method of latchup robustness with placement of through wafer via within CMOS circuitry
CN102738000A (zh) * 2011-04-12 2012-10-17 中芯国际集成电路制造(上海)有限公司 一种超浅结形成方法

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61154173A (ja) 1984-12-27 1986-07-12 Toshiba Corp Ｍｉｓ型半導体装置
US4956311A (en) * 1989-06-27 1990-09-11 National Semiconductor Corporation Double-diffused drain CMOS process using a counterdoping technique
KR950000141B1 (ko) * 1990-04-03 1995-01-10 미쓰비시 뎅끼 가부시끼가이샤 반도체 장치 및 그 제조방법
JPH05326552A (ja) 1992-03-19 1993-12-10 Oki Electric Ind Co Ltd 半導体素子およびその製造方法
JPH07111328A (ja) 1993-10-13 1995-04-25 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JPH07147397A (ja) 1993-11-25 1995-06-06 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US5516711A (en) * 1994-12-16 1996-05-14 Mosel Vitelic, Inc. Method for forming LDD CMOS with oblique implantation
JPH08255903A (ja) 1995-03-15 1996-10-01 Seiko Epson Corp 半導体装置及びその製造方法
US5759901A (en) * 1995-04-06 1998-06-02 Vlsi Technology, Inc. Fabrication method for sub-half micron CMOS transistor
JP3014030B2 (ja) 1995-05-31 2000-02-28 日本電気株式会社 半導体装置の製造方法
US6004854A (en) * 1995-07-17 1999-12-21 Micron Technology, Inc. Method of forming CMOS integrated circuitry
US5960319A (en) * 1995-10-04 1999-09-28 Sharp Kabushiki Kaisha Fabrication method for a semiconductor device
US6346439B1 (en) * 1996-07-09 2002-02-12 Micron Technology, Inc. Semiconductor transistor devices and methods for forming semiconductor transistor devices
JPH1012870A (ja) 1996-06-20 1998-01-16 Matsushita Electron Corp 半導体装置及びその製造方法
TW317653B (en) * 1996-12-27 1997-10-11 United Microelectronics Corp Manufacturing method of memory cell of flash memory
JPH1145995A (ja) 1997-07-25 1999-02-16 Nec Kyushu Ltd 半導体装置およびその製造方法
US5933741A (en) * 1997-08-18 1999-08-03 Vanguard International Semiconductor Corporation Method of making titanium silicide source/drains and tungsten silicide gate electrodes for field effect transistors
WO1999016116A1 (fr) * 1997-09-19 1999-04-01 Hitachi, Ltd. Procede pour produire un dispositif a semiconducteur
JPH11186188A (ja) 1997-12-19 1999-07-09 Texas Instr Japan Ltd 半導体装置の製造方法
US5956584A (en) * 1998-03-30 1999-09-21 Texas Instruments - Acer Incorporated Method of making self-aligned silicide CMOS transistors
KR100265227B1 (ko) * 1998-06-05 2000-09-15 김영환 씨모스 트랜지스터의 제조 방법
US6074915A (en) * 1998-08-17 2000-06-13 Taiwan Semiconductor Manufacturing Company Method of making embedded flash memory with salicide and sac structure
JP3164076B2 (ja) * 1998-08-28 2001-05-08 日本電気株式会社 半導体装置の製造方法
JP4446509B2 (ja) 1999-04-26 2010-04-07 株式会社ルネサステクノロジ 半導体装置
US6342422B1 (en) * 1999-04-30 2002-01-29 Tsmc-Acer Semiconductor Manufacturing Company Method for forming MOSFET with an elevated source/drain
US6124177A (en) * 1999-08-13 2000-09-26 Taiwan Semiconductor Manufacturing Company Method for making deep sub-micron mosfet structures having improved electrical characteristics
JP2001267431A (ja) 2000-03-17 2001-09-28 Nec Corp 半導体集積回路装置及びその製造方法
JP2001339062A (ja) 2000-03-21 2001-12-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2001332630A (ja) * 2000-05-19 2001-11-30 Sharp Corp 半導体装置の製造方法
DE10029659A1 (de) * 2000-06-16 2002-01-03 Infineon Technologies Ag Verfahren zur Herstellung eines Feldeffekttransistors
US6432781B2 (en) * 2000-06-19 2002-08-13 Texas Instruments Incorporated Inverted MOSFET process
JP4447128B2 (ja) 2000-07-12 2010-04-07 富士通マイクロエレクトロニクス株式会社 絶縁ゲート型半導体装置の製造方法
US6518136B2 (en) * 2000-12-14 2003-02-11 International Business Machines Corporation Sacrificial polysilicon sidewall process and rapid thermal spike annealing for advance CMOS fabrication
US6482660B2 (en) * 2001-03-19 2002-11-19 International Business Machines Corporation Effective channel length control using ion implant feed forward

Also Published As

Publication number Publication date
TW561510B (en) 2003-11-11
KR100873240B1 (ko) 2008-12-11
JP4122167B2 (ja) 2008-07-23
JP2003273241A (ja) 2003-09-26
US20030178685A1 (en) 2003-09-25
CN1445852A (zh) 2003-10-01
US20070196976A1 (en) 2007-08-23
US7416934B2 (en) 2008-08-26
KR20030076174A (ko) 2003-09-26
US7221009B2 (en) 2007-05-22

Similar Documents

Publication Publication Date Title
CN1222021C (zh) Mosfet器件系统和方法
CN1282253C (zh) 具有小袋的半导体器件及其制造
CN1096107C (zh) 用改进的小型区抑制短沟道的mos晶体管及其制造方法
CN1274018C (zh) 半导体器件的制造方法
CN1290203C (zh) 半导体器件的结构及其制造方法
CN1240131C (zh) 半导体装置及其制造方法
CN1897289A (zh) 图像传感器及其制造方法
CN1801468A (zh) 集成电路的制造方法
CN1257554C (zh) 金属氧化物半导体晶体管及其制造方法
CN1855545A (zh) Mos晶体管、cmos集成电路器件及相关制造方法
CN1841680A (zh) 半导体器件及其制造方法
CN1755945A (zh) 半导体器件
CN1716572A (zh) 非易失性半导体存储器件的制造方法及半导体存储器件
CN1280918C (zh) 参考电压半导体
CN1738056A (zh) 晶体管及其制造方法
CN2775842Y (zh) 半导体电路
CN1913111A (zh) 半导体元件及其形成方法
CN1841778A (zh) 半导体器件中的场效应晶体管及其制造方法
CN1941418A (zh) 存储单元以及具有该存储单元的半导体非易失性存储器的结构
CN1476104A (zh) 半导体器件及其制造方法
CN101030541A (zh) 半导体晶体管元件及其制作方法
CN1503335A (zh) 半导体器件的制造方法
CN1812060A (zh) 半导体器件的制造方法
CN1291484C (zh) 半导体装置及其制造方法
CN1992214A (zh) 用于制造cmos图像传感器的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20081219

Address after: Tokyo, Japan

Patentee after: Fujitsu Microelectronics Ltd.

Address before: Kanagawa, Japan

Patentee before: Fujitsu Ltd.

ASS Succession or assignment of patent right

Owner name: FUJITSU MICROELECTRONICS CO., LTD.

Free format text: FORMER OWNER: FUJITSU LIMITED

Effective date: 20081219

C56 Change in the name or address of the patentee

Owner name: FUJITSU SEMICONDUCTOR CO., LTD.

Free format text: FORMER NAME: FUJITSU MICROELECTRON CO., LTD.

CP01 Change in the name or title of a patent holder

Address after: Kanagawa

Patentee after: FUJITSU MICROELECTRONICS Ltd.

Address before: Kanagawa

Patentee before: Fujitsu Microelectronics Ltd.

CP02 Change in the address of a patent holder

Address after: Kanagawa

Patentee after: Fujitsu Microelectronics Ltd.

Address before: Tokyo, Japan

Patentee before: Fujitsu Microelectronics Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060726

Termination date: 20191107

CF01 Termination of patent right due to non-payment of annual fee