KR20090053914A - 융화성있는 유전체 층들을 갖는 활성 영역들 - Google Patents

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    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2255—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
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    • H01L21/28158—Making the insulator
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    • H01L21/28264—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being a III-V compound
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    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
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    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
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    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/469—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After-treatment of these layers
    • H01L21/47—Organic layers, e.g. photoresist
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
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Abstract

활성 영역 및 융화성있는 유전체 층을 갖는 반도체 구조체를 형성하기 위한 방법이 개시되어 있다. 일 실시예에서, 반도체 구조체는, 제1 반도체 물질의 산화물을 포함하는 유전체 층을 가지며, 제2의 (조성이 다른) 반도체 물질이 유전체 층과 제1 반도체 물질 사이에 형성된다. 다른 실시예에서, 제2 반도체 물질의 일부가 제3 반도체 물질로 대체되어서 단축 변형을 제2 반도체 물질의 격자 구조체에 가한다.
활성 영역, 반도체 구조체, 단축 변형, 유전체 층, 반도체 물질

Description

융화성있는 유전체 층들을 갖는 활성 영역들{ACTIVE REGIONS WITH COMPATIBLE DIELECTRIC LAYERS}
본 발명의 분야는 반도체 구조체이다.
과거 수십 년 동안, 활성 영역들, 예를 들면 채널 영역들에 대해서는 도핑된 결정질 실리콘을 이용하고, 유전체 영역들, 예를 들면 게이트 유전체 층들에 대해서는 비결정질 실리콘 이산화물을 이용하여, 금속 산화물 반도체 전계 효과 트랜지스터들(MOS-FETs) 등의 반도체 디바이스들이 제조되어 왔다. 실리콘/실리콘 이산화물 페어링(pairing)의 장점은, 실리콘 이산화물이, 산소 분위기 하에서 기판의 가열을 통해 결정질 실리콘 기판의 표면 상에 직접 형성될 수 있다는 점이다. 이 공정은 고도로 제어가능하며, 2-3 개의 단층들의 두께만큼 얇은 실리콘 이산화물 막들을 신뢰성있게 제공할 수 있게 해준다.
그러나, 계속해서 고속화되는 반도체 디바이스들을 위한 드라이브에서는, 결정질 실리콘 이외의 채널 물질을 이용하는 것이 바람직할 수 있다. 하나의 경고 사항은, 결정질 실리콘/실리콘 이산화물 페어링만큼 융화성있는 표면 비결정질 산화물 층을 형성하는 다른 반도체 물질들이, 만약에 있다손 치더라도 아주 극소수라는 점이다. 이로 인해 채널 물질로서 실리콘 이외의 것을 이용하는 것이 상당히 감소되었다. 이에 따라, 융화성있는 유전체 층들을 갖는 활성 영역들을 형성하는 방법, 및 그 결과 생성된 구조체들이 본원에 개시된다.
도 1A-B는 본 발명의 실시예에 따른, 융화성있는 유전체 층들을 갖는 활성 영역들을 구비한 반도체 구조를 나타낸 단면도.
도 2A-N은 본 발명의 실시예에 따라, 융화성있는 유전체 층들을 갖는 활성 영역들을 구비한 평면(planar) MOS-FET를 형성하는 것을 나타낸 단면도.
도 3A-C는 본 발명의 실시예에 따라, 융화성있는 유전체 층들을 갖는 활성 영역들을 구비한 3중 게이트(tri-gate) MOS-FET를 형성하는 것을 나타낸 단면도.
반도체 디바이스들을 제조하기 위한 공정, 및 그 결과 생성된 디바이스들이 개시된다. 이하의 설명에서는, 본 발명에 대한 철저한 이해를 제공하기 위해, 특정 치수 및 화학적 구성 등의 수많은 특정 상세사항들이 제시된다. 본 기술 분야에 통상의 지식을 가진 자라면, 본 발명은 이들 특정 상세사항들 없이도 실시될 수 있음을 알 것이다. 다른 경우들에서는, 패터닝 단계들 혹은 습식 화학적 세정 등의 널리 공지된 처리 단계들은, 본 발명을 불필요하게 불명확하게 만들지 않기 위해 상세하게 설명되지 않는다. 또한, 도면들에서 도시된 각종 실시예들은 예시적으로 표현된 것이며 반드시 일정 비율로 그려질 필요는 없음을 알 것이다.
본원에서는, 융화성있는 유전체 층들을 갖는 활성 영역들을 구비한 반도체 구조체들 및 그 형성 방법에 대해 개시된다. 산화 공정에서 반도체 기판의 상부 면의 소비를 통한, 산화물의 제어된 열적 혹은 네이티브 성장(thermal or native growth)이 신뢰성있는 유전체 층을 제공할 수 있게 된다. 그러나, 이 신뢰성있는 유전체 층 바로 아래의 반도체 기판의 일부를 다른 반도체 물질로 대체하도록 이 신뢰성있는 유전체 층을 유지하는 것이 바람직할 수 있다. 유전체 층 바로 아래에서 반도체 기판의 일부를 다른 반도체 물질로 대체하는 이러한 후속 공정으로 인해 신뢰성있는 유전체 층을 갖는 새로운 활성 영역을 형성하는 것이 가능하게 될 수 있다. 이에 따라, 제1 반도체 물질의 산화물을 포함하는 유전체 층이 제2의 다른 반도체 물질 바로 위에 유지되는 구조가 형성될 수 있다. 이러한 공정 및 이에 의해 생성된 구조체는, 제2 반도체 물질의 산화물이 제1 반도체 물질의 산화물에 비해 열등한 특성을 갖는 경우 특히 바람직할 수 있지만, 그럼에도 불구하고 제2 반도체 물질을 포함시키는 것이 바람직하다. 또한, 제2 반도체 물질의 일부는, 제2 반도체 물질의 격자 구조에 단축 변형(uniaxial strain)을 가하기 위한 제3 반도체 물질로 대체될 수 있다. 활성 영역을 형성하기 위한 최적의 반도체 물질을 포함하는 것과, 그 활성 영역에 단축 변형을 가하는 것을 결합시킴으로써 반도체 디바이스의 채널 영역에서의 전하 캐리어 이동도(charge carrier mobility)를 증가시킬 수 있다. 이에 따라, 고성능의 반도체 디바이스들의 최적화가 달성될 수 있다.
산화 공정을 통한 반도체 기판의 상부 면의 제어된 소비는, 그 기판의 표면 상에 신뢰성있는(즉, 균일한 두께 및 일정한 조성을 갖는) 유전체 층을 제공할 수 있게 해준다. 예를 들면, 결정질 실리콘 기판의 표면 상에서의 실리콘 이산화물의 열적 혹은 네이티브 성장은 3-10Å만큼 얇은(즉, 1-3 개의 단층들의 두께만큼 얇 은) 신뢰성있는 유전체 층을 제공한다. 이 결과 생성된 산화물 층은 반도체 디바이스 내의 게이트 유전체 층 혹은 그 컴포넌트로서 이용될 수 있다. 본 발명의 일 실시예에 따르면, 실리콘 이산화물 층은, O2, H2O, 혹은 O3 등의 산화제의 존재 하에서 결정질 실리콘 기판을 가열함으로써 이 결정질 실리콘 기판의 표면 상에 실리콘 이산화물 층이 형성된다. 본 발명의 다른 실시예에 따르면, ALD(atomic layer deposition) 챔버에서 결정질 실리콘 기판이 워터 펄스(water pulse)에 노출될 때 네이티브 실리콘 이산화물 층이 형성된다. 이 네이티브 실리콘 이산화물 층 바로 위에 높은 K의 유전체 물질 층을 피착시킴으로써 이중 층(bi-layer) 유전체 층이 형성될 수 있다.
일부 응용에서는, 결정질 실리콘 기판은, 반도체 디바이스에서의 활성 영역(예를 들면, 채널 영역)으로서 이용하기에 가장 바람직한 물질이 아닐 수도 있다. 예를 들면, 본 발명의 일 실시예에 따르면, P 타입 디바이스에서의 채널 물질로서는 게르마늄을 이용하는 것이 바람직하며, 반면에, N 타입 디바이스에서의 채널 물질로서는 III-V 물질을 이용하는 것이 바람직하다. 다른 실시예에서는, 게르마늄과 III-V 물질 중 하나가 P 타입 디바이스 및 N 타입 디바이스 양쪽 모두에 이용된다. 이들 채널 물질들을 이러한 디바이스들 내에 포함시킴으로써, 정공 이동도 및 전자 이동도 각각이 디바이스 성능 개선을 위해 최적화될 수 있다. 그러나, 게르마늄 및 III-V 물질들의 표면들의 산화로 인해, 불안정하고/불안정하거나 두께 혹은 조성 면에서 불균일한 산화물 층들을 제공하게 되는 경향이 있게 된다. 따라 서, 반도체 물질과, 다른 반도체 물질의 산화물 층을 결합시키는 것이 바람직할 수 있다. 따라서, 본 발명의 일 실시예에 따르면, 열등한 산화물 층을 제공할 수도 있는 반도체 물질이 신뢰성있는 산화물 층과 결합되는데, 여기서 산화물 층은 다른 반도체 물질의 산화물이다.
제1 반도체 물질의 산화물 층과 결합된 제2 반도체 물질을 포함하는 반도체 구조체를 제공하기 위하여, 대체 방안이 이용될 수도 있다. 사실상, 산화물 층은 제1 반도체 물질 위에 형성될 수 있는데, 그 일부는 그 후 제거되어 산화물 층과 제1 반도체 물질 사이에 트렌치를 형성하게 된다. 그 후, 제2 반도체 물질이 트렌치 내에 형성될 수 있다. 따라서, 본 발명의 일 실시예에 따르면, 제1 반도체 물질로 구성된 반도체 기판의 일부가, 사전형성된 산화물 층 및 반도체 기판 사이에서 직접 제2 반도체 물질(즉, 활성 영역)로 대체된다.
결정질 반도체 물질 상에 혹은 그 내부에 형성된 반도체 영역은, 이 결정질 반도체 물질에 변형을 가할 수 있으며, 이에 따라 이 반도체 영역의 격자 상수가 결정질 반도체 물질의 격자 상수와 다른 경우, 변형 유발 반도체 영역이 될 수 있다. 격자 상수들은, 반도체 영역 및 결정질 반도체 물질 각각 내의 원자 간격 및 단위 셀 방위에 기초한 것이다. 이에 따라, 결정질 반도체 물질과는 다른 격자 형성 원자들의 종들(species)을 포함하는 반도체 영역이 결정질 반도체 물질에 변형을 가할 수 있다. 예를 들면, 본 발명의 일 실시예에 따르면, 실리콘 격자 형성 원자들만을 포함하는 반도체 영역은, 게르마늄 격자 형성 원자들을 포함하는 결정질 반도체 물질에 변형을 가한다. 또한, 결정질 반도체 물질과 동일한 종의 격자 형성 원자들을 포함하지만 격자 형성 원자들의 종들이 서로 다른 화학양적 농도로 존재하는 반도체 영역은 결정질 반도체 물질에 변형을 가할 수 있다. 예를 들면, 본 발명의 일 실시예에 따르면, SixGe1 -x 격자 형성 원자들(여기서, 0＜x＜1)을 포함하는 반도체 영역은, SiyGe1 -y 격자 형성 원자들(여기서, 0＜y＜1, 및 x≠y)을 포함하는 결정질 반도체 물질에 변형을 가한다.
본 발명의 일 실시예의 예로서, 도 1A-B는, 융화성있는 유전체 층들을 갖는 활성 영역들을 구비한 반도체 구조체들을 나타낸 단면도이다. 도 1A를 참조하면, 반도체 구조체(100)는, 제1 반도체 물질로 구성된 기판(102)을 포함한다. 활성 영역(104)은 기판(102) 위에 있으며 활성 영역은 제2 반도체 물질로 구성된다. 본 발명의 일 실시예에 따르면, 제2 반도체 물질의 조성(즉, 원자 구성)은 제1 반도체 물질과는 다르다. 유전체 층(106)이 활성 영역(104) 바로 위에 있으며, 제1 반도체 물질의 산화물 층을 포함할 수도 있다. 도전 영역(108)이 유전체 층(106)의 위에 있으며, 이 유전체 층(106)은 도전 영역(108)을 활성 영역(104)으로부터 분리시킨다.
기판(102)은, 제조 공정을 견딜 수 있는 임의의 반도체 물질을 포함할 수도 있다. 일 실시예에서, 기판(102)은, 인, 비소, 붕소 혹은 이들의 조합물 등(이에 제한되지는 않음)의 전하 캐리어로 도핑되는 결정질 실리콘 혹은 실리콘/게르마늄 층으로 구성된다. 일 실시예에서, 기판(102) 내의 실리콘 원자들의 농도는 97%보다 높다. 다른 실시예에서는, 기판(102)은, 별개의 결정질 기판 위에서 성장된 에 피택셜 층, 예를 들면 붕소 도핑된 벌크 실리콘 단결정 기판 위에서 성장된 실리콘 에피택셜 층으로 구성된다. 기판(102)은, 벌크 결정 기판과 에피택셜 층 사이에 절연 층을 포함하여서, 예를 들어 SOI(silicon-on-insulator) 기판을 형성할 수 있다. 일 실시예에서, 이 절연 층은, 실리콘 이산화물, 실리콘 질화물, 실리콘 산화 질화물(silicon oxy-nitride) 혹은 높은 k의 유전체 층으로 구성된 그룹으로부터 선택된 물질로 구성된다.
활성 영역(104)은, 전하들이 이동할 수 있는 임의의 반도체 물질을 포함할 수 있다. 일 실시예에서, 활성 영역(104)은, 갈륨 질화물(gallium nitride), 갈륨 인화물(gallium phosphide), 갈륨 비화물(gallium arsenide), 인듐 인화물(indium phosphide), 안티몬화 인듐(indium antimonide), 인듐 갈륨 비화물(indium gallium arsenide), 알루미늄 갈륨 비화물(aluminum gallium arsenide), 인듐 갈륨 인화물(indium gallium phosphide) 또는 이들의 조합 등의 III-V 물질로 구성되는데 이에 제한되는 것은 아니다. 다른 실시예에서는, 활성 영역(104)은, 5%보다 큰 게르마늄 원자들의 원자 농도를 갖는 게르마늄 또는 실리콘/게르마늄으로 구성된다. 활성 영역(104)은 전하-캐리어 도펀트 불순물 원자들을 포함할 수 있다. 일 실시예에서, 활성 영역(104)은, 화학양론 SixGe1-x(여기서, 0≤x≤1)의 결정질 실리콘/게르마늄 활성 영역이며, 전하-캐리어 도펀트 불순물 원자들은, 붕소, 비소, 인듐 혹은 인으로 구성된 그룹으로부터 선택된다. 다른 실시예에서, 활성 영역(104)은 III-V 물질로 구성되며, 전하-캐리어 도펀트 불순물 원자들은, 탄소, 실리콘, 게르 마늄, 산소, 황(sulfur), 셀레늄 또는 텔루르(tellurium)로 구성된 그룹으로부터 선택된다.
유전체 층(106)은, 도전 영역(108)을 활성 영역(104)으로부터 절연시키기에 적절한 임의의 유전 물질을 포함할 수 있다. 또한, 유전체 층(106)은, 활성 영역(104)의 반도체 물질과는 다른 반도체 물질의 산화물 층으로 구성될 수 있다. 일 실시예에서, 유전체 층(106)은 반도체 물질의 산화물로 구성된다. 일 실시예에서, 유전체 층(106)은 실리콘 이산화물 혹은 실리콘 산화 질화물로 구성된다. 일 실시예에서, 유전체 층(106)은 기판(102)의 반도체 물질의 산화물 층으로 구성된다. 특정 실시예에서, 기판(102)은 실리콘으로 구성되며, 유전체 층(106)은 실리콘 이산화물 또는 실리콘 산화 질화물로 구성된다. 일 실시예에서, 유전체 층(106)은, 활성 영역(104) 바로 위의 산화물 층으로 구성된다. 일 실시예에서, 유전체 층(106)은, 기판(102)의 반도체 물질의 산화물 층으로 구성되며, 활성 영역(104)은 기판(102)의 반도체 물질과는 다른 반도체 물질로 구성되며, 유전체 층(106)의 산화물 층은 활성 영역(014)의 상부 표면 바로 위에 있다. 특정 실시예에서, 유전체 층(106)은 실리콘 이산화물 또는 실리콘 산화 질화물로 구성되며, 기판(102)은 실리콘으로 구성되며, 활성 영역(104)은 게르마늄 또는 III-V 물질로 구성된다. 대안적으로는, 유전체 층(106)은 높은 K의 유전체 층으로 구성될 수 있다. 일 실시예에서, 높은 K의 유전체 층은, 하프늄 산화물(hafnium oxide), 규산 하프늄(hafnium silicate), 란탄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide), 규산 지르코늄(zirconium silicate), 탄탈 산화물(tantalum oxide), 티탄산 바륨 스트론튬(barium strontium titanate), 티탄산 바륨(barium titanate), 티탄산 스트론튬(strontium titanate), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈 산화물(lead scandium tantalum oxide), 니오브산 납 아연(lead zinc niobate), 혹은 이들의 조합으로 구성되는 그룹으로부터 선택된다.
도전 영역(108)은 전류가 통하기에 적절한 임의의 물질을 포함할 수 있다. 일 실시예에서, 도전 영역(108)은 도핑된 다결정 실리콘으로 구성된다. 다른 실시예에서는, 도전 영역(108)은, 금속 질화물, 금속 탄화물, 금속 규화물, 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 또는 도전성 금속 산화물들, 예를 들면 루테늄 산화물 등(이에 제한되지는 않음)의 금속 층으로 구성된다.
도 1B를 참조하면, 반도체 디바이스(110)의 제조에 유용한 추가적인 특성들이 반도체 구조체(100) 내에 포함되어 있을 수 있다. 한 쌍의 팁 확장부들(tip extensions)(112)이 활성 영역(104) 내에 형성되어 있으며, 활성 영역(104)의 일부를 포함하는 채널 영역(114)에 의해 분리되어 있다. 도전 영역(108)은 게이트 전극일 수 있으며, 이것의 상부 표면은 게이트 전극 보호 층(116)에 의해 보호될 수 있으며, 이것의 측벽들은 한 쌍의 게이트 아이솔레이션 스페이서들(118)에 의해 보호된다. 한 쌍의 게이트 아이솔레이션 스페이서들(116)은 한 쌍의 팁 확장부들(112) 위에 형성되어 있다. 한 쌍의 소스/드레인 영역들(120)이 게이트 아이솔레이션 스페이서들(118)의 양측에서의 활성 영역(104) 내에 형성된다. 한 쌍의 소 스 드레인 영역들(120)은, 도 1B에 도시된 바와 같이, 활성 영역(104)의 상부 표면(104) 위로 상승되어 있을 수 있다. 유전체 층(106)은, 게이트 유전체 층일 수 있으며, 도 1B에 또한 도시된 바와 같이, 두 개의 개별적인 유전체 층들, 즉 하부 층(106A) 및 상부 층(106B)으로 구성될 수 있다.
한 쌍의 팁 확장부들(112)은, 전하-캐리어 도펀트 불순물 원자들을 포함하는 활성 영역(104)의 부분들을 포함할 수 있다. 일 실시예에서, 활성 영역(104)은, 화학양론 SixGe1 -x(여기서, 0≤x≤1)의 결정질 실리콘/게르마늄 활성 영역이며, 전하-캐리어 도펀트 불순물 원자들은, 붕소, 비소, 인듐 혹은 인으로 구성된 그룹으로부터 선택된다. 다른 실시예에서는, 활성 영역은 III-V 물질로 구성되며, 전하-캐리어 도펀트 불순물 원자들은, 탄소, 실리콘, 게르마늄, 산소, 황, 셀레늄 또는 텔루르로 구성된 그룹으로부터 선택된다.
게이트 전극 보호 층(116) 및 한 쌍의 게이트 아이솔레이션 스페이서들(118)은, 게이트 전극을 분리하기에 적절한 임의의 물질을 포함할 수 있다. 그러나, 게이트 전극 보호 층(116) 및 게이트 아이솔레이션 스페이서들(118) 양쪽 모두에 대해 동일한 종의 물질이 이용될 필요는 없다. 일 실시예에서, 게이트 전극 보호 층(116) 및 게이트 아이솔레이션 스페이서들(118)은 절연 물질로 구성된다. 특정 실시예에서는, 게이트 전극 보호 층(116) 및 게이트 아이솔레이션 스페이서들(118)은, 실리콘 이산화물, 실리콘 산화 질화물, 탄소 도핑된 실리콘 산화물, 실리콘 질화물, 탄소 도핑된 실리콘 질화물 또는 이들의 조합을 포함하는 그룹으로부터 선택 되는 물질로 구성된다.
한 쌍의 소스/드레인 영역들(120)은, 전하-캐리어 도펀트 불순물 원자들을 포함하는 활성 영역(104)의 부분들을 포함할 수 있다. 일 실시예에서, 활성 영역(104)은 화학양론 SixGe1 -x(여기서, 0≤x≤1)의 결정질 실리콘/게르마늄 활성 영역이며, 전하-캐리어 도펀트 불순물 원자들은, 붕소, 비소, 인듐 혹은 인으로 구성된 그룹으로부터 선택된다. 다른 실시예에서는, 활성 영역은 III-V 물질로 구성되며, 전하-캐리어 도펀트 불순물 원자들은, 탄소, 실리콘, 게르마늄, 산소, 황, 셀레늄 또는 텔루르로 구성된 그룹으로부터 선택된다. 대안적으로는, 한 쌍의 소스/드레인 영역들(120)은, 활성 영역(104)의 반도체 물질과는 다른 반도체 물질을 포함할 수 있다. 일 실시예에서, 소스/드레인 영역의 반도체 물질의 격자 상수는, 활성 영역(104)의 반도체 물질의 격자 상수와는 다르며, 이에 따라, 한 쌍의 소스/드레인 영역들(120)은 한 쌍의 단축 변형 유발 소스/드레인 영역들로 된다. 일 실시예에서, 활성 영역(104)은 SixGe1-x로 구성되며, 한 쌍의 소스/드레인 영역들(120)은 SiyGe1-y로 구성되는데, 여기서, 0≤x,y≤1 및 x≠y이다. 다른 실시예에서는, 활성 영역(104)은, AlxGa1-xAs, InxGa1-xAs, InxGa1-xP 또는 AlxIn1-xSb으로 구성되며, 한 쌍의 소스/드레인 영역들(120)은 AlyGa1-yAs, InyGa1-yAs, InyGa1-yP 또는 AlyIn1-ySb으로 각각 구성되며, 여기서, 0≤x,y≤1 및 x≠y이다.
유전체 층(106)은, 두 개의 개별적인 유전제 층들, 즉 상부 층(106A) 및 하 부 층(106B)으로 구성될 수 있다. 일 실시예에서, 하부 층(106A)은 반도체 물질의 산화물로 구성된다. 일 실시예에서는, 하부 층(106A)은 실리콘 이산화물 또는 실리콘 산화 질화물로 구성된다. 일 실시예에서는, 하부 층(106A)은 기판(102)의 반도체 물질의 산화물 층으로 구성된다. 특정 실시예에서, 기판(102)은 실리콘으로 구성되며, 하부 층(106A)은 실리콘 이산화물 또는 실리콘 산화 질화물으로 구성된다. 일 실시예에서, 하부 층(106A)은, 활성 영역(104) 바로 위의 산화물 층으로 구성된다. 일 실시예에서, 하부 층(106A)은 기판(102)의 반도체 물질의 산화물 층으로 구성되며, 활성 영역(104)은 기판(102)의 반도체 물질과는 다른 반도체 물질을 포함하며, 하부 층(106A)은 활성 영역(104)의 상부 표면 상에 직접 형성된다. 특정 실시예에서, 하부 층(106A)은 실리콘 이산화물 또는 실리콘 산화 질화물로 구성되며, 기판(102)은 실리콘으로 구성되며, 활성 영역(104)은 게르마늄 또는 III-V 물질로 구성된다. 일 실시예에서, 상부 층(106B)은 실리콘 이산화물 또는 실리콘 산화 질화물로 구성된다. 대안적인 실시예에서, 상부 층(106B)은 높은 K의 유전체 층으로 구성된다. 일 실시예에서, 높은 K의 유전체 층은, 하프늄 산화물, 규산 하프늄, 란탄 산화물, 지르코늄 산화물, 규산 지르코늄, 탄탈 산화물, 티탄산 바륨 스트론튬, 티탄산 바륨, 티탄산 스트론튬, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 니오브산 납 아연, 혹은 이들의 조합으로 구성되는 그룹으로부터 선택된다. 특정 실시예에서, 반도체 기판(102)은 실리콘으로 구성되며, 하부 층(106A)은 실리콘 이산화물 또는 실리콘 산화 질화물로 구성되며, 상부 층(106B)은 높은 K의 유전체 층으로 구성된다.
반도체 디바이스들을 형성하기 위해, 융화성있는 유전체 층들을 갖는 활성 영역들을 구비한 반도체 구조체들이 이용될 수 있다. 일 실시예에서, 이 반도체 디바이스는 평면 MOS-FET, 메모리 트랜지스터 혹은 마이크로 전자 머신(micro-electronic machine; MEM)이다. 다른 실시예에서는, 반도체 디바이스는, 3중 게이트 혹은 FIN-FET 트랜지스터, 독립적으로 액세스되는 더블 게이트 MOS-FET, 또는 나노와이어 채널을 갖는 게이트 올 어라운드(gate-all-around) MOS-FET 등의 비평면(non-planar) 디바이스이다. 도 2A-N은, 본 발명의 일 실시예에 따라, 융화성있는 유전체 층들을 갖는 활성 영역들을 구비한 평면 MOS-FET를 형성하는 것을 나타낸 단면도이다. 일 실시예에서, 이러한 공정은, 일반적으로 높은 품질의 산화물을 생산하지 못하는 반도체 물질로 구성되는 활성 영역(즉, 제2의 대체 반도체 물질) 상에 높은 품질의 유전체 층(제1 반도체 물질의 산화물을 포함함)을 형성하는 것을 가능하게 해준다. 일반적인 집적 회로에서 알려진 바와 같이, N 채널 트랜지스터 및 P 채널 트랜지스터 양쪽 모두가 하나의 기판 또는 에피택셜 층에서 제조되어서 COMS 집적 회로를 형성할 수 있다.
도 2A를 참조하면, 게이트 유전체 층(206)이 기판(202) 위에 형성된다. 기판(202)은, 도 1A-B로부터 기판(102)과 연관되어 논의된 임의의 물질을 포함할 수 있다. 마찬가지로, 게이트 유전체 층(206)은, 도 1A로부터 유전체 층(106)과 연관되어 논의된 임의의 물질을 포함할 수 있다. 게이트 유전체 층(206)은, 기판(202)의 상부 표면 위에 신뢰성있는(즉, 균일한 조성 및 두께를 갖는) 유전체 층을 제공하기에 적절한 임의의 기술에 의해 기판(202)의 산화물로부터 형성될 수 있다. 본 발명의 일 실시예에 따르면, 게이트 유전체 층(206)은, 기판(202)의 상부 표면의 일부를 소비함으로써 형성된다. 일 실시예에서, 게이트 유전체 층(206)은, 기판(202)의 상부 표면을 산화하여, 기판(202)의 반도체 물질의 산화물로 구성되는 산화물 층을 형성함으로써 형성된다. 특정 실시예에서, 게이트 유전체 층(206)은, 원하는 두께의 산화물 층이 형성될 때까지, O2, H2O, 혹은 O3 등의 산화제의 존재 하에서 기판(202)을 가열함으로써 형성된다. 특정 실시예에서, 기판(202)은 실리콘으로 구성되며, 게이트 유전체 층(206)은 실리콘 이산화물 층으로 구성되며, 실리콘 이산화물 층의 형성은, 600-800℃ 범위의 온도에서 1분-1시간 범위의 지속기간 동안 수행되며, 실리콘 이산화물 층은 5-15Å 범위의 두께로 형성된다. 다른 실시예에서는, 게이트 유전체 층(206)은, 질소 함유 가스의 존재 하에서 기판(202)의 상부 표면을 산화하여, 기판(202)의 반도체 물질의 산화 질화물로 구성되는 산화 질화물 층을 형성함으로써 형성된다. 특정 실시예에서, 게이트 유전체 층(206)은, 원하는 두께의 산화 질화물 층이 형성될 때까지, O2, H2O, 또는 O3 등의 산화제 및 암모니아의 존재 하에서 기판(202)을 가열시킴으로써 형성된다. 특정 실시예에서, 기판(202)은 실리콘으로 구성되며, 게이트 유전체 층(206)은 실리콘 산화 질화물 층으로 구성되며, 실리콘 산화 질화물 층의 형성은, 600-800℃ 범위의 온도에서 1분-1시간 범위의 지속 기간 동안 수행되며, 실리콘 산화 질화물 층은 5-15Å 범위의 두께로 형성된다. 대안적인 실시예에서는, 게이트 유전체 층(206)은 피착 공정에 의해 형성된다. 일 실시예에서, 피착 공정은, 화학 기상 피착 공정, 원자 층 피착 공정 혹은 물리적 기상 피착 공정으로 구성된 그룹으로부터 선택된다.
도 2A1를 참조하면, 게이트 유전체 층(206)은 두 개의 개별적인 유전체 층들, 즉 하부 층(206A) 및 상부 층(206B)으로 구성될 수 있다. 게이트 유전체 층(206)의 하부 층(206A) 및 상부 층(206B)은, 도 1B로부터 하부 층(106A) 및 상부 층(106B)과 연관하여 설명된 임의의 물질을 포함할 수 있다. 본 발명의 일 실시예에 따르면, (전술한 바와 같이) 기판(202) 위에 산화물 혹은 산화 질화물 층으로 구성되는 하부 층(206A)을 형성하는 것에 이어서, 상부 층(206B)이 하부 층(206A) 위에 형성될 수 있다. 상부 층(206B)은, 하부 층(206A)의 상부 표면 위에 신뢰성있는(즉, 균일한 조성 및 두께를 갖는) 유전체 층을 제공하기에 적절한 임의의 기술에 의해 형성될 수 있다. 일 실시예에서, 상부 층(206B)은 피착 공정에 의해 형성된다. 일 실시예에서, 이 피착 공정은, 화학 기상 피착 공정, 원자 층 피착 공정 혹은 물리 기상 피착 공정으로 구성된 그룹으로부터 선택된다. 대안적인 실시예에서, 두 개의 개별적인 유전체 층들, 즉 하부 층(206A) 및 상부 층(206B)을 포함하는 게이트 유전체 층(206)이 하나의 공정 단계로(즉, 기판(202)을 반응 챔버 내에 여러 번 주입시킬 필요없이 단일 반응 챔버 내에서) 형성될 수 있다. 일 실시예에서, 네이티브 산화물 층(즉, 하부 층(206A))이, 원자 층 피착(atomic layer deposition; ALD) 챔버 내에서 워터 펄스에 기판(202)을 노출시킬 때 형성된다. 그 후, 유전체 물질의 상부 층(206B)이, ALD 챔버 내에 유전체 전구체를 차례로 주입함으로써 네이티브 산화물 층 위에 피착될 수 있다. 특정 실시예에서, 기판(202)은 실리콘으로 구성되며, 하부 층(206A)은 3-10Å 범위의 두께를 갖는 네이 티브 실리콘 이산화물 층이며, 상부 층(206B)은, 하프늄 산화물, 규산 하프늄, 란탄 산화물, 지르코늄 산화물, 규산 지르코늄, 탄탈 산화물, 티탄산 바륨 스트론튬, 티탄산 바륨, 티탄산 스트론튬, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 니오브산 납 아연, 혹은 이들의 조합으로 구성되는 그룹으로부터 선택되는 높은 K의 유전체 층이다.
그 후, 게이트 전극(208)은, 도 2B에 도시된 바와 같이, 게이트 유전체 층(206) 위에 형성될 수 있다. 예시를 위해, 게이트 유전체 층(206)은 단일 층 막으로서 도시되어 있지만(즉, 도 2A에 도시된 바와 같음), 이는 도 2A1와 관련하여 설명한 바와 같이 두 개 이상의 층을 포함할 수도 있음을 알아야 한다. 게이트 전극(208)은, 도 1A-B로부터 도전 영역(108)과 연관되어 설명된 임의의 물질을 포함할 수 있다. 게이트 전극(208)은, 게이트 유전체 층(206)에 악영향을 끼치지 않고 게이트 유전체 층(206)의 상부 표면 위에 도전 영역을 제공하기에 적절한 임의의 기술에 의해 형성될 수 있다. 본 발명의 일 실시예에 따르면, 게이트 전극(208)은, 블랭킷 막(blanket film)을 피착한 후 이어서 그 블랭킷 막을 패터닝하여서 원하는 형상 및 치수를 갖는 도전 구조체를 형성함으로써 형성된다. 일 실시예에서, 게이트 유전체 층(206)은 또한 게이트 전극(208)의 패터닝 동안 패터닝되어서, 도 2B에 도시된 바와 같이, 기판(202)의 상부 표면을 노출시키게 된다. 특정 실시예에서, 게이트 유전체 층(206)은, 플루오르화 수소산, 불화 암모늄, 혹은 이들 양쪽 모두의 수용액의 주입을 포함하는 습식 화학 세정 공정 단계로 패터닝된다. 도 2B에 또한 도시된 바와 같이, 게이트 전극 보호 층(216)이 게이트 전극(208) 위에 형 성될 수 있다. 게이트 전극 보호 층(216)은, 도 1B로부터 게이트 전극 보호 층(116)과 연관되어 설명된 임의의 물질을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 게이트 전극 보호 층(216)은, 게이트 전극(208)을 위해 이용된 패터닝 공정 단계로부터 발생된 인공물이다. 대안적인 실시예에서, 게이트 전극 아이솔레이션 층(216)이, 화학 기상 피착 공정에 의해 게이트 전극(208) 위에 패터닝 후에 형성된다.
도 2C를 참조하면, 한 쌍의 희생 게이트 아이솔레이션 스페이서들(222)이 게이트 전극(208)의 측벽들에 인접하여 형성될 수 있다. 희생 게이트 아이솔레이션 스페이서들(222)은, 도 1B로부터 게이트 아이솔레이션 스페이서들(118)과 연관되어 설명된 임의의 물질을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 희생 게이트 아이솔레이션 스페이서들(222)은, 이하에 설명되는 후속 기판 에칭 단계 동안 게이트 전극(208)을 보호하는 데에 이용된다. 따라서, 대안적인 실시예에서는, 게이트 전극(208)은 기판 에칭 단계에 대비하여 견고하며, 한 쌍의 희생 게이트 아이솔레이션 스페이서들(222)이 필요하지 않다. 한 쌍의 희생 게이트 아이솔레이션 스페이서들(222)은, 게이트 전극(208)의 측벽들의 총 커버리지(total coverage)를 제공하기에 적절한 임의의 기술에 의해 형성될 수 있다. 일 실시예에서, 희생 게이트 아이솔레이션 스페이서들(222)은, 블랭킹된 유전체 막을 피착하고, 이어서 이방성 에칭함으로써 형성된다. 다른 실시예에서, 희생 게이트 아이솔레이션 스페이서들(222)은, 산화 공정에서 게이트 전극(208)의 일부를 소비/패시베이팅함으로써 형성된다.
도 2C는 도 2C1에 도시된 탑-다운 뷰(top-down view)의 A-A1 축을 따른 단면도이다. 도시된 바와 같이, 얕은 트렌치 아이솔레이션 영역들(224, 226)이 기판(202) 내에 형성될 수 있다. 본 발명의 일 실시예에 따르면, 게이트 전극(208) 및 바닥의 게이트 유전체 층(206)이 후속하는 기판 에칭 단계 동안 빈틈이 없도록 유지되도록 하기 위해, 얕은 트렌치 아이솔레이션 영역(226)이 존재하여야 한다. 아이솔레이팅된 디바이스들은 또한 얕은 트렌치 아이솔레이션 영역(224)을 포함할 수 있으며, 이 형태는 예시적인 목적을 위해 계속해서 포함될 것이다. 그러나, 중첩 구조체(nested structures)의 경우, 얕은 트렌치 아이솔레이션 영역(224)은 존재할 필요가 없으며, 기판(202)이 도 2C1에 도시된 점선을 따라 연장될 수 있음을 알 것이다. 본 기술 분야에 통상의 지식을 가진 자에게 명백한 바와 같이, 얕은 트렌치 아이솔레이션 영역들(224, 226)은 일반적으로, 유전체 층(206)의 형성 전에 기판(202) 내에 형성될 수 있을 것이다. 예를 들면, 본 발명의 일 실시예에 따르면, 얕은 트렌치 아이솔레이션 영역들(224, 226)은, 기판(202) 내에 형성된 트렌치들을 유전체 물질, 예를 들면, 화학 기상 피착 공정에 의해 피착되는 실리콘 이산화물 물질로 채움으로써 형성된다.
도 2D를 참조하면, 기판(202)의 일부가 제거되어서, 기판(202), 게이트 유전체 층(206) 및 얕은 트렌치 아이솔레이션 영역들(224) 사이에 직접 트렌치(228)가 형성될 수 있다. 게이트 유전체 층(206), 게이트 전극(208), 희생 게이트 아이솔레이션 스페이서들(222) 및 게이트 전극 보호 층(216)의 일부가 트렌치(228) 위에 떠 있지만, 점선으로 나타낸 바와 같이, 이들 구조체들의 다른 부분은 얕은 트렌치 아이솔레이션 영역들(226)(도 2C1에 도시되어 있음)에 의해 고정되어 있다. 트렌치(228)는, 예를 들어 건식 에칭 공정 혹은 습식 에칭 공정에서 게이트 유전체 층(206) 또는 게이트 전극(208)에 크게 영향을 끼치지 않고 기판(202)의 일부를 선택적으로 제거하기에 적절한 임의의 기술에 의해 형성될 수 있다. 본 발명의 일 실시예에 따르면, 게이트 전극 보호 층(216) 및 희생 게이트 아이솔레이션 스페이서들(222)은, 트렌치(208)의 형성 동안 게이트 전극(208)을 보호한다. 일 실시예에서, 트렌치(228)는, NF3, HBr, SF6/Cl 또는 Cl2로 구성된 그룹으로부터 선택되는 가스들을 이용하는 건식 플라즈마 에칭 단계에 의해 형성된다. 특정 실시예에서는, 기판(202)의 일부가 균일하게 제거되어서, 도 2D에 도시된 바와 같이, 모든 위치에서 동일한 깊이를 갖는 트렌치(228)가 형성된다. 다른 실시예에서는, NH4OH 또는 테트라메틸암모늄 수산화물(tetramethylammonium hydroxide)의 수용액을 이용하는 습식 에칭 단계가 트렌치(228)를 형성하는 데에 이용된다. 일 실시예에서, 이들 습식 식각액은 기판(202)의 고밀도 면(예를 들면, 실리콘 기판의 <111> 면)에 의해 제지되며, 이에 따라 트렌치(228)는 도 2D1에 도시된 바와 같이, 테이퍼형 프로필을 갖는 것으로 된다. 특정 실시예에서, 트렌치(228)는, 20-35℃ 범위의 온도에서 10-30% 범위의 농도를 갖는 NH4OH의 수용액을, 결정질 실리콘을 포함하며 테이퍼형 프로필을 가져서 55도의 표면 각도를 갖게 되는 기판(202)에 인가함으로써 형성된다. 그러나, 예시를 위해, 도 2D의 균일한 트렌치(228)가 후속 단계들에서 도시된다. 트렌치(228)는, 기판(202)으로부터의 모든 채널 액티비티를 제거하기에 충분하고/충분하거나 후술하는 바와 같이 다른 반도체 물질을 포함하는 소스/드레인 영역들을 수용하기에 충분한 깊이로 형성될 수 있다. 일 실시예에서, 트렌치(228)는, 800-1200Å 범위의 깊이로 형성된다.
도 2E를 참조하면, 활성 영역(204)이, 기판(202)과 게이트 유전체 층(206) 사이의 트렌치(228) 내에 바로 형성된다. 활성 영역(204)은, 도 1A-B로부터 활성 영역(104)과 연관하여 설명된 임의의 물질로 구성될 수 있다. 또한, 활성 영역(204)은 전하-캐리어 도펀트 불순물 원자들을 포함할 수 있다. 일 실시예에서, 활성 영역(204)은 화학양론 SixGe1-x(여기서, 0≤x≤1)의 결정질 실리콘/게르마늄 활성 영역이며, 전하-캐리어 도펀트 불순물 원자들은, 붕소, 비소, 인듐 또는 인으로 구성된 그룹으로부터 선택된다. 다른 실시예에서, 활성 영역(204)은 III-V 물질로 구성되며, 전하-캐리어 도펀트 불순물 원자들은, 탄소, 실리콘, 게르마늄, 산소, 황, 셀레늄 또는 텔루르로 구성된 그룹으로부터 선택된다. 본 발명의 일 실시예에 따르면, 활성 영역(204)은, 기판(202)의 반도체 물질과는 다른 조성을 갖는 반도체 물질로 구성되며, 유전체 층(206)과의 융화성을 갖는다.
활성 영역(204)은, 고도로 균일한(즉, 낮은 표면 결함 밀도, 예를 들면 활성 영역(204)의 표면에서의 106 변위/cm2 미만의 표면 결함 밀도를 갖는) 결정질 층을 형성하기에 적절한 임의의 기술에 의해 형성될 수 있다. 일 실시예에서, 활성 영역(204)은 균일한 에피택셜 층이다. 다른 실시예에서, 활성 영역(204)은 그레이딩된(graded) 에피택셜 층인데, 여기서 그레이딩 공정은 표면 결함을 최소화한다. 대안적인 실시예에서, 기판(202)의 계면에서의 활성 영역(204)의 결함 밀도는 108 변위/cm2 보다 크지만, 활성 영역(204)의 상부 표면에서는 105 변위/cm2 보다 작다. 일 실시예에서, 활성 영역(204)은, 화학 기상 에피택시, 분자 빔 에피택시 또는 레이저 어볼리션 에피택시(laser-abolition epitaxy)로 구성된 그룹으로부터 선택되는 공정에 의해 피착된다. 일 실시예에서, 습식 화학 세정은, 활성 영역(204)의 피착 바로 전에 수행된다. 특정 실시예에서는, 이 습식 화학 세정 공정 단계는, 플루오르화 수소산, 불화 암모늄 혹은 이들 양쪽 모두의 수용액의 주입을 포함한다.
트렌치(228)의 형성 동안 및/또는 활성 영역(204)의 피착 동안 게이트 전극(208)을 보호하기 위해 희생 게이트 아이솔레이션 스페이서들(222)이 이용된 경우, 이들 스페이서들은, 도 2F에 도시된 바와 같이, 활성 영역(204)의 피착에 이어서 제거될 수 있다. 본 발명의 일 실시예에 따르면, 희생 게이트 아이솔레이션 스페이서들(222)은, 이하에 설명되는 팁 이식(tip implant) 단계의 최적화를 가능하게 하도록 제거된다. 일 실시예에서, 희생 게이트 아이솔레이션 스페이서들(222)은, 플루오르화 수소산, 불화 암모늄 혹은 이들 양쪽 모두의 수용액의 주입을 포함하는 습식 화학 세정 공정 단계에서 제거되어 게이트 전극(208)의 측벽들을 노출시키게 된다.
도 2G를 참조하면, 전하-캐리어 도펀트 불순물 원자들을 활성 영역(204)에 주입함으로써 한 쌍의 팁 연장부들(212)이 형성될 수 있다. 한 쌍의 팁 연장부 들(212)은, 도 1B로부터 한 쌍의 팁 연장부들(112)과 관련하여 설명한 전하-캐리어 도펀트 불순물 원자들 중 임의의 것으로부터 형성될 수 있다. 본 발명의 일 실시예에 따르면, 게이트 전극(208)은 활성 영역(204)의 일부를 마스킹하도록 동작하여서, 자가 정렬된 팁 연장부들(212)을 형성하게 된다. 연장부들(212)을 게이트 전극(208)과 자가 정렬시킴으로써, 도 2G에 도시된 바와 같이, 게이트 전극(208) 및 게이트 유전체 층(206)의 아래에 있는 활성 영역(204)의 일부에 채널 영역(214)이 형성될 수 있다. 일 실시예에서, 한 쌍의 팁 연장부들(212)을 형성하도록 주입된 전하-캐리어 도펀트 불순물 원자들은 채널 영역(214)과 반대의 도전성을 갖는다. 특정 실시예에서, 전하-캐리어 불순물 도펀트 원자들을, 0.2keV-10keV의 에너지로 5E14 atoms/cm2 - 5E15 atoms/cm2 범위의 도우즈로 주입하여 1E20 atoms/cm3 - 1E21 atoms/cm3 범위의 도펀트 농도 및 5-30 나노미터 범위의 깊이를 형성함으로써, 한 쌍의 팁 연장부들(212)이 형성된다. 한 쌍의 팁 연장부들(212)을 형성하도록 전하 캐리어 도펀트 불순물 원자들이 주입된 활성 영역(204)을 활성화하기 위해, 임의의 적절한 어닐링 기술이 이용될 수 있다. 본 발명의 일 실시예에 따르면, 한 쌍의 팁 연장부들(212)의 전하 캐리어 도펀트 불순물 원자들이, 활성 영역(204)의 원자 격자에 대용으로 포함되도록 하는데에 이용되는 어닐링 기술은, 열 어닐링, 레이저 어닐링 또는 플래시 어닐링으로 구성된 그룹으로부터 선택된다.
그 후, 한 쌍의 게이트 아이솔레이션 스페이서들이 형성될 수 있다. 일 실시예에서는, 도 2H를 참조하면, 유전체 물질 층(230)이 화학 기상 피착 공정에 의 해 피착되며, 게이트 전극(208)의 측벽들 및 활성 영역(204)의 상부 표면과 등각을 이룬다. 유전체 물질 층(230)은, 도 1B로부터 한 쌍의 게이트 아이솔레이션 스페이서들(118)과 연관하여 설명한 물질들 중 임의의 것으로 구성될 수 있다. 유전체 물질 층(230)은, 한 쌍의 게이트 아이솔레이션 스페이서들의 최종 폭을 결정하도록 선택된 두께로 피착될 수 있다.
도 2I를 참조하면, 한 쌍의 게이트 아이솔레이션 스페이서들(218)이, 이방성 에칭 공정에 의해 유전체 물질 층(230)으로부터 형성될 수 있다. 일 실시예에서, 유전체 물질 층(230)은, 원격 플라즈마 에칭 또는 반응성 이온 에칭 공정에 의해 건식 에칭된다. 다른 실시예에서, 일반식 CxFy(여기서, x 및 y는 자연수임)의 플루오르화 탄소를 포함하는 수직 건식 혹은 플라즈마 에칭 공정을 이용하여 유전체 물질 층(230)이 패터닝되어 한 쌍의 게이트 아이솔레이션 스페이서들(218)을 형성하게 된다. 한 쌍의 게이트 아이솔레이션 스페이서들(218)은 활성 영역(204)의 상부 표면 위에 형성될 수 있으며, 유전체 물질 층(230)의 원래 두께와 거의 동일한, 활성 영역(204)의 상부 표면에서의 폭을 가질 수 있다. 본 발명의 일 실시예에 따르면, 한 쌍의 게이트 아이솔레이션 스페이서들(218)은, 도 2I에 도시된 바와 같이, 한 쌍의 팁 연장부들(212) 위에 존재한다. 일 실시예에서, 한 쌍의 게이트 아이솔레이션 스페이서들(218)은 게이트 전극(208) 및 활성 영역(204)의 상부 표면과 함께 밀봉 시일(hermetic seal)을 형성하여서 게이트 유전체 층(206)을 인캡슐레이팅한다.
도 2I와 연관하여 설명된 구조체에는 그 후, 활성 영역(204) 내에 한 쌍의 소스/드레인 영역들을 형성하기 위한 주입 단계 및 실리사이데이션(silicidation) 단계 등의, MOS-FET의 형성을 완료하기 위한 일반적인 공정 단계들이 행해질 수 있다. 대안적으로는, 변형 유발 소스/드레인 영역들이 활성 영역(204) 내에 형성될 수 있다. 도 2J를 참조하면, 한 쌍의 에칭 아웃된(etched-out) 영역들(240)이 활성 영역(204) 내에 형성되며, 한 쌍의 게이트 아이솔레이션 스페이서들(218)의 외부 표면들과 정렬되어서, 한 쌍의 아이솔레이션 스페이서들(218)의 아래에 있는 한 쌍의 팁 연장부들(212)의 일부를 보호하게 된다. 일 실시예에서, 게이트 전극 보호 층(216)은, 에칭 아웃된 영역들(240)의 형성 동안 게이트 전극(212)을 보호한다. 본 발명의 일 실시예에 따르면, 에칭 아웃된 영역들(240)이, 기판(202)이 노출되지 않으며 600-1100Å의 범위 내에 있도록 하는 깊이로 형성된다. 특정 실시예에서는, 활성 영역(204)의 일부가 이방성으로 제거되어, 도 2J에 도시된 바와 같은 곡선을 갖는 에칭 아웃된 영역들(240)을 남기게 된다. 다른 실시예에서는, NH4OH 또는 테트라메틸암모늄 수산화물의 수용액을 이용하는 습식 에칭 단계가, 에칭 아웃된 영역들(240)을 형성하는 데에 이용된다. 일 실시예에서, 이들 습식 식각액은 활성 영역(204)의 고밀도 면들에 의해 제지되며, 이에 따라 에칭 아웃된 영역들(240)은 테이퍼형 프로파일로 된다. 그러나, 예시를 위해, 도 2J의 곡선의 에칭 아웃된 영역들(240)이 후속 단계들에서 도시된다.
결정질 반도체 물질의 에칭 아웃된 부분 내에 형성된 변형 유발 소스/드레인 영역은 단축 변형을 결정질 반도체 물질의 채널 영역에 가할 수 있다. 그 후, 결정질 반도체 물질은 단축 변형을 변형 유발 소스/드레인 영역에 가할 수 있다. 일 실시예에서, 변형 유발 소스/드레인 영역들의 격자 상수는 결정질 반도체 물질의 격자 상수보다 작으며, 변형 유발 소스/드레인 영역들은 인장 단축 변형(tensile uniaxial strain)을 결정질 반도체 물질에 가하며, 결정질 반도체 물질은 인장 변형을 변형 유발 소스/드레인 영역들에 가한다. 따라서, 결정질 반도체 물질의 에칭 아웃된 부분을 채우는 변형 유발 소스/드레인 영역의 격자 상수가, 결정질 반도체 물질의 격자 상수보다 작을 경우, 변형 유발 소스/드레인 영역의 격자 형성 원자들은 이들의 통상의 휴지 상태(normal resting state)로부터 떨어지게 당겨지며(즉, 인장 변형), 이에 따라 이들이 완화를 시도할 때 결정질 반도체 물질에 대한 인장 변형을 유발하게 된다. 다른 실시예에서, 변형 유발 소스/드레인 영역들의 격자 상수는 결정질 반도체 물질의 격자 상수보다 크며, 변형 유발 소스/드레인 영역들은 압축 단축 변형을 결정질 반도체 물질에 가하며, 결정질 반도체 물질은 압축 변형을 변형 유발 소스/드레인 영역들에 가한다. 따라서, 결정질 반도체 물질의 에칭 아웃된 부분을 채우는 변형 유발 소스/드레인 영역의 격자 상수가 결정질 반도체 물질의 격자 상수보다 큰 경우, 변형 유발 소스/드레인 영역의 격자 형성 원자들은 이들의 통상의 휴지 상태로부터 함께 푸싱되어(즉 압축 변형), 이들이 완화를 시도할 때 결정질 반도체 물질에 대한 압축 변형을 유발하게 된다.
따라서, 도 2K를 참조하면, 한 쌍의 소스/드레인 영역들(220)이 에칭 아웃된 영역들(240) 내에 형성된다. 한 쌍의 소스/드레인 영역들(220)은, 도 1B로부터 한 쌍의 소스/드레인 영역들(120)과 연관하여 설명된 임의의 물질로 구성될 수 있다. 또한, 본 발명의 일 실시예에 따르면, 한 쌍의 소스/드레인 영역들(220)은, 활성 영역(204)의 반도체 물질의 조성과는 다른 조성을 가지며, 단축 변형을 채널 영역(214)에 가한다. 한 쌍의 소스/드레인 영역들(220)은, 고도로 균일한(즉, 낮은 표면 결함 밀도, 예를 들면, 한 쌍의 소스/드레인 영역들(220)의 표면에서의 106 변위/cm2 미만의 표면 결함 밀도를 갖는) 결정질 층을 형성하기에 적절한 임의의 기술에 의해 형성될 수 있다. 일 실시예에서, 한 쌍의 소스/드레인 영역들(220)은 균일한 에피택셜 층을 포함한다. 다른 실시예에서, 한 쌍의 소스/드레인 영역들(220)은 그레이딩된 에피택셜 층을 포함하며, 그레이딩 공정은 표면 결함을 최소화한다. 일 실시예에서, 한 쌍의 소스/드레인 영역들(220)은, 화학 기상 에피택시, 분자 빔 에픽택시 혹은 레이저 어볼리션 에피택시로 구성된 그룹으로부터 선택되는 공정에 의해 피착된다. 일 실시예에서, 습식 화학 세정은, 한 쌍의 소스/드레인 영역들(220)의 피착 바로 전에 수행된다. 특정 실시예에서, 습식 화학 세정 공정 단계는, 플루오르화 수소산, 불화 암모늄, 혹은 이들 양쪽 모두의 수용액의 주입을 포함한다. 한 쌍의 소스/드레인 영역들(220)은 전하-캐리어 도펀트 불순물 원자들을 포함할 수 있다. 일 실시예에서, 한 쌍의 소스/드레인 영역들(220)은, 화학양론 SixGe1 -x(여기서, 0≤x≤1)의 결정질 실리콘/게르마늄 영역이며, 전하-캐리어 도펀트 불순물 원자들은, 붕소, 비소, 인듐 혹은 인으로 구성된 그룹으로부터 선택된다. 다른 실시예에서, 한 쌍의 소스/드레인 영역들(220)은 III-V 물질로 구 성되며, 전하-캐리어 도펀트 불순물 원자들은, 탄소, 실리콘, 게르마늄, 산소, 황, 셀레늄 또는 텔루르로 구성된 그룹으로부터 선택된다. 전하-캐리어 도펀트 불순물 원자들은, 한 쌍의 소스/드레인 영역들(220)의 형성과 동일한 시간에(즉, 인 시튜(in situ)), 혹은 이온 주입 단계 후에 한 쌍의 소스/드레인 영역들(220) 내에 주입될 수 있다.
그 후, 도 2K와 연관하여 설명된 구조체에는, 실리사이데이션 단계 등의, MOS-FET의 형성을 완료시키기 위한 일반적인 공정 단계들이 행해질 수 있다. 대안적으로는, 한 쌍의 소스/드레인 영역들(220)의 형성에 이어서, 교체 게이트 공정 스킴과 융화될 수 있는 공정 단계들이 수행될 수 있다. 본 발명의 일 실시예에 따르면, 도 2I에 도시된 바와 같이, 층간 유전체 층(250)(예를 들면, 실리콘 이산화물의 층)이, 한 쌍의 소스/드레인 영역들(220), 얕은 트렌치 아이솔레이션 영역들(224), 한 쌍의 게이트 아이솔레이션 스페이서들(218) 및 게이트 전극 보호 층(216) 및/또는 게이트 전극(208) 위에 형성된다. 그 후, 도 2M에 도시된 바와 같이, 층간 유전체 층(250)은 연마될 수 있으며 게이트 전극 보호 층(216)이 화학 기계 연마 단계에서 제거되어 게이트 전극(208)이 노출될 수 있다. 일 실시예에서, 게이트 전극 보호 층(216)은 연마 정지 층(polish-stop) 층으로서 기능하며, 후속하여 습식 에칭 공정이 이용되어 게이트 전극 보호 층(216)을 제거하여서, 게이트 전극(208)의 상부 표면을 노출시키게 된다.
도 2N을 참조하면, 게이트 전극(208)은 제거될 수 있으며 대안적인 게이트 전극(260)으로 대체될 수 있다. 본 발명의 일 실시예에 따르면, 대안적인 게이트 전극(260)은, 도 1A-B로부터 도전 영역(108)과 연관하여 설명된 임의의 물질로 구성된다. 또한, 게이트 전극(208)의 제거 후에, 그리고 대안적인 게이트 전극(260)으로의 대체 전에, 추가의 유전체 층(270)이 게이트 유전체 층(206)에 추가될 수 있다. 본 발명의 일 실시예에 따르면, 추가의 유전체 층(270)은, 도 1B로부터 상부 층(106B)과 연관하여 설명된 임의의 물질로 구성될 수 있다. 추가의 유전체 층(260)은 원자 층 혹은 화학 기상 피착 공정에 의해 형성될 수 있으며, 이에 따라 또한, 도 2N에 도시된 바와 같이, 한 쌍의 게이트 아이솔레이션 스페이서들(218)의 내벽들 상에 형성될 수 있다.
이에 따라, 도 2N을 참조하면, 융화성있는 게이트 유전체 층을 갖는 활성 영역을 포함하는 평면 MOS-FET가 형성될 수 있다. 평면 MOS-FET는 N-타입 또는 P-타입 반도체 디바이스일 수 있으며, 본 기술 분야에 공지된 바와 같은 통상의 공정 단계들에 의해 집적 회로 내에 포함될 수 있다. 일반적인 집적 회로에서 알 수 있는 바와 같이, N-채널 및 P-채널 트랜지스터들 양쪽 모두가 하나의 기판 혹은 에피택셜 층 내에 제조되어서 CMOS 집적 회로를 형성할 수 있다.
본 발명은, 융화성있는 게이트 유전체 층들을 갖는 활성 영역들을 포함하는 평면 MOS-FET들의 형성에 제한되지 않는다. 예를 들면, 3중 게이트 디바이스들 등의 3차원 아키텍처를 갖는 디바이스들이 전술한 공정으로부터 이익을 얻을 수 있다. 본 발명에 따른 예시적인 실시예로서, 도 3A-C가, 융화성있는 유전체 층들을 갖는 활성 영역들을 구비한 3중 게이트 MOS-FET의 형성을 나타내는 단면도를 예시한다.
도 3A를 참조하면, 단일 기판 3중 MOS-FET(300)의 기초가 형성된다. 3중 게이트 MOS-FET(300)는 3차원 기판(302)으로 구성된다. 3차원 기판(302)은, 도 1A-B로부터 기판(102)과 연관하여 설명된 임의의 물질로부터 형성될 수 있다. 게이트 유전체 층(306)은 3차원 기판(302) 주위에 형성된다. 게이트 유전체 층(306)은, 도 1A-B로부터 유전체 층(106), 하부 층(106A) 및 상부 층(106B)과 연관하여 설명된 임의의 물질로부터 형성될 수 있다. 게이트 전극(308)은 게이트 유전체 층(306) 위에 형성된다. 게이트 전극(308)은, 도 1A-B로부터 도전 영역(108)과 연관하여 설명된 임의의 물질로부터 형성될 수 있다. 게이트 유전체 층(306) 및 게이트 전극(308)은, 한 쌍의 게이트 아이솔레이션 스페이서들(318)에 의해 보호될 수 있다.
도 3B를 참조하면, 3차원 기판(302)의 일부가 제거되어 트렌치(328)를 형성할 수 있다. 트렌치(328)는, 도 2D 및 도 2D1로부터 트렌치(228)의 형성과 연관하여 설명된 임의의 기술에 의해 형성될 수 있다. 도 3C를 참조하면, 3차원 활성 영역(304)이 트렌치(328) 내에, 그리고 3차원 기판(302)의 나머지 부분 상에 선택적으로 형성된다. 따라서, 융화성있는 게이트 유전체 층을 갖는 활성 영역을 포함하는 3중 게이트 MOS-FET 디바이스를 형성하기 위한 방법이 설명되었다. 3중 게이트 MOS-FET는, 본 기술 분야에 공지된 바와 같은 통상의 공정 단계들에 의해 집적 회로 내에 포함될 수 있다.
따라서, 활성 영역 및 융화성있는 유전체 층을 갖는 반도체 구조체를 형성하기 위한 방법이 개시되었다. 일 실시예에서, 반도체 구조체는, 제1 반도체 물질의 산화물로 구성되는 유전체 층을 가지며, 제2의 (조성이 다른) 반도체 물질이 유전체 층과 제1 반도체 물질 사이에 형성된다. 다른 실시예에서는, 제2 반도체 물질의 일부가 제3 반도체 물질로 대체되어서, 단축 변형을 제2 반도체 물질의 격자 구조에 가하게 된다.

Claims (45)

  1. 반도체 구조체로서,
    제1 반도체 물질로 구성된 기판;
    상기 기판 위의 활성 영역 ― 상기 활성 영역은 제2 반도체 물질로 구성되며, 상기 제2 반도체 물질의 조성은 상기 제1 반도체 물질의 조성과는 다름 ―; 및
    상기 활성 영역 바로 위의 유전체 층 ― 상기 유전체 층은, 상기 활성 영역 바로 위의 상기 제1 반도체 물질의 산화물의 층으로 구성됨 ―
    을 포함하는 반도체 구조체.
  2. 제1항에 있어서,
    상기 제1 반도체 물질은 실리콘으로 구성되며, 상기 산화물의 층은, 실리콘 이산화물 또는 실리콘 산화 질화물(silicon oxy-nitride)의 층으로 구성된 그룹으로부터 선택되는 반도체 구조체.
  3. 제2항에 있어서,
    상기 제1 반도체 물질 내의 실리콘 원자들의 원자 농도는 97%보다 큰 반도체 구조체.
  4. 제1항에 있어서,
    상기 제2 반도체 물질은, 갈륨 질화물(gallium nitride), 갈륨 인화물(gallium phosphide), 갈륨 비화물(gallium arsenide), 인듐 인화물(indium phosphide), 안티몬화 인듐(indium antimonide), 인듐 갈륨 비화물(indium gallium arsenide), 알루미늄 갈륨 비화물(aluminum gallium arsenide), 인듐 갈륨 인화물(indium gallium phosphide), 5%보다 큰 게르마늄 원자들의 원자 농도를 갖는 게르마늄 또는 실리콘/게르마늄으로 구성된 그룹으로부터 선택되는 물질로 구성되는 반도체 구조체.
  5. 제4항에 있어서,
    상기 제1 반도체 물질은 실리콘으로 구성되며, 상기 산화물의 층은, 실리콘 이산화물 또는 실리콘 산화 질화물의 층으로 구성된 그룹으로부터 선택되는 반도체 구조체.
  6. 제1항에 있어서,
    상기 유전체 층은, 상기 제1 반도체 물질의 상기 산화물의 층 위의 높은 K(high-K)의 유전체 물질의 층을 더 포함하는 반도체 구조체.
  7. 제6항에 있어서,
    상기 제1 반도체 물질은 실리콘으로 구성되며, 상기 산화물의 층은, 실리콘 이산화물 또는 실리콘 산화 질화물의 층으로 구성된 그룹으로부터 선택되며, 상기 높은 K의 유전체 물질은, 하프늄 산화물(hafnium oxide), 규산 하프늄(hafnium silicate), 란탄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide), 규산 지르코늄(zirconium silicate), 탄탈 산화물(tantalum oxide), 티탄산 바륨 스트론튬(barium strontium titanate), 티탄산 바륨(barium titanate), 티탄산 스트론튬(strontium titanate), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈 산화물(lead scandium tantalum oxide), 니오브산 납 아연(lead zinc niobate), 혹은 이들의 조합으로 구성되는 그룹으로부터 선택되는 반도체 구조체.
  8. 반도체 디바이스로서,
    제1 반도체 물질로 구성된 기판;
    상기 기판 위의 활성 영역 ― 상기 활성 영역은 제2 반도체 물질로 구성되며, 상기 제2 반도체 물질의 조성은 상기 제1 반도체 물질의 조성과는 다름 ―;
    상기 활성 영역 바로 위의 게이트 유전체 층 ― 상기 게이트 유전체 층은, 상기 활성 영역 바로 위의 상기 제1 반도체 물질의 산화물의 층으로 구성됨 ―;
    상기 게이트 유전체 층 위의 게이트 전극;
    상기 게이트 전극의 양측(either side)에서 상기 활성 영역 내에 있는 한 쌍의 팁 연장부들(a pair of tip extensions);
    상기 게이트 전극의 측벽들에 인접하여 상기 한 쌍의 팁 연장부들의 위에 있는 한 쌍의 게이트 아이솔레이션 스페이서들; 및
    상기 한 쌍의 게이트 아이솔레이션 스페이서들의 양측에서 상기 활성 영역 내에 있는 한 쌍의 소스/드레인 영역들
    을 포함하는 반도체 디바이스.
  9. 제8항에 있어서,
    상기 제1 반도체 물질은 실리콘으로 구성되며, 상기 산화물의 층은, 실리콘 이산화물 또는 실리콘 산화 질화물의 층으로 구성된 그룹으로부터 선택되는 반도체 디바이스.
  10. 제9항에 있어서,
    상기 제1 반도체 물질 내의 실리콘 원자들의 원자 농도는 97%보다 큰 반도체 디바이스.
  11. 제8항에 있어서,
    상기 제2 반도체 물질은, 갈륨 질화물, 갈륨 인화물, 갈륨 비화물, 인듐 인화물, 안티몬화 인듐, 인듐 갈륨 비화물, 알루미늄 갈륨 비화물, 인듐 갈륨 인화물, 5%보다 큰 게르마늄 원자들의 원자 농도를 갖는 게르마늄 또는 실리콘/게르마늄으로 구성된 그룹으로부터 선택되는 물질로 구성되는 반도체 디바이스.
  12. 제11항에 있어서,
    상기 제1 반도체 물질은 실리콘으로 구성되며, 상기 산화물의 층은, 실리콘 이산화물 또는 실리콘 산화 질화물의 층으로 구성된 그룹으로부터 선택되는 반도체 디바이스.
  13. 제8항에 있어서,
    상기 게이트 유전체 층은, 상기 제1 반도체 물질의 상기 산화물의 층 위의 높은 K의 유전체 물질의 층을 더 포함하는 반도체 디바이스.
  14. 제13항에 있어서,
    상기 제1 반도체 물질은 실리콘으로 구성되며, 상기 산화물의 층은, 실리콘 이산화물 또는 실리콘 산화 질화물의 층으로 구성된 그룹으로부터 선택되며, 상기 높은 K의 유전체 물질은, 하프늄 산화물, 규산 하프늄, 란탄 산화물, 지르코늄 산화물, 규산 지르코늄, 탄탈 산화물, 티탄산 바륨 스트론튬, 티탄산 바륨, 티탄산 스트론튬, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 니오브산 납 아연, 혹은 이들의 조합으로 구성되는 그룹으로부터 선택되는 반도체 디바이스.
  15. 제8항에 있어서,
    상기 한 쌍의 소스/드레인 영역들은 제3 반도체 물질로 구성되며, 상기 제3 반도체 물질의 조성은 상기 제2 반도체 물질의 조성과는 다른 반도체 디바이스.
  16. 반도체 디바이스로서,
    제1 반도체 물질로 구성된 기판;
    상기 기판 위의 활성 영역 ― 상기 활성 영역은 제2 반도체 물질로 구성되며, 상기 제2 반도체 물질의 조성은 상기 제1 반도체 물질의 조성과는 다름 ―;
    상기 활성 영역 위의 게이트 유전체 층;
    상기 게이트 유전체 층 위의 게이트 전극;
    상기 게이트 전극의 양측에서 상기 활성 영역 내에 있는 한 쌍의 팁 연장부들;
    상기 게이트 전극의 측벽들에 인접하여 상기 한 쌍의 팁 연장부들의 위에 있는 한 쌍의 게이트 아이솔레이션 스페이서들; 및
    상기 한 쌍의 게이트 아이솔레이션 스페이서들의 양측에서 상기 활성 영역 내에 있는 한 쌍의 소스/드레인 영역들 ― 상기 한 쌍의 소스/드레인 영역들은 제3 반도체 물질로 구성되며, 상기 제3 반도체 물질의 조성은 상기 제2 반도체 물질의 조성과는 다름 ―
    을 포함하는 반도체 디바이스.
  17. 제16항에 있어서,
    상기 제1 반도체 물질 내의 실리콘 원자들의 원자 농도는 97%보다 큰 반도체 디바이스.
  18. 제17항에 있어서,
    상기 제2 반도체 물질은, 갈륨 질화물, 갈륨 인화물, 갈륨 비화물, 인듐 인화물, 안티몬화 인듐, 인듐 갈륨 비화물, 알루미늄 갈륨 비화물, 인듐 갈륨 인화물, 5%보다 큰 게르마늄 원자들의 원자 농도를 갖는 게르마늄 또는 실리콘/게르마늄으로 구성된 그룹으로부터 선택되는 물질로 구성되는 반도체 디바이스.
  19. 제16항에 있어서,
    상기 게이트 유전체 층은, 실리콘 이산화물, 실리콘 산화 질화물, 하프늄 산화물, 규산 하프늄, 란탄 산화물, 지르코늄 산화물, 규산 지르코늄, 탄탈 산화물, 티탄산 바륨 스트론튬, 티탄산 바륨, 티탄산 스트론튬, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 니오브산 납 아연, 혹은 이들의 조합으로 구성되는 그룹으로부터 선택되는 물질로 구성되는 반도체 디바이스.
  20. 반도체 구조체를 제조하는 방법으로서,
    제1 반도체 물질을 포함하는 기판을 형성하는 단계;
    상기 기판 위에 유전체 층을 형성하는 단계 ― 상기 유전체 층은, 상기 기판 바로 위의 상기 제1 반도체 물질의 산화물의 층을 포함함 ―;
    상기 기판의 일부를 제거하여, 상기 유전체 층과 상기 기판의 나머지 부분 사이에 트렌치를 형성하는 단계; 및
    상기 트렌치 내에 활성 영역을 형성하는 단계 ― 상기 활성 영역은 제2 반도 체 물질을 포함하며, 상기 제2 반도체 물질의 조성은 상기 제1 반도체 물질의 조성과는 다르며, 상기 활성 영역은, 상기 유전체 층과 상기 기판의 나머지 부분 사이에 직접 형성됨 ―
    를 포함하는 반도체 구조체 제조 방법.
  21. 제20항에 있어서,
    상기 유전체 층을 형성하는 단계는, 상기 산화물의 층의 원하는 두께가 형성될 때까지 산화제의 존재하에서 상기 기판을 가열하는 단계를 포함하는 반도체 구조체 제조 방법.
  22. 제21항에 있어서,
    상기 기판은 실리콘으로 구성되며, 상기 산화물의 층은, 실리콘 이산화물 또는 실리콘 산화 질화물의 층으로 구성된 그룹으로부터 선택되며, 상기 기판을 가열하는 단계는, 1분-1시간 범위의 지속기간 동안 600-800℃ 범위의 온도에서 수행되며, 상기 산화물의 층은 5-15Å 범위의 두께로 형성되는 반도체 구조체 제조 방법.
  23. 제22항에 있어서,
    상기 산화물의 층을 형성하는 것에 후속하여, 상기 산화물의 층 위에 높은 K의 유전체 물질의 층을 형성하는 단계를 더 포함하며, 상기 높은 K의 유전체 물질은, 하프늄 산화물, 규산 하프늄, 란탄 산화물, 지르코늄 산화물, 규산 지르코늄, 탄탈 산화물, 티탄산 바륨 스트론튬, 티탄산 바륨, 티탄산 스트론튬, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 니오브산 납 아연, 혹은 이들의 조합으로 구성되는 그룹으로부터 선택되는 반도체 구조체 제조 방법.
  24. 제20항에 있어서,
    상기 유전체 층을 형성하는 단계는, ALD 반응 챔버 내에서, 네이티브(native) 실리콘 이산화물의 층 위에 높은 K의 유전체 물질의 층을 형성하는 단계를 포함하며, 상기 높은 K의 유전체 물질은, 하프늄 산화물, 규산 하프늄, 란탄 산화물, 지르코늄 산화물, 규산 지르코늄, 탄탈 산화물, 티탄산 바륨 스트론튬, 티탄산 바륨, 티탄산 스트론튬, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 니오브산 납 아연, 혹은 이들의 조합으로 구성되는 그룹으로부터 선택되며, 상기 네이티브 실리콘 이산화물의 층은, 3-10Å 범위의 두께를 갖는 반도체 구조체 제조 방법.
  25. 제20항에 있어서,
    상기 제1 반도체 물질은, 97%보다 큰 실리콘 원자들의 원자 농도를 갖는 실리콘으로 구성되며, 상기 산화물의 층은, 실리콘 이산화물 또는 실리콘 산화 질화물의 층으로 구성된 그룹으로부터 선택되는 반도체 구조체 제조 방법.
  26. 제20항에 있어서,
    상기 제2 반도체 물질은, 갈륨 질화물, 갈륨 인화물, 갈륨 비화물, 인듐 인화물, 안티몬화 인듐, 인듐 갈륨 비화물, 알루미늄 갈륨 비화물, 인듐 갈륨 인화물, 5%보다 큰 게르마늄 원자들의 원자 농도를 갖는 게르마늄 또는 실리콘/게르마늄으로 구성된 그룹으로부터 선택되는 물질로 구성되며, 상기 제1 반도체 물질은 실리콘으로 구성되고, 상기 산화물의 층은 실리콘 이산화물 또는 실리콘 산화 질화물의 층으로 구성된 그룹으로부터 선택되는 반도체 구조체 제조 방법.
  27. 제20항에 있어서,
    상기 유전체 층은, 상기 제1 반도체 물질의 상기 산화물의 층 위의 높은 K의 유전체 물질의 층을 더 포함하는 반도체 구조체 제조 방법.
  28. 제27항에 있어서,
    상기 제1 반도체 물질은 실리콘으로 구성되며, 상기 산화물의 층은, 실리콘 이산화물 또는 실리콘 산화 질화물의 층으로 구성된 그룹으로부터 선택되며, 상기 높은 K의 유전체 물질은, 하프늄 산화물, 규산 하프늄, 란탄 산화물, 지르코늄 산화물, 규산 지르코늄, 탄탈 산화물, 티탄산 바륨 스트론튬, 티탄산 바륨, 티탄산 스트론튬, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 니오브산 납 아연, 혹은 이들의 조합으로 구성되는 그룹으로부터 선택되는 반도체 구조체 제조 방법.
  29. 반도체 디바이스의 제조 방법으로서.
    제1 반도체 물질을 포함하는 기판을 형성하는 단계;
    상기 기판 위에 게이트 유전체 층을 형성하는 단계 ― 상기 게이트 유전체 층은 상기 기판 바로 위의 상기 제1 반도체 물질의 산화물의 층을 포함함 ―; 및
    상기 게이트 유전체 층 위에 게이트 전극을 형성하는 단계
    를 포함하며, 상기 게이트 전극을 형성한 후에,
    상기 기판의 일부를 제거하여 상기 게이트 유전체 층과 상기 기판의 나머지 부분 사이에 트렌치를 형성하는 단계;
    상기 트렌치 내에 활성 영역을 형성하는 단계 ― 상기 활성 영역은 제2 반도체 물질을 포함하며, 상기 제2 반도체 물질의 조성은 상기 제1 반도체 물질의 조성과는 다르며, 상기 활성 영역은 상기 유전체 층과 상기 기판의 나머지 부분 사이에 직접 형성됨 ―;
    상기 게이트 전극의 양측에서 상기 활성 영역 내에 한 쌍의 팁 연장부들을 형성하는 단계;
    상기 게이트 전극의 측벽들에 인접하여 상기 한 쌍의 팁 연장부들의 위에 한 쌍의 게이트 아이솔레이션 스페이서들을 형성하는 단계; 및
    상기 한 쌍의 게이트 아이솔레이션 스페이서들의 양측에서 상기 활성 영역 내에 한 쌍의 소스/드레인 영역들을 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  30. 제29항에 있어서,
    상기 게이트 유전체 층을 형성하는 단계는, 상기 산화물의 층의 원하는 두께가 형성될 때까지 산화제의 존재하에서 상기 기판을 가열하는 단계를 포함하는 반도체 디바이스 제조 방법.
  31. 제30항에 있어서,
    상기 기판은 실리콘으로 구성되며, 상기 산화물의 층은, 실리콘 이산화물 또는 실리콘 산화 질화물의 층으로 구성된 그룹으로부터 선택되며, 상기 기판을 가열하는 단계는, 1분-1시간 범위의 지속기간 동안 600-800℃ 범위의 온도에서 수행되며, 상기 산화물의 층은 5-15Å 범위의 두께로 형성되는 반도체 디바이스 제조 방법.
  32. 제31항에 있어서,
    상기 산화물의 층을 형성한 후에, 상기 산화물의 층 위에 높은 K의 유전체 물질의 층을 형성하는 단계를 더 포함하며, 상기 높은 K의 유전체 물질은, 하프늄 산화물, 규산 하프늄, 란탄 산화물, 지르코늄 산화물, 규산 지르코늄, 탄탈 산화물, 티탄산 바륨 스트론튬, 티탄산 바륨, 티탄산 스트론튬, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 니오브산 납 아연, 혹은 이들의 조합으로 구성되는 그룹으로부터 선택되는 반도체 디바이스 제조 방법.
  33. 제29항에 있어서,
    상기 유전체 층을 형성하는 단계는, ALD 반응 챔버 내에서, 네이티브 실리콘 이산화물의 층 위에 높은 K의 유전체 물질의 층을 형성하는 단계를 포함하며, 상기 높은 K의 유전체 물질은, 하프늄 산화물, 규산 하프늄, 란탄 산화물, 지르코늄 산화물, 규산 지르코늄, 탄탈 산화물, 티탄산 바륨 스트론튬, 티탄산 바륨, 티탄산 스트론튬, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 니오브산 납 아연, 혹은 이들의 조합으로 구성되는 그룹으로부터 선택되며, 상기 네이티브 실리콘 이산화물의 층은 3-10Å 범위의 두께를 갖는 반도체 디바이스 제조 방법.
  34. 제29항에 있어서,
    상기 한 쌍의 소스/드레인 영역들을 형성하는 단계는, 상기 활성 영역의 일부를 제거하여 상기 활성 영역 내에 한 쌍의 트렌치들을 형성하는 단계, 및 상기 한 쌍의 트렌치들 내에 제3 반도체 물질을 형성하는 단계를 포함하며, 상기 제3 반도체 물질의 조성은 상기 제2 반도체 물질의 조성과는 다른 반도체 디바이스 제조 방법.
  35. 제29항에 있어서,
    상기 한 쌍의 소스/드레인 영역들을 형성한 후에, 상기 한 쌍의 소스/드레인 영역들의 위, 상기 한 쌍의 게이트 아이솔레이션 스페이서들의 위 및 상기 게이트 전극의 위에 층간 유전체 층을 형성하는 단계;
    상기 층간 유전체 층을 연마하여 상기 게이트 전극의 상부 표면을 노출시키는 단계;
    상기 게이트 전극을 제거하여 상기 한 쌍의 게이트 아이솔레이션 스페이서들 사이에 트렌치를 제공하는 단계; 및
    상기 트렌치 내에 금속 층을 형성하여 금속 게이트 전극을 형성하는 단계
    를 더 포함하는 반도체 디바이스 제조 방법.
  36. 제35항에 있어서,
    상기 게이트 전극을 제거한 후에, 그리고 상기 금속 게이트 전극을 형성하기 전에, 상기 게이트 유전체 층 바로 위에 높은 K의 유전체 물질의 층을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  37. 제29항에 있어서,
    상기 기판의 상기 일부를 제거하기 전에, 상기 게이트 전극의 측벽들에 인접하여 한 쌍의 희생 게이트 아이솔레이션 스페이서들을 형성하는 단계; 및
    상기 게이트 전극의 양측에 상기 한 쌍의 팁 연장부들을 형성하기 전에, 상기 한 쌍의 희생 게이트 아이솔레이션 스페이서들을 제거하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  38. 제29항에 있어서,
    상기 제1 반도체 물질은, 97%보다 큰 실리콘 원자들의 원자 농도를 갖는 실리콘으로 구성되며, 상기 산화물의 층은 실리콘 이산화물 또는 실리콘 산화 질화물의 층으로 구성된 그룹으로부터 선택되는 반도체 디바이스 제조 방법.
  39. 제29항에 있어서,
    상기 제2 반도체 물질은, 갈륨 질화물, 갈륨 인화물, 갈륨 비화물, 인듐 인화물, 안티몬화 인듐, 인듐 갈륨 비화물, 알루미늄 갈륨 비화물, 인듐 갈륨 인화물, 5%보다 큰 게르마늄 원자들의 원자 농도를 갖는 게르마늄 또는 실리콘/게르마늄으로 구성된 그룹으로부터 선택되는 물질로 구성되며, 상기 제1 반도체 물질은 실리콘으로 구성되며, 상기 산화물의 층은 실리콘 이산화물 또는 실리콘 산화 질화물의 층으로 구성된 그룹으로부터 선택되는 반도체 디바이스 제조 방법.
  40. 제29항에 있어서,
    상기 게이트 유전체 층은, 상기 제1 반도체 물질의 상기 산화물의 층 위의 높은 K의 유전체 물질의 층을 더 포함하는 반도체 디바이스 제조 방법.
  41. 제40항에 있어서,
    상기 제1 반도체 물질은 실리콘으로 구성되며, 상기 산화물의 층은 실리콘 이산화물 또는 실리콘 산화 질화물의 층으로 구성된 그룹으로부터 선택되며, 상기 높은 K의 유전체 물질은, 하프늄 산화물, 규산 하프늄, 란탄 산화물, 지르코늄 산 화물, 규산 지르코늄, 탄탈 산화물, 티탄산 바륨 스트론튬, 티탄산 바륨, 티탄산 스트론튬, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 니오브산 납 아연, 혹은 이들의 조합으로 구성되는 그룹으로부터 선택되는 반도체 디바이스 제조 방법.
  42. 반도체 디바이스의 제조 방법으로서,
    제1 반도체 물질을 포함하는 기판을 형성하는 단계;
    상기 기판 위에 게이트 유전체 층을 형성하는 단계; 및
    상기 게이트 유전체 층 위에 게이트 전극을 형성하는 단계
    를 포함하고, 상기 게이트 전극을 형성한 후에,
    상기 기판의 일부를 제거하여, 상기 게이트 유전체 층과 상기 기판의 나머지 부분 사이에 트렌치를 형성하는 단계;
    상기 트렌치 내에 활성 영역을 형성하는 단계 ― 상기 활성 영역은 제2 반도체 물질을 포함하며, 상기 제2 반도체 물질의 조성은 상기 제1 반도체 물질의 조성과는 다르며, 상기 활성 영역은, 상기 유전체 층과 상기 기판의 나머지 부분 사이에 직접 형성됨 ―;
    상기 게이트 전극의 양측에서 상기 활성 영역 내에 한 쌍의 팁 연장부들을 형성하는 단계;
    상기 게이트 전극의 측벽들에 인접하여 상기 한 쌍의 팁 연장부들 위에 한 쌍의 게이트 아이솔레이션 스페이서들을 형성하는 단계; 및
    상기 한 쌍의 게이트 아이솔레이션 스페이서들의 양측에서 상기 활성 영역 내에 한 쌍의 소스/드레인 영역들을 형성하는 단계 ― 상기 한 쌍의 소스/드레인 영역들은 제3 반도체 물질로 구성되며, 상기 제3 반도체 물질의 조성은 상기 제2 반도체 물질의 조성과는 다름 ―
    를 포함하는 반도체 디바이스 제조 방법.
  43. 제42항에 있어서,
    상기 제1 반도체 물질 내의 실리콘 원자들의 원자 농도는 97%보다 큰 반도체 디바이스 제조 방법.
  44. 제43항에 있어서,
    상기 제2 반도체 물질은, 갈륨 질화물, 갈륨 인화물, 갈륨 비화물, 인듐 인화물, 안티몬화 인듐, 인듐 갈륨 비화물, 알루미늄 갈륨 비화물, 인듐 갈륨 인화물, 5%보다 큰 게르마늄 원자들의 원자 농도를 갖는 게르마늄 또는 실리콘/게르마늄으로 구성된 그룹으로부터 선택되는 물질로 구성되는 반도체 디바이스 제조 방법.
  45. 제42항에 있어서,
    상기 게이트 유전체 층은, 실리콘 이산화물, 실리콘 산화 질화물, 하프늄 산화물, 규산 하프늄, 란탄 산화물, 지르코늄 산화물, 규산 지르코늄, 탄탈 산화물, 티탄산 바륨 스트론튬, 티탄산 바륨, 티탄산 스트론튬, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 니오브산 납 아연, 혹은 이들의 조합으로 구성되는 그룹으로부터 선택되는 물질로 구성되는 반도체 디바이스 제조 방법.
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