TWI545731B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI545731B
TWI545731B TW101115584A TW101115584A TWI545731B TW I545731 B TWI545731 B TW I545731B TW 101115584 A TW101115584 A TW 101115584A TW 101115584 A TW101115584 A TW 101115584A TW I545731 B TWI545731 B TW I545731B
Authority
TW
Taiwan
Prior art keywords
channel
nitride film
monos
memory cell
transistor
Prior art date
Application number
TW101115584A
Other languages
English (en)
Other versions
TW201310625A (zh
Inventor
平野有一
Original Assignee
瑞薩電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞薩電子股份有限公司 filed Critical 瑞薩電子股份有限公司
Publication of TW201310625A publication Critical patent/TW201310625A/zh
Application granted granted Critical
Publication of TWI545731B publication Critical patent/TWI545731B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H01L21/32053—Deposition of metallic or metal-silicide layers of metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

半導體裝置及其製造方法
本發明是有關半導體裝置及其製造方法，尤其是有關具有場效電晶體之半導體裝置及其製造方法。
內裝快閃記憶體或CPU(Central Processing Unit)的半導體裝置，例如可考慮微電腦(Microcomputer)。該微電腦一般是在半導體基板上具有形成多數個MOS(Metal Oxide Semiconductor)的電晶體的構成。
例如快閃記憶體，理想上縱使切斷電源仍可使用殘留記錄資訊之元件的非揮發性記憶體。又CPU等之邏輯電路，理想上可使用所謂n通道型MOS電晶體與p通道型MOS電晶體所組合的CMOS(Complementary Metal Oxide Semiconductor)電晶體。
非揮發性記憶體，例如可使用日本特開第2008-41832號公報(專利文獻1)所揭示之具備MONOS(Metal Oxide Nitride Oxide Silicon)技術的電晶體。例如具備應用快閃記憶體之MONOS技術的記憶格(memory cell)，在此稱為FMONOS(Flash Metal Oxide Nitride Oxide Semiconductor)記憶格。亦即將FMONOS記憶格與CMOS電晶體形成在半導體基板上，藉此形成具有高機能的微電腦，該微電腦可廣泛應用在產業用機械、家電製品、汽車搭載裝置等。
可是，增加流入到構成CMOS電晶體的n通道型及p 通道型的MOS電晶體之源極/汲極間的驅動電流之技術，是揭示在以下的非專利文獻1。在非專利文獻1揭示一種稱為Stress Proximity Technique(SPT)的技術，亦即覆蓋n通道型及p通道型MOS電晶體的方式，形成使該MOS電晶體之通道區域得到應力的薄膜之技術。在非專利文獻1是有關在使用SPT的MOS電晶體中，去除閘極電極的側壁絕緣膜，藉此該應力薄膜會使通道區域所得到的應力變更大之意所記載。
[先行技術文獻]
[專利文獻]
[專利文獻1]
日本特開第2008-41832號公報
[非專利文獻]
[非專利文獻1]
除了X. Chen, S. Fang之外、〞Stress Proximity Technique for Performance Improvement with Dual Stress Liner at 45nm Technology and Beyond〞、2006 Symposium on VLSI Technology Digest of Technical Papers、美國、2006 IEEE、2006年、1-4244-0005-8/06/$20.00
然而，為了應用上記之SPT，因此如果去除形成在FMONOS記憶格之閘極電極的側壁絕緣膜的話，具有同時 去除構成FMONOS記憶格的氮化膜(氮化物絕緣體層)的問題。具體上，為了驅動FMONOS記憶格，蓄積電荷的矽氮化膜，在去除被形成在FMONOS記憶格之閘極電極的矽氮化膜之際，具有同時被去除的可能性。
蓄積FMONOS記憶格之電荷的矽氮化膜，通常被配置在閘極電極之側方及下方之兩方。當中，縱使被配置在閘極電極之側方的該矽氮化膜被去除，雖然FMONOS記憶格之功能上的影響很少，但被配置在閘極電極之下方的該矽氮化膜被去除的話，仍有無法獲得作為FMONOS記憶格之功能的可能性。
亦即，例如濕式蝕刻中，矽氮化膜是由上方依序被去除，因此閘極電極之側方的氮化膜會先被去除，然後閘極電極之下方的氮化膜被去除。在此，濕式蝕刻之蝕刻速率很快的情形下，側方及下方的所有氮化膜會被去除。因此閘極電極之下方的氮化膜被去除的話，作為FMONOS記憶格的功能會受損。
本發明是有鑑於以上問題所完成的發明。其目的在FMONOS記憶格與CMOS電晶體共存的半導體裝置中，提供一種提高電晶體之驅動電流，同時確保作為FMONOS記憶格之功能的半導體裝置及其製造方法。
本發明之一實施例的半導體裝置具備以下的構成。上記半導體裝置，是一種具備：具有主表面之半導體基板， 形成在主表面上之具有通道的MONOS型記憶格；形成在主表面上之n通道型電晶體；和形成在主表面上之p通道型電晶體的半導體裝置。以接合在上記MONOS型記憶格、n通道型電晶體及p通道型電晶體的上面之方式，形成有氮化膜。上記氮化膜在MONOS型記憶格、n通道型電晶體及p通道型電晶體的通道附加應力。
本發明之一實施例的半導體裝置之製造方法具備以下的製程。首先準備具有主表面的半導體基板。在上記主表面上，形成有：MONOS型記憶格、n通道型電晶體與p通道型電晶體。上記半導體裝置之製造方法中，首先在MONOS型記憶格形成有蓄積電荷的氮化物絕緣體層。形成有構成上記MONOS型記憶格、n通道型電晶體及p通道型電晶體的閘極電極。在上記閘極電極的側壁面上依此順序形成有：側壁矽氧化膜及側壁矽氮化膜。以接合在形成有上記MONOS型記憶格之區域的氮化物半導體層的上面之方式，形成有保護膜。
以形成有上記保護膜之狀態，去除形成有p通道型電晶體之區域的側壁矽氮化膜。以接合在上記MONOS型記憶格、n通道型電晶體及p通道型電晶體之區域的上面之方式，形成有在通道附加應力的氮化膜。
藉由本實施形例，在MONOS型記憶格、n通道型電晶體及p通道型電晶體之所有的上面，形成有在上記所有 的通道附加應力的氮化膜。因此，提高MONOS型記憶格的電流增益(current gain)，同時增加n通道型及p通道型電晶體的驅動電流，就能提高該半導體裝置全體的功能。
藉由本實施例的製造方法，可在構成MONOS型記憶格之氮化物半導體層的上面以保護膜覆蓋的狀態，去除p通道型電晶體之側壁矽氮化膜。因此在p通道型電晶體之側壁矽氮化膜去除時，可抑制發生該氮化物半導體層一併被去除的不當性。而且在MONOS型記憶格、n通道型電晶體及p通道型電晶體之所有的上面，形成有在上記所有的通道附加應力的氮化膜。因此，可確保上記所有之記憶格及電晶體的功能，同時增加n通道型及p通道型電晶體的驅動電流，就可提高MONOS型記憶格的電流增益。
以下針對本發明之實施形態依據圖面做說明。
(實施形態1)
參照第1圖，本實施形態的半導體裝置DV，例如在由矽單結晶製成的半導體晶圓等之半導體基板SUB的主表面上形成有複數種電路。其中一例，構成半導體裝置DV的電路，列舉有：信號輸出入電路、DA-AD轉換器、電源電路、CPU、快閃(Flash)記憶體、及靜態隨機存取記憶體(SRAM(Static Random Access Memory))。
構成半導體裝置DV的各電路之作用如下。首先在信 號輸出入電路，完成與配置在該半導體裝置DV之外部的電路之電子信號的輸出入等在DA-AD轉換器，完成類比信號與數位信號的轉換。在電源電路完成半導體裝置DV之驅動所要的電力供給或該電力的控制。在CPU執行邏輯電路的邏輯演算。而且在Flash記憶體或SRAM執行資料的儲存。
該些之中，特別是構成Flash記憶體的半導體元件，例如使用FMONOS記憶格，構成CPU的半導體元件，例如使用n通道型MOS電晶體及p通道型MOS電晶體，或組合該些的CMOS電晶體。
參照第2圖，例如在形成有第1圖之Flash記憶體的區域，以形成有MONOS(FMONOS)型記憶格的區域來表示FMONOS區域。而且例如在形成有第1圖之CPU的區域，以形成有n通道型MOS電晶體(n通道型電晶體)的區域來表示NMOS區域，且以形成有p通道型MOS電晶體(p通道型電晶體)的區域來表示PMOS區域。
參照第2圖，本實施形態的半導體裝置，具有：FMONOS區域；NMOS區域；和PMOS區域。在該些區域的各個，例如設置在具有p型雜質的半導體基板SUB，例如利用由凹槽分離構造SI製成的元件分離構造被互相分離。
參照第2圖，在FMONOS區域形成有FMONOS(MONOS型記憶格)，在NMOS區域形成有NMOS(n通道型電晶體)。又在PMOS區域形成有PMOS(p通道型電晶體) 。PMOS是形成於形成在p型之半導體基板SUB的表面的n型井區域NWL內的主表面。雖未於第2圖示之，但FMONOS及NMOS是形成於形成在半導體基板SUB之表面的p型井區域內的主表面為佳。
在此FMONOS為n通道型的記憶格，NMOS為n通道型的電晶體。FMONOS具有：1對源極/汲極區域的n型雜質區域NR及低濃度n型雜質區域NNR；閘極絕緣膜GI；和控制閘極電極CG。閘極絕緣膜GI與控制閘極電極CG的層積構造，是作為供選擇FMONOS之記憶格的控制閘極部使用。
而且以鄰接於控制閘極電極CG的方式，形成有：依此順序層積矽氧化膜O1、矽氮化膜N(氮化物絕緣體層)、矽氧化膜O2的層積絕緣膜與接合在該層積絕緣膜之上面的記憶體閘極電極MG。上記層積絕緣膜與記憶體閘極電極MG的層積構造，是作為供資料記憶在FMONOS的記憶體閘極部使用。層積絕緣膜之中，特別是矽氮化膜N，具有在FMONOS蓄積作為資料之電荷的功能。
記憶體閘極部的層積絕緣膜，是形成矽氧化膜O1接合在半導體基板SUB的主表面，且形成矽氮化膜N、矽氧化膜O2層積在矽氧化膜O1之上。矽氧化膜O1、矽氮化膜N及矽氧化膜O2，均是夾在記憶體閘極電極MG與半導體基板SUB之間，自朝著半導體基板SUB之主表面延伸的區域起，夾在控制閘極電極CG與記憶體閘極電極MG，且連接於朝圖之上下方向延伸的區域延伸。
如以上，在FMONOS具有控制閘極部與記憶體閘極部。控制閘極部是作為供選擇該FMONOS之電晶體的功能，記憶體閘極部是作為在該FMONOS記憶資訊之記憶體的功能。因而，FMONOS是具有MOS電晶體與非揮發性記憶體之兩者的功能。
在FMONOS中，以接合在組合控制閘極部與記憶體閘極部之全體的區域之外側的側壁之方式，依此順序層積著側壁矽氧化膜SWI及側壁矽氮化膜SWN。側壁矽氧化膜SWI及側壁矽氮化膜SWN，是形成覆蓋半導體基板SUB之主表面、控制閘極電極CG及記憶體閘極電極MG之側面的兩方。
NMOS具有：1對源極/汲極區域的n型雜質區域NR及低濃度n型雜質區域NNR；閘極絕緣膜GI；和n型閘極電極NG。n型閘極電極NG是例如由含有n型之雜質的多結晶矽製成為佳。
在NMOS中，以接合在閘極絕緣膜GI與n型閘極電極NG的層積構造之外側的側壁之方式，依此順序層積著側壁矽氧化膜SWI及側壁矽氮化膜SWN。側壁矽氧化膜SWI及側壁矽氮化膜SWN，是形成覆蓋半導體基板SUB之主表面與n型閘極電極NG之側面的兩方。
PMOS具有：1對源極/汲極區域的p型雜質區域PR及低濃度p型雜質區域PPR；閘極絕緣膜GI；和p型閘極電極PG。p型閘極電極PG是例如由含有p型之雜質的多結晶矽製成為佳。
在PMOS中，以接合在閘極絕緣膜GI與p型閘極電極PG的層積構造之外側的側壁之方式，形成側壁矽氧化膜SWI。側壁矽氧化膜SWI，是形成覆蓋半導體基板SUB之主表面與p型閘極電極PG之側面的兩方。
FMONOS、NMOS及PMOS之任一者，在半導體基板SUB的主表面近傍，閘極絕緣膜GI之正下方的區域，是藉由場效形成通道的通道區域。以接合在FMONOS、NMOS及PMOS之上面的方式，形成氮化膜(例如矽氮化膜)。具體上，以接合在FMONOS及NMOS之上面的方式形成氮化膜CS1，且以接合在PMOS之上面的方式形成氮化膜CS2。
具體上，氮化膜CS1是以接合在FMONOS與NMOS之閘極電極的上面、n型雜質區域NR的上面、側壁矽氧化膜SWI的上面、以及側壁矽氮化膜SWN的上面及側面的方式形成。進而氮化膜CS1是形成覆蓋被夾在FMONOS與NMOS之區域的半導體基板SUB的上面。氮化膜CS2是以接合在PMOS之閘極電極的上面、p型雜質區域PR的上面、側壁矽氧化膜SWI的上面、以及側壁矽氮化膜SWN的上面及側面的方式形成。
氮化膜CS1及氮化膜CS2都是藉由SPT，在FMONOS、NMOS及PMOS的通道區域附加應力之所謂的接觸蝕刻阻擋膜。具體上，氮化膜CS1是在FMONOS及NMOS的通道區域附加拉伸應力，氮化膜CS2是在PMOS的通道區域附加壓縮應力。在此氮化膜CS1、CS2所附加的拉伸或 壓縮應力，係1GPa以上為佳。針對在氮化膜CS1、CS2產生拉伸或壓縮應力，及其應力的大小或方向，可藉由顯微拉曼光譜儀來測量。而且以接合在氮化膜CS1之上面的方式，形成與氮化膜CS1、CS2之蝕刻選擇比高的絕緣膜SII。
FMONOS、NMOS及PMOS都是在源極/汲極區域及閘極電極的上面形成矽化物SC為佳。矽化物SC，是自n型雜質區域NR或閘極電極的表面等露出矽的區域起，朝著交叉於該表面的方向，於一定之深度份的區域，使該矽例如與鈷(Co)、鎳(Ni)反應形成的物質。
其次，針對第2圖所示之本實施形態的半導體裝置之製造方法，使用第3圖~第16圖做說明。
參照第3圖，首先準備例如由含有p型雜質的矽單結晶製成的半導體基板SUB。其次在半導體基板SUB的主表面形成用以分成FMONOS區域、NMOS區域及PMOS區域之各個的凹槽分離構造SI。
具體上雖圖未示之，但首先在半導體基板SUB之一方(上側)的主表面上，依序形成例如由矽氧化膜製成的銲墊氧化膜與矽氮化膜。其次，藉由通常的照相製版技術及蝕刻技術，去除形成凹槽分離構造SI之區域的銲墊氧化膜、矽氮化膜、及半導體基板SUB的一部分。藉由該處理在形成凹槽分離構造SI之區域的半導體基板SUB的一部分形成溝槽。
其次，以覆蓋半導體基板SUB的主表面及上記的溝 槽之方式，藉由例如CVD(Chemical Vapor Deposition)法，堆積矽氧化膜。該矽氧化膜是填充上記的溝槽，藉此形成凹槽分離構造SI。凹槽分離構造SI形成之後，殘留半導體基板SUB之主表面上的銲墊氧化膜，例如藉由濕式蝕刻技術，去除矽氮化膜及矽氧化膜。
其次，使用通常的照相製版技術的圖案化完成。具體上，在欲形成雜質區域之井的區域形成具有開口的光阻劑膜之圖案。以該光阻劑膜為遮罩，藉由通常的植入技術，在形成p型井區域PWL的區域(FMONOS區域及NMOS區域)之半導體基板SUB的內部，植入硼(B)等之p型雜質的離子。同樣的，在形成n型井區域NWL的區域(PMOS區域)之半導體基板SUB的內部，植入砷(As)或磷(P)等之n型雜質的離子。
例如第1階段，硼等之p型雜質為數keV以上數百keV以下，具體上為10keV以上500keV以下的電能，於平面視之，以1×1011cm-2以上5×1013cm-2以下的照射密度植入為佳。其次第2階段，砷或磷等之n型雜質為數keV以上數百keV以下，具體上為10keV以上500keV以下的電能，於平面視之，以1×1011cm-2以上5×1013cm-2以下的照射密度植入為佳。
再者，特別是在NMOS區域及PMOS區域中，在p型井區域PWL及n型井區域NWL形成之後，進而追加藉由與上記同樣的植入技術(通道植入)，植入雜質的離子亦可。
於第3圖中，p型雜質的植入是以虛線箭頭示之，n 型雜質的植入是以實線箭頭示之。又實際上，如上記，雖然p型雜質的植入與n型雜質的植入是以另一時程進行，但於第3圖中是整合該些示之。再者於第4圖以後，p型井區域PWL的圖示省略。
參照第4圖，上記之銲墊氧化膜去除之後，例如使用熱氧化法，形成閘極絕緣膜GI覆蓋半導體基板SUB的主表面及凹槽分離構造SI的上面。閘極絕緣膜GI的厚度，是0.5nm以上15nm以下為佳。在閘極絕緣膜GI上，例如藉由CVD法，形成多結晶矽G的薄膜。在此形成的多結晶矽G的厚度，例如10nm以上300nm以下為佳。
其次，形成在FMONOS區域具有開口的光阻劑圖案PHR之後，藉由通常的照相製版技術，在FMONOS區域之多結晶矽G的內部，植入砷或磷等之n型雜質的離子。
參照第5圖，藉由通常的照相製版技術及蝕刻技術，使FMONOS區域的多結晶矽G及閘極絕緣膜GI圖案化。藉此，形成FMONOS的控制閘極電極CG及接合在其下面的閘極絕緣膜GI。
參照第6圖，以覆蓋半導體基板SUB、控制閘極電極CG及多結晶矽G的方式，依此順序形成：用以形成FMONOS之層積絕緣膜的矽氧化膜O1、矽氮化膜N、矽氧化膜O2。具體上，厚度為1nm以上10nm以下的矽氧化膜O1，例如藉由熱氧化法形成之後，以接合在矽氧化膜O1之上面的方式，藉由CVD法形成厚度1nm以上10nm以下的矽氮化膜N。然後，以接合在矽氮化膜N之上面的 方式，藉由CVD法形成厚度1nm以上10nm以下的矽氧化膜O2。進而以接合在矽氧化膜O2之上面的方式，例如藉由CVD法，形成厚度10nm以上100nm以下的多結晶矽G的薄膜。
參照第7圖，藉由通常的照相製版技術及蝕刻技術，在FMONOS區域之第6圖的製程中形成的各薄膜，是如第7圖作為層積絕緣膜的矽氧化膜O1、矽氮化膜N、矽氧化膜O2、及作為多結晶矽G被蝕刻的記憶體閘極電極MG的圖案所形成。藉由以上形成FMONOS的記憶體閘極部。
其次，形成在NMOS及PNOS區域具有開口的光阻劑圖案PHR。然後，藉由通常的照相製版技術，在NMOS區域的多結晶矽G之內部，植入砷或磷等之n型雜質的離子，在PMOS區域的多結晶矽G之內部，植入硼等之p型雜質的離子。
參照第8圖，首先藉由通常的照相製版技術及蝕刻技術，使NMOS及PMOS區域的多結晶矽G及閘極絕緣膜GI圖案化。藉此，形成：構成NMOS的n型閘極電極NG及閘極絕緣膜GI、以及構成PMOS之PMOS的p型閘極電極PG及閘極絕緣膜GI。
其次，藉由通常的植入技術，在FMONOS區域之半導體基板SUB的主表面，形成有用以形成源極/汲極區域之一部分的低濃度n型雜質區域NNR。此時，例如砷等之n型雜質的離子為數keV以上數十keV以下，亦即1keV 以上50keV以下的電能，於平面視之，以1×1013cm-2以上5×1015cm-2以下的照射密度植入為佳。
參照第9圖，藉由通常的植入技術，在NMOS區域之半導體基板SUB的主表面，形成用以形成源極/汲極區域之一部分的低濃度n型雜質區域NNR。此時，例如砷等之n型雜質的離子為數keV以上數十keV以下，亦即1keV以上50keV以下的電能，於平面視之，以1×1014cm-2以上5×1014cm-2以下的照射密度植入為佳。同樣的，在PMOS區域之半導體基板SUB的主表面，形成用以形成源極/汲極區域之一部分的低濃度p型雜質區域PPR。此時，例如氟化硼(BF2)等之p型雜質的離子為數keV以上數十keV以下，亦即1keV以上50keV以下的電能，於平面視之，以1×1014cm-2以上5×1014cm-2以下的照射密度植入為佳。
參照第10圖，以覆蓋形成在FMONOS區域、NMOS區域及PMOS區域的閘極電極之層積構造的側壁面及上面之方式，在半導體基板SUB的主表面上，以此順序層積：用以形成側壁矽氧化膜SWI的矽氧化膜、及用以形成側壁矽氮化膜SWN的矽氮化膜SWN。具體上，用以形成側壁矽氧化膜SWI的矽氧化膜，例如藉由CVD法或熱氧化法，形成厚度1nm以上10nm以下之後，用以形成側壁矽氮化膜SWN的矽氮化膜，例如藉由CVD法，形成厚5nm以上50nm以下。
參照第11圖，藉由通常的照相製版技術及蝕刻技術，使第10圖之製程中形成的矽氧化膜及矽氮化膜圖案化 ，形成側壁矽氧化膜SWI及側壁矽氮化膜SWN。
參照第12圖，藉由通常的植入技術，在FMONOS區域及NMOS區域之半導體基板SUB的主表面，形成用以形成源極/汲極區域之一部分的n型雜質區域NR。此時，例如砷等之n型雜質的離子為數十keV，亦即10keV以上50keV以下的電能，於平面視之，以1×1015cm-2以上5×1015cm-2以下的照射密度植入為佳。而且藉由通常的植入技術，在PMOS區域之半導體基板SUB的主表面，形成用以形成源極/汲極區域之一部分的p型雜質區域PR。此時，例如氟化硼等之n型雜質的分子為數十keV，亦即10keV以上50keV以下的電能，於平面視之，以1×1015cm-2以上5×1015cm-2以下的照射密度植入為佳。
其次，在閘極電極CG、MG、NG、PG的上面、以及n型雜質區域NR及p型雜質區域PR的上面上形成矽化物SC。具體上，先以覆蓋第12圖所示的各區域的上面之方式，形成圖未表示的金屬膜。該金屬膜，例如鈷(Co)以數nm以上數十nm以下堆積，藉此形成。又，取代上記鈷，例如形成鎳(Ni)亦可。此種金屬膜的層積構造，例如藉由濺鍍法等之一般的金屬薄膜形成方法形成為佳。
其次，該半導體基板SUB以數百℃的溫度加熱數十秒至數分鐘完成所謂的退火處理。於是構成n型雜質區域NR等的矽之原子與形成在其上的鈷或鎳之原子產生反應形成矽化物SC。然後，未成為矽化物化的金屬膜，例如藉由濕式蝕刻等之處理去除。
參照第13圖，以覆蓋形成FMONOS、NMOS及PMOS的區域之方式，在半導體基板SUB的主表面上形成矽氮化膜CS1。該矽氮化膜CS1，藉由CVD法，以接合在形成FMONOS、NMOS及PMOS之區域的上面之方式形成。該矽氮化膜CS1是以具有拉伸應力，且在形成的FMONOS及NMOS之通道區域附加拉伸應力之方式形成。矽氮化膜CS1的厚度，是10nm以上100nm以下為佳。
其次以覆蓋矽氮化膜CS1之方式，形成由與矽氮化膜CS1、CS2之蝕刻選擇比高的材料製成的絕緣膜SII。絕緣膜SII，是藉由例如CVD法形成，例如厚度2nm以上10nm以下的TEOS(四乙氧基矽烷)的薄膜。再者絕緣膜SII，取代TEOS的薄膜，例如具有與上記同樣厚度的矽氧化膜，藉由CVD法形成亦可。
參照第14圖，先完成使用通常的照相製版技術之圖案化。具體上，形成在PMOS區域具有開口(覆蓋FMONOS及NMOS區域的上面)的光阻劑膜的圖案PHR(保護膜)。以該光阻劑圖案PHR為遮罩，藉由通常的蝕刻技術，去除形成PMOS之區域的絕緣膜SII、矽氮化膜CS1及側壁矽氮化膜SWN。亦即在此，作為矽氮化膜CS1、絕緣膜SII及保護膜的光阻劑圖案PHR是以覆蓋FMONOS區域之矽氮化膜N的上面之狀態，去除PMOS區域的側壁矽氮化膜SWN。因而維持FMONOS區域及NMOS區域的側壁矽氮化膜SWN。
去除形成PMOS之區域的側壁矽氮化膜SWN，藉此可 更加縮短後面形成之在PMOS的通道區域附加壓縮應力的矽氮化膜CS2與通道區域的距離。因此，矽氮化膜CS2可更有效率的在PMOS的通道區域附加壓縮應力。
參照第15圖，去除第14圖之製程的光阻劑圖案PHR之後，以覆蓋形成FMONOS、NMOS及PMOS的區域之方式，在半導體基板SUB的主表面上形成矽氮化膜CS2。該矽氮化膜CS2，藉由CVD法，以接合在形成FMONOS、NMOS及PMOS之區域的上面之方式形成。該矽氮化膜CS2是以具有壓縮應力，且在形成的PMOS之通道區域附加壓縮應力之方式形成。矽氮化膜CS2的厚度，是10nm以上100nm以下為佳。
參照第16圖，先完成使用通常的照相製版技術之圖案化。具體上，形成在FMONOS及NMOS區域具有開口的光阻劑圖案PHR。以該光阻劑圖案PHR為遮罩，藉由通常的蝕刻技術，去除形成FMONOS及NMOS之區域的矽氮化膜CS2。因而在形成PMOS之區域，殘存矽氮化膜CS2。
在該處理中，絕緣膜SII由於與矽氮化膜的蝕刻選擇比高，因此在形成FMONOS及NMOS之區域，作為用來抑制接合在其下面之矽氮化膜CS1被蝕刻的阻擋功能。因而在形成FMONOS及NMOS之區域，殘存矽氮化膜CS1及絕緣膜SII。
之後，去除光阻劑圖案PHR，藉此如第2圖所示，形成分別以接合在FMONOS及NMOS之上面的方式，形成 在各個通道附加拉伸應力的矽氮化膜CS1，以接合在PMOS之上面的方式，形成在通道附加壓縮應力的矽氮化膜CS2的半導體裝置。
其次，一面參照本實施形態之比較例的製造方法的第17圖~第18圖、一面針對本實施形態的作用效果做說明。
參照第17圖，在本實施形態的比較例中，與第2圖同樣的具有FMONOS、NMOS及PMOS的半導裝體裝置之製造方法，在第3圖~第12圖的各製程之後，FMONOS、NMOS及PMOS區域的所有側壁矽氮化膜SWN，例如藉由通常的濕式蝕刻去除。此時，與側壁矽氮化膜SWN同時構成FMONOS的記憶體閘極部，用以蓄積電荷的矽氮化膜N從上方被去除。此是為了降低側壁矽氮化膜SWN與矽氮化膜N的蝕刻選擇比。亦即夾在構成記憶體閘極部的層積絕緣膜的矽氧化膜O1及矽氧化膜O2的矽氮化膜N為脫落的狀態。在該狀態作為後面製程，與本實施形態同樣的形成矽氮化膜CS1、CS2，藉此形成第18圖所示之態樣的半導體裝置。
縱使夾在控制閘極電極CG與記憶體閘極電極MG之間的區域的矽氮化膜N被去除，FMONOS之功能上的影響仍很小。但是該矽氮化膜N是自夾在控制閘極電極CG與記憶體閘極電極MG之間的區域起，具有連接在記憶體閘極電極MG與半導體基板SUB之間的區域的形狀。因此特別是矽氮化膜N蝕刻之速度很快的情形下，不僅夾在控制閘極電極CG與記憶體閘極電極MG之間的區域的矽氮化膜 N，連記憶體閘極電極MG與半導體基板SUB之間的區域的矽氮化膜N也會被去除。若為此種狀態，作為FMONOS蓄積電荷的功能會受損。
於是在本實施形態中，在FMONOS區域特別是接合在構成層積絕緣膜的矽氮化膜N之上面的矽氮化膜CS1等之上，在形成作為保護膜之光阻劑圖案PHR的狀態下，形成在PMOS區域的側壁矽氮化膜SWN會被去除。若像這樣，就能抑制與PMOS區域的側壁矽氮化膜SWN一併去除矽氮化膜N之不當的產生，還可確保記憶FMONOS之資訊的功能。
而且在本實施形態中，分別在n通道型之電晶體的NMOS形成在通道附加拉伸應力的矽氮化膜CS1，在p通道型之電晶體的PMOS形成在通道附加壓縮應力的矽氮化膜CS2，藉此就更加提高該半導體裝置的電流驅動能力。而且在MONOS型記憶格的FMONOS形成在通道附加拉伸應力的矽氮化膜CS1，藉此可更加提高該記憶格的電流增益。
再者在本實施形態中，針對PMOS去除側壁矽氮化膜SWN，藉此相對於更加縮短矽氮化膜CS2與通道區域的距離，針對NMOS維持側壁矽氮化膜SWN。原來於NMOS中，因SPT之電流驅動能力的改善效果為10%以內很小，因此像這樣縱使在NMOS殘留著側壁矽氮化膜SWN，仍不會有問題。
(實施形態2)
本實施形態與實施形態1比較，在接觸蝕刻阻擋膜的構成及該部分的製造方法相異。以下針對本實施形態之構成採用第19圖做說明。
參照第19圖，本實施形態的半導體裝置，與第2圖所示的實施形態1的半導體裝置做比較，不光是PMOS區域，有關FMONOS、NMOS及PMOS區域的全部，就形成在通道區域附加壓縮應力的矽氮化膜CS2之點相異。具體上在FMONOS及NMOS區域中，並不形成第2圖之半導體裝置的矽氮化膜CS1及絕緣膜SII，取代該些，形成矽氮化膜CS2。
再者在本實施形態中，在FMONOS及NMOS區域的矽氮化膜CS2，植入鍺(Ge)或矽等之離子為佳。如此一來，n通道型的FMONOS及NMOS區域的矽氮化膜CS2，可緩和附加在通道區域的壓縮應力。亦即在本實施形態中，FMONOS及NMOS區域的矽氮化膜CS2附加在通道區域的壓縮應力，比起PMOS區域的矽氮化膜CS2附加在通道區域的壓縮應力還小為佳。
第19圖的半導體裝置是僅在以上之點與第2圖的半導體裝置相異，其它之點與第2圖的半導體裝置相同，因此針對相同的要件附上相同的符號，其說明不予重複。
其次，針對第19圖所示之本實施形態的半導體裝置之製造方法，使用第20圖做說明。
參照第20圖，本實施形態的半導體裝置之製造方法 ，在與第3圖~第12圖相同的製程之後，與第14圖之製程同樣的，形成在PMOS區域具有開口(覆蓋FMONOS及NMOS區域的上面)之光阻劑膜的圖案PHR(保護膜)。以該光阻劑圖案PHR為遮罩，藉由通常的蝕刻技術，去除形成PMOS之區域的側壁矽氮化膜SWN。亦即在此，作為保護膜的光阻劑圖案PHR是以覆蓋FMONOS區域之矽氮化膜N的上面之狀態，去除PMOS區域的側壁矽氮化膜SWN。因而維持FMONOS區域及NMOS區域的側壁矽氮化膜SWN。
去除第20圖之製程的光阻劑圖案PHR之後，以覆蓋形成FMONOS、NMOS及PMOS的區域之方式，與第15圖之製程同樣的，在半導體基板SUB的主表面上形成矽氮化膜CS2。像這樣形成第19圖所示的半導體裝置。
再者雖然圖未表示，但例如使用通常的植入技術，在形成於FMONOS及NMOS區域的矽氮化膜CS2，植入鍺或矽等的離子。
其次，針對本實施形態之作用效果做說明。本實施形態也與實施形態1同樣的，形成在PMOS區域附加壓縮應力的矽氮化膜CS2。因此可更加提高PMOS的電流驅動能力。又由於在PMOS並未形成側壁矽氮化膜SWN，因此可更加縮短附加壓縮應力的矽氮化膜CS2與通道區域的距離。因此，矽氮化膜CS2可更有效率的在PMOS的通道區域附加壓縮應力。
在本實施形態中，作為在第20圖所示的製程中形成 的保護膜之光阻劑圖案PHR，除了矽氮化膜N之外，具有抑制FMONOS及NMOS區域之側壁矽氮化膜SWN被蝕刻的效果。因此可藉由側壁矽氮化膜SWN，更加加長FMONOS及NMOS之矽氮化膜CS2與通道區域的距離。FMONOS及NMOS為n通道型的記憶格(電晶體)，因此藉由在通道區域施加拉伸應力，就能提高電流驅動能力。因而藉由側壁矽氮化膜SWN，使FMONOS及NMOS的矽氮化膜CS2與通道區域的距離增長的話，矽氮化膜CS2會令附加在通道區域的壓縮應力變得更小，就能抑制電流驅動能力下降。
再者如本實施形態，在FMONOS、NMOS及PMOS區域的所有區域，形成矽氮化膜CS2，藉此如實施形態1，與矽氮化膜CS1及CS2在另外製程形成的情形相比，會令製程變簡單。
本實施形態，僅以上所述的各點與本發明之實施形態1相異。亦即，有關本發明之實施形態2，未做上述的構成或條件、順序或效果等，全部依照本發明之實施形態1。
(實施形態3)
本實施形態與實施形態1比較，在PMOS的構成及該部分的製造方法相異。以下針對本實施形態之構成採用第21圖做說明。
參照第21圖，在本實施形態中，於夾在PMOS之源極區域與汲極區域的通道區域，形成有作為p型之雜質區 域的所謂埋入通道EC。又在本實施形態中，構成PMOS的閘極電極是成為由含有n型之雜質的多結晶矽製成的n型閘極電極NG。
第21圖的半導體裝置是僅在以上之點與第2圖的半導體裝置相異，其它之點與第2圖的半導體裝置相同，因此針對相同的要件附上相同的符號，其說明不予重複。
其次，針對第21圖所示之本實施形態的半導體裝置之製造方法，使用第22圖~第25圖做說明。
參照第22圖，本實施形態的半導體裝置之製造方法，在與第3圖相同的製程之後，藉由通常的植入技術，在n型井區域NWL內的半導體基板SUB之表面的一部分，植入硼等之p型雜質的離子，形成p型的雜質區域。具體上，n型井區域NWL內的半導體基板SUB的表面之中，於夾在後面所形成的源極與汲極之區域(形成通道區域的區域)中，形成含有p型雜質的埋入通道EC。
參照第23圖，第22圖的製程之後，完成與第4圖~第6圖同樣的製程，與第7圖之製程同樣的形成控制部及記憶體閘極部。然後，形成在NMOS及PNOS區域具有開口的光阻劑圖案PHR，然後，藉由通常的照相製版技術，在NMOS及PMOS區域之多結晶矽G的內部，植入砷或磷等之n型雜質的離子。
參照第24圖，第23圖的製程之後，與第8圖的製程同樣的，使NMOS及PMOS區域的多結晶矽G及閘極絕緣膜GI圖案化。藉此，形成：構成NMOS的n型閘極電極 NG及閘極絕緣膜GI、以及構成PMOS之PMOS的n型閘極電極NG及閘極絕緣膜GI。
參照第25圖，第24圖的製程之後，完成與第9圖之製程同樣的處理。藉此，成為在被夾持於被形成在PMOS的1對低濃度p型雜質區域PPR的區域，配置埋入通道EC的態樣。以後，完成與第10圖~第16圖之製程同樣的處理，藉此形成第21圖所示的半導體裝置。
其次，針對本實施形態之作用效果做說明。在本實施形態中，除了實施形態1的作用效果之外，以PMOS作為n型閘極電極NG，藉此就不需要應用於供形成p型閘極電極(植入p型的雜質)的遮罩。因而可削減遮罩的製造成本。
而且也可將具有本實施形態的埋入通道EC的構成，應用於本詳細說明書中以外的各實施形態。
本實施形態，僅有關以上所述的各點與本發明之實施形態1相異。亦即，有關本發明之實施形態3，未做上述的構成或條件、順序或效果等，全部依照本發明之實施形態1。
(實施形態4)
本實施形態與實施形態1比較，在FMONOS及NMOS的構成及該部分的製造方法相異。以下針對本實施形態之構成採用第26圖做說明。
參照第26圖，在本實施形態中，FMONOS、NMOS及 PMOS均以接合在閘極絕緣膜GI與閘極電極CG、MG、NG、PG的層積構造之外側的側壁之方式，形成側壁矽氧化膜SWI。側壁矽氧化膜SWI，是以覆蓋半導體基板SUB之主表面與閘極電極CG、MG、NG、PG之側面的兩方之方式形成，其厚度10nm以下為佳。但在本實施形態，FMONOS、NMOS及PMOS均未形成側壁矽氮化膜SWN(參照第2圖)。
而且在本實施形態中，構成FMONOS之記憶體閘極部的矽氮化膜N之中，特別是夾在控制閘極電極CG與記憶體閘極電極MG的區域，在自含有矽氧化膜O1、O2的層積絕緣膜的最上部起的一部分之區域，利用蝕刻去除。
夾在控制閘極電極CG與記憶體閘極電極MG的區域的矽氮化膜N的最上部，是位在比記憶體閘極電極MG的最上面還低，比記憶體閘極電極MG的最下面還高的位置。再者，在以接合在記憶體閘極電極MG之上面的方式形成矽化物SC的情形下，夾在控制閘極電極CG與記憶體閘極電極MG的區域的矽氮化膜N的最上部，是位在比該矽化物SC的最上面還低，比記憶體閘極電極MG的最下面還高的位置為佳。縱使在上記的任何情形下，有關矽氮化膜N之中，特別是記憶體閘極電極MG與半導體基板SUB之間的區域，與其它實施形態同樣的配置著矽氮化膜N。
第26圖的半導體裝置是僅在以上之點與第2圖的半導體裝置相異，其它之點與第2圖的半導體裝置相同，因 此針對相同的要件附上相同的符號，其說明不予重複。
其次，針對第26圖所示之本實施形態的半導體裝置之製造方法，使用第27圖~第29圖做說明。
參照第27圖，本實施形態的半導體裝置之製造方法，在與第3圖~第12圖同樣的製程之後，例如藉由濕式蝕刻技術去除FMONOS、NMOS及PMOS區域的所有側壁矽氮化膜SWN。於此同時，構成FMONOS的記憶閘極部的矽氮化膜N，會自其最上面起，在一部分的區域被去除。
在此，在記憶體閘極電極MG的上面形成矽化物SC。因此，控制閘極電極CG與記憶閘極電極MG之間的區域的矽氮化膜N的一部分被去除，藉此殘存的矽氮化膜N之最上部的高度，成為比矽化物SC的最上面還低，比記憶體閘極電極MG的最下面還高的位置之程度，使矽氮化膜N被蝕刻為佳。又，僅控制閘極電極CG與記憶體閘極電極MG之間的區域的矽氮化膜N之上側的一部分被去除為佳，例如記憶體閘極電極MG與半導體基板SUB之間的矽氮化膜N未被去除，殘存著為佳。
如以上，為了只蝕刻矽氮化膜N之一部分的區域，將與矽氮化膜N同時被蝕刻的側壁矽氮化膜SWN的蝕刻成為等向性為佳。具體上，第27圖的上下方向的蝕刻速度比第27圖的左右方向的蝕刻速度大，藉此側壁矽氮化膜SWN自左右方向起，以快速的蝕刻速度被去除。對此自上方被削除的矽氮化膜N，蝕刻速度很慢。因此控制閘極電極CG與記憶體閘極電極MG之間的矽氮化膜N，僅上側 的一部分被去除。在側壁矽氮化膜SWN自左右方向全部被削除的時候，停止蝕刻，藉此形成在記憶體閘極電極MG與半導體基板SUB之間的矽氮化膜N不會被去除，會維持著。
參照第28圖，第27圖的製程之後，完成與第13圖~第14圖之各製程同樣的處理。參照第29圖，第28圖的製程之後，完成與第15圖~第16圖之各製程同樣的處理。去除第29圖的光阻劑圖案PHR，藉此形成第26圖所示的半導體裝置。
其次，針對本實施形態之作用效果做說明。在本實施形態中，除了PMOS之外，有關FMONOS及NMOS也會去除側壁矽氮化膜SWN。在此狀態下，在FMONOS及NMOS的上面具有拉伸應力的矽氮化膜CS1，是形成在PMOS的上面具有壓縮應力的矽氮化膜CS2。
因此，有關FMONOS及NMOS，也與PMOS同樣的，矽氮化膜CS1與通道區域的距離變短。因而，矽氮化膜CS1可更有效率的在PMOS的通道區域附加壓縮應力，還可更加提昇作為FMONOS之記憶格的電流增益，並且能更加提高NMOS的電流驅動能力。
又FMONOS及NMOS(PMOS)的側壁矽氧化膜SWI的厚度為10nm以下，藉此FMONOS及NMOS的矽氮化膜CS1與通道區域的距離可做為將矽氮化膜CS1的拉伸應力充分附著在通道區域的距離。
矽氮化膜N僅控制閘極電極CG與記憶閘極電極MG 之間的區域的一部分被蝕刻，其它的區域被維持。像這樣，矽氮化膜N僅在控制閘極電極CG與記憶閘極電極MG之間的區域的上方被蝕刻，在確保FMONOS的功能上是被容許的。因此，無損作為FMONOS的功能，可提昇作為FMONOS之記憶格的電流增益。
本實施形態，僅以上所述的各點與本發明之實施形態1相異。亦即，有關本發明之實施形態4，未做上述的構成或條件、順序或效果等，全部依照本發明之實施形態1。
本次揭示的實施形態，以所有之點為例示之，應被視為未受限制。本發明之範圍並非上記的說明，經由申請專利之範圍所示，包含在與申請專利之範圍均等的意思及範圍內的所有變更為意圖。又亦可適當組合以上所述的各實施形態之構成。
[產業上的可利用性]
本發明特別有利於應用在具有FMONOS及CMOS的半導體裝置及其製造方法。
CG‧‧‧控制閘極電極
CS1、CS2‧‧‧矽氮化膜
DV‧‧‧半導體裝置
EC‧‧‧埋入通道
G‧‧‧多結晶矽
GI‧‧‧閘極絕緣膜
MG‧‧‧記憶體閘極電極
N‧‧‧矽氮化膜
NG‧‧‧n型閘極電極
NNR‧‧‧低濃度n型雜質區域
NR‧‧‧n型雜質區域
O1、O2‧‧‧矽氧化膜
PHR‧‧‧光阻劑圖案
PPR‧‧‧低濃度p型雜質區域
PR‧‧‧p型雜質區域
SC‧‧‧矽化物
SI‧‧‧凹槽分離構造
SII‧‧‧絕緣膜
SUB‧‧‧半導體基板
SWI‧‧‧側壁矽氧化膜
SWN‧‧‧側壁矽氮化膜
第1圖是有關本發明之實施形態1的半導體裝置的概略俯視圖。
第2圖是表示形成第1圖之Flash記憶體及CPU的區域之MONOS型記憶格和n通道型電晶體與p通道型電晶片的構成的概略剖面圖。
第3圖是表示具有第2圖所示之構成的半導體裝置之製造方法的第1製程的概略剖面圖。
第4圖是表示具有第2圖所示之構成的半導體裝置之製造方法的第2製程的概略剖面圖。
第5圖是表示具有第2圖所示之構成的半導體裝置之製造方法的第3製程的概略剖面圖。
第6圖是表示具有第2圖所示之構成的半導體裝置之製造方法的第4製程的概略剖面圖。
第7圖是表示具有第2圖所示之構成的半導體裝置之製造方法的第5製程的概略剖面圖。
第8圖是表示具有第2圖所示之構成的半導體裝置之製造方法的第6製程的概略剖面圖。
第9圖是表示具有第2圖所示之構成的半導體裝置之製造方法的第7製程的概略剖面圖。
第10圖是表示具有第2圖所示之構成的半導體裝置之製造方法的第8製程的概略剖面圖。
第11圖是表示具有第2圖所示之構成的半導體裝置之製造方法的第9製程的概略剖面圖。
第12圖是表示具有第2圖所示之構成的半導體裝置之製造方法的第10製程的概略剖面圖。
第13圖是表示具有第2圖所示之構成的半導體裝置之製造方法的第11製程的概略剖面圖。
第14圖是表示具有第2圖所示之構成的半導體裝置之製造方法的第12製程的概略剖面圖。
第15圖是表示具有第2圖所示之構成的半導體裝置之製造方法的第13製程的概略剖面圖。
第16圖是表示具有第2圖所示之構成的半導體裝置之製造方法的第14製程的概略剖面圖。
第17圖是表示有關本發明之比較例的半導體裝置之製造方法之接續於第12圖的製程的概略剖面圖。
第18圖是表示有關本發明之比較例的半導體裝置之與第2圖同樣的MONOS型記憶格和n通道型電晶體與p通道型電晶片的構成的概略剖面圖。
第19圖是表示有關本發明之實施形態2的半導體裝置之與第2圖同樣的MONOS型記憶格和n通道型電晶體與p通道型電晶片的構成的概略剖面圖。
第20圖是表示有關本發明之實施形態2的半導體裝置之製造方法之接續於第12圖的製程的概略剖面圖。
第21圖是表示有關本發明之實施形態3的半導體裝置之與第2圖同樣的MONOS型記憶格和n通道型電晶體與p通道型電晶片的構成的概略剖面圖。
第22圖是表示有關本發明之實施形態3的半導體裝置之製造方法之相當於實施形態1的第3圖所示的製程之製程的概略剖面圖。
第23圖是表示有關本發明之實施形態3的半導體裝置之製造方法之相當於實施形態1的第7圖所示的製程之製程的概略剖面圖。
第24圖是表示有關本發明之實施形態3的半導體裝 置之製造方法之相當於實施形態1的第8圖所示的製程之製程的概略剖面圖。
第25圖是表示有關本發明之實施形態3的半導體裝置之製造方法之相當於實施形態1的第9圖所示的製程之製程的概略剖面圖。
第26圖是表示有關本發明之實施形態4的半導體裝置之與第2圖同樣的MONOS型記憶格和n通道型電晶體與p通道型電晶片的構成的概略剖面圖。
第27圖是表示有關本發明之實施形態4的半導體裝置之製造方法之接續於第12圖的製程的概略剖面圖。
第28圖是表示有關本發明之實施形態4的半導體裝置之製造方法之相當於實施形態1的第14圖所示的製程之製程的概略剖面圖。
第29圖是表示有關本發明之實施形態4的半導體裝置之製造方法之相當於實施形態1的第16圖所示的製程之製程的概略剖面圖。
CG‧‧‧控制閘極電極
CS1、CS2‧‧‧矽氮化膜
GI‧‧‧閘極絕緣膜
MG‧‧‧記憶體閘極電極
N‧‧‧矽氮化膜
NG‧‧‧n型閘極電極
NNR‧‧‧低濃度n型雜質區域
NR‧‧‧n型雜質區域
O1、O2‧‧‧矽氧化膜
PPR‧‧‧低濃度p型雜質區域
PR‧‧‧p型雜質區域
SC‧‧‧矽化物
SI‧‧‧凹槽分離構造
SII‧‧‧絕緣膜
SUB‧‧‧半導體基板
SWI‧‧‧側壁矽氧化膜
SWN‧‧‧側壁矽氮化膜

Claims (14)

  1. 一種半導體裝置，具備：具有主表面之半導體基板；形成在前述主表面上之具有通道的MONOS型記憶格；形成在前述主表面上之具有通道之n通道型電晶體；形成在前述主表面上之具有通道之p通道型電晶體的半導體裝置，其特徵為：以接合在前述MONOS型記憶格、前述n通道型電晶體及前述p通道型電晶體的上面之方式，形成有氮化膜，前述MONOS型記憶格、前述n通道型電晶體及前述p通道型電晶體係各別具有閘極電極，於前述MONOS型記憶格之前述閘極電極之側壁，依第1側壁矽氧化膜及第1側壁矽氮化膜之順序加以層積，於前述n通道型電晶體之前述閘極電極之側壁，依第2側壁矽氧化膜及第2側壁矽氮化膜之順序加以層積，於前述p通道型電晶體之前述閘極電極之側壁，形成第3側壁矽氧化膜，前述第3側壁矽氧化膜係包含延伸於前述p通道型電晶體之前述閘極電極之高度方向之第1領域、和沿前述主表面之方向之第2領域，前述第1領域與前述第2領域係直接接觸於前述氮化膜。
  2. 一種半導體裝置，具備：具有主表面之半導體基板； 形成在前述主表面上之具有通道的MONOS型記憶格；形成在前述主表面上之具有通道之n通道型電晶體；形成在前述主表面上之具有通道之p通道型電晶體的半導體裝置，其特徵為：以接合在前述MONOS型記憶格、前述n通道型電晶體及前述p通道型電晶體的上面之方式，形成有氮化膜，前述MONOS型記憶格、前述n通道型電晶體及前述p通道型電晶體係各別具有閘極電極，於前述MONOS型記憶格之前述閘極電極之側壁，依第1側壁矽氧化膜及第1側壁矽氮化膜之順序加以層積，於前述n通道型電晶體之前述閘極電極之側壁，依第2側壁矽氧化膜及第2側壁矽氮化膜之順序加以層積，於前述p通道型電晶體之前述閘極電極之側壁，形成第3側壁矽氧化膜，於被覆前述p通道型電晶體之前述氮化膜與前述第3側壁矽氧化膜間，未形成與前述第1及第2側壁矽氮化膜同層之膜。
  3. 如申請專利範圍第1項或第2項所記載的半導體裝置，其中，前述氮化膜在前述MONOS型記憶格、前述n通道型電晶體及前述p通道型電晶體的前述通道，具有壓縮應力。
  4. 如申請專利範圍第1項或第2項所記載的半導體裝置，其中，前述氮化膜具有：在前述MONOS型記憶格及 前述n通道型電晶體的前述通道，具有拉伸應力的第1氮化膜；和在前述p通道型電晶體的前述通道，附加壓縮應力的第2氮化膜。
  5. 如申請專利範圍第4項所記載的半導體裝置，其中，在前述p通道型電晶體，具有閘極電極，在形成有前述p通道型電晶體之前述通道的領域，形成雜質領域，在前述p通道型電晶體的前述閘極電極，含有n型的雜質。
  6. 如申請專利範圍第1項或第2項所記載的半導體裝置，其中，在前述MONOS型記憶格的前述閘極電極，含有控制閘極電極及記憶體閘極電極，在前述記憶體閘極電極與前述半導體基板之間，形成在前述MONOS型記憶格，蓄積電荷的氮化物絕緣體層，前述氮化物絕緣體層，自前述記憶體閘極電極與前述半導體基板之間的領域起，以連接於夾在前述控制閘極電極與前述記憶體閘極電極之領域的方式加以延伸。
  7. 一種半導體裝置之製造方法，具備：準備具有主表面之半導體基板的製程；和在前述主表面上，形成MONOS型記憶格、和n通道型電晶體、和p通道型電晶體的製程的半導體裝置之製造方法，其特徵為： 前述半導體裝置之製造方法具有：(a)形成在前述MONOS型記憶格蓄積電荷的氮化物絕緣體層的製程；(b)各別形成構成前述MONOS型記憶格、前述n通道型電晶體及前述p通道型電晶體的閘極電極的製程；(c)在各別前述閘極電極的側壁面上，依此順序形成側壁矽氧化膜及側壁矽氮化膜的製程；(d)於前述(c)工程後，於形成前述MONOS型記憶格領域及形成前述n通道型電晶體之領域，形成保護膜的製程中，以接合在形成有前述MONOS型記憶格之領域的前述氮化物絕緣體層的上面之方式，形成保護膜的製程；(e)於前述(d)工程後，以形成著前述保護膜的狀態，去除形成有前述p通道型電晶體之領域的前述側壁矽氮化膜的製程；(f)於前述(e)工程後，除去前述保護膜之製程；(g)於前述(f)工程後，以接合在形成著前述MONOS型記憶格、前述n通道型電晶體及前述p通道型電晶體之領域的上面之方式，形成氮化膜的製程。
  8. 如申請專利範圍第7項所記載的半導體裝置之製造方法，其中，前述氮化膜在前述MONOS型記憶格、前述n通道型電晶體及前述p通道型電晶體的前述通道，附加壓縮應力。
  9. 如申請專利範圍第8項所記載的半導體裝置之製造方法，其中，附加於前述p通道型電晶體的前述通道之壓 縮應力，係較附加於前述MONOS型記憶格及前述n通道型電晶體的前述通道的壓縮應力為大。
  10. 如申請專利範圍第7項所記載的半導體裝置之製造方法，其中，前述保護膜是光阻劑膜。
  11. 一種半導體裝置之製造方法，於半導體基板之主表面上，具備MONOS型記憶格、和n通道型電晶體、和p通道型電晶體的半導體裝置之製造方法，其特徵為：前述半導體裝置之製造方法具有：(a)形成在前述MONOS型記憶格蓄積電荷的氮化物絕緣體層的製程；(b)各別形成構成前述MONOS型記憶格、前述n通道型電晶體及前述p通道型電晶體的閘極電極的製程；(c)在各別前述閘極電極的側壁面上，依此順序形成側壁矽氧化膜及側壁矽氮化膜的製程；(d)於前述(c)工程後，於形成前述MONOS型記憶格、前述n通道型電晶體及前述p通道型電晶體之領域上，以接合在形成有前述MONOS型記憶格之領域的前述氮化物絕緣體層的上面之方式，形成第1氮化膜的製程；(e)於前述(d)工程後，於形成前述MONOS型記憶格領域及形成前述n通道型電晶體領域之前述第1氮化膜上，形成第1保護膜的製程；(f)於前述(e)工程後，將前述第1保護膜為掩膜，除去形成前述p通道型電晶體領域之前述第1氮化膜及前述側壁 矽氮化膜的製程；(g)於前述(f)工程後，除去前述第1保護膜之製程；(h)於前述(g)工程後，於形成前述MONOS型記憶格、前述n通道型電晶體及前述p通道型電晶體之領域上，形成第2氮化膜的製程；(i)於前述(h)工程後，於形成前述p通道型電晶體領域之前述第2氮化膜上，形成第2保護膜的製程；(j)於前述(i)工程後，將前述第2保護膜為掩膜，除去形成前述MONOS型記憶格及前述n通道型電晶體領域之前述第2氮化膜的製程；前述第1氮化膜係於前述MONOS型記憶格及前述n通道型電晶體的通道，附加第1應力，前述第2氮化膜係於前述p通道型電晶體的通道，附加與前述第1應力相反之應力之第2應力。
  12. 如申請專利範圍第11項所記載的半導體裝置之製造方法，其中，前述第1應力係拉伸應力，前述第2應力係壓縮應力。
  13. 如申請專利範圍第11項所記載的半導體裝置之製造方法，其中，前述第1保護膜及前述第2保護膜是光阻劑膜。
  14. 如申請專利範圍第11項所記載的半導體裝置之製造方法，其中，更具有在形成前述p通道型電晶體的前述通道之領域，形成雜質領域的製程， 前述MONOS型記憶格、前述n通道型電晶體及前述p通道型電晶體的前述閘極電極是形成含有n型的雜質。
TW101115584A 2011-05-30 2012-05-02 半導體裝置及其製造方法 TWI545731B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011120058A JP5693380B2 (ja) 2011-05-30 2011-05-30 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
TW201310625A TW201310625A (zh) 2013-03-01
TWI545731B true TWI545731B (zh) 2016-08-11

Family

ID=47234210

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101115584A TWI545731B (zh) 2011-05-30 2012-05-02 半導體裝置及其製造方法

Country Status (4)

Country Link
US (3) US8912590B2 (zh)
JP (1) JP5693380B2 (zh)
CN (1) CN102810542B (zh)
TW (1) TWI545731B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140353729A1 (en) * 2013-05-29 2014-12-04 United Microelectronics Corp. Semiconductor structure and method for forming the same
US9196750B2 (en) * 2013-11-29 2015-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Flash memory structure and method for forming the same
KR102193493B1 (ko) * 2014-02-03 2020-12-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP6385873B2 (ja) 2015-03-30 2018-09-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6518485B2 (ja) * 2015-03-30 2019-05-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9570592B2 (en) * 2015-06-08 2017-02-14 Silicon Storage Technology, Inc. Method of forming split gate memory cells with 5 volt logic devices
JP6578172B2 (ja) * 2015-09-18 2019-09-18 ルネサスエレクトロニクス株式会社 半導体装置
JP6683488B2 (ja) * 2016-02-03 2020-04-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017028307A (ja) * 2016-10-05 2017-02-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10672893B2 (en) 2017-11-30 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of making semiconductor device comprising flash memory and resulting device
GB2574002B (en) * 2018-05-21 2020-12-09 X Fab Sarawak Sdn Bhd Improved semiconductor device and method of fabrication
GB2574003B (en) 2018-05-21 2020-05-27 X Fab Sarawak Sdn Bhd Improvements relating to semiconductor devices
CN115083918B (zh) * 2022-07-19 2022-11-04 合肥晶合集成电路股份有限公司 晶体管及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2950241B2 (ja) * 1996-06-27 1999-09-20 日本電気株式会社 電界効果トランジスタの製造方法
WO2002043151A1 (en) 2000-11-22 2002-05-30 Hitachi, Ltd Semiconductor device and method for fabricating the same
JP2002217410A (ja) * 2001-01-16 2002-08-02 Hitachi Ltd 半導体装置
JP4557508B2 (ja) * 2003-06-16 2010-10-06 パナソニック株式会社 半導体装置
US7829978B2 (en) * 2005-06-29 2010-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Closed loop CESL high performance CMOS device
JP5142494B2 (ja) 2006-08-03 2013-02-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2009070918A (ja) * 2007-09-11 2009-04-02 Renesas Technology Corp 半導体記憶装置およびその製造方法
US7727834B2 (en) * 2008-02-14 2010-06-01 Toshiba America Electronic Components, Inc. Contact configuration and method in dual-stress liner semiconductor device
DE102008021565B4 (de) * 2008-04-30 2012-07-12 Advanced Micro Devices, Inc. Verfahren zum selektiven Entfernen eines Abstandshalters in einem dualen Verspannungsschichtverfahren
US8999863B2 (en) * 2008-06-05 2015-04-07 Globalfoundries Singapore Pte. Ltd. Stress liner for stress engineering
JP2010183022A (ja) * 2009-02-09 2010-08-19 Renesas Electronics Corp 半導体装置およびその製造方法
JP2010205791A (ja) * 2009-02-27 2010-09-16 Renesas Electronics Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP5693380B2 (ja) 2015-04-01
US20120306001A1 (en) 2012-12-06
JP2012248722A (ja) 2012-12-13
US9190333B2 (en) 2015-11-17
US20150064862A1 (en) 2015-03-05
US8912590B2 (en) 2014-12-16
TW201310625A (zh) 2013-03-01
CN102810542A (zh) 2012-12-05
US20160043221A1 (en) 2016-02-11
CN102810542B (zh) 2016-12-21

Similar Documents

Publication Publication Date Title
TWI545731B (zh) 半導體裝置及其製造方法
EP2760048B1 (en) Manufacturing method of semiconductor device
JP5326274B2 (ja) 半導体装置および半導体装置の製造方法
JP5091397B2 (ja) 半導体装置
CN103311185B (zh) 制造混合高k/金属栅堆叠件的方法
TWI447898B (zh) 半導體裝置及其製造方法
JP5163311B2 (ja) 半導体装置及びその製造方法
US9299795B2 (en) Partial sacrificial dummy gate with CMOS device with high-k metal gate
JP2013065604A (ja) 半導体装置およびその製造方法
TWI541944B (zh) 非揮發性記憶體結構及其製法
US7682450B2 (en) Stacked semiconductor device and related method
JP5137378B2 (ja) 半導体装置及びその製造方法
CN110957257A (zh) 绝缘体上半导体衬底、其形成方法以及集成电路
US20070024321A1 (en) Semiconductor cmos transistors and method of manufacturing the same
JP4630733B2 (ja) 半導体装置
US9460957B2 (en) Method and structure for nitrogen-doped shallow-trench isolation dielectric
JP2003045996A (ja) 半導体装置
JP4997752B2 (ja) 半導体装置の製造方法
CN104282681A (zh) 半导体器件
JP5141667B2 (ja) 半導体装置とその製造方法
JP2008066725A (ja) Ｅｅｐｒｏｍ装置及びその製造方法
US11049968B2 (en) Semiconductor device and method of manufacturing a semiconductor device
CN114765171A (zh) 半导体结构及其制作方法
JP4036341B2 (ja) 半導体装置及びその製造方法
JP2012230993A (ja) 半導体基板、半導体装置及びその製造方法