JP2022189709A - 発光素子を制御する画素回路 - Google Patents

Abstract

【課題】表示装置におけるイメージリテンションを抑制する。【解決手段】画素回路は、駆動トランジスタのゲートとドレインとの間の接続と切断とを切り替える、第１スイッチトランジスタと、データ線から駆動トランジスタ及び第１スイッチトランジスタを介した保持容量へのデータ信号の伝送の有無を切り替える、第２スイッチトランジスタと、データ線からのデータ信号に応じた補助電圧を保持する補助容量とを含む。第１及び第２スイッチトランジスタがＯＮの第１期間の後、第２スイッチトランジスタがＯＦＦで第１スイッチトランジスタがＯＮの第２期間が続く。補助容量は、第１期間においてデータ線からのデータ信号に応じた補助電圧を保持し、第２期間において保持している前記補助電圧に応じた電位を保持容量に対して与える。補助容量の容量値は、保持容量の容量値の１／２以上である。【選択図】図２

Description

本開示は、発光素子を制御する画素回路に関する。

ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）素子は電流駆動型の自発光素子であるため、バックライトが不要となる上に、低消費電力、高視野角、高コントラスト比が得られるなどのメリットがあり、フラットパネルディスプレイの開発において期待されている。

アクティブマトリックス（ＡＭ）タイプのＯＬＥＤ表示装置は、画素を選択するトランジスタと、画素に電流を供給する駆動トランジスタとを含む。ＯＬＥＤ表示装置におけるトランジスタは、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）であり、一般に、ＬＴＰＳ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ－ｓｉｌｉｃｏｎ）ＴＦＴが使用される。

ＴＦＴは、閾電圧や電荷移動度にばらつきを持っている。駆動トランジスタは、ＯＬＥＤ表示装置の発光強度を決定するので、こうした電気特性にばらつきがあると、問題となる。そこで、一般のＯＬＥＤ表示装置には、駆動トランジスタの閾値電圧のバラツキや変動を補正する補正回路が実装される。

ＯＬＥＤ表示装置において、残像が発生することがあり、この現象はイメージリテンションと呼ばれる。例えば、黒と白の市松模様を特定の時間表示した後に、画面全体で中間階調を表示しようとすると、異なる階調の市松模倣の残像がしばらく表示される。

これは、駆動トランジスタが持つ履歴効果に起因する。履歴効果とは、電界効果型トランジスタにおいて、ゲートソース間の電圧が、高い電圧から低い電圧へ変化したときのドレイン電流と、低い電圧から高い電圧へ変化したときのドレイン電流が、それぞれ異なる現象を指す。

つまり黒から中間階調に切替えたときのドレイン電流と、白から中間階調に切替えたときのドレイン電流が異なるため、ＯＬＥＤ表示装置の発光強度に違いが生じる。また、このドレイン電流の違いが数フレーム以上にわたって続くため、残像として視認されるのである。こうしたドレイン電流の振舞いを、履歴効果による電流過渡応答特性と呼ぶ。

特開２００９－２５８２２７号公報

黒と白の市松模様を表示したあとのイメージリテンションによる残像は、黒であった部分が相対的に暗い場合と、黒であった部分が相対的に明るい場合がある。イメージリテンションは、駆動ＴＦＴの履歴効果による電流過渡応答特性と、画素回路による駆動ＴＦＴの閾値電圧補正の特性に起因する。したがって、画素回路においてイメージリテンションを低減できる技術が望まれる。

本開示の一態様は、発光素子の発光を制御する画素回路であって、発光素子と、前記発光素子への駆動電流を制御する駆動トランジスタと、前記駆動トランジスタの制御電圧を保持する保持容量と、前記駆動トランジスタのゲートとドレインとの間の接続と切断とを切り替える、第１スイッチトランジスタと、データ線と前記駆動トランジスタとの間において、データ線から前記駆動トランジスタ及び前記第１スイッチトランジスタを介した前記保持容量へのデータ信号の伝送の有無を切り替える、第２スイッチトランジスタと、前記第２スイッチトランジスタと前記駆動トランジスタとの間において、前記データ線からのデータ信号に応じた補助電圧を保持する補助容量と、を含む。前記第２スイッチトランジスタと前記第１スイッチトランジスタが共にＯＮの第１期間の後、前記第２スイッチトランジスタがＯＦＦで前記第１スイッチトランジスタがＯＮの第２期間が続く。前記補助容量は、前記第１期間において、前記データ線からのデータ信号に応じた前記補助電圧を保持し、前記第２期間において保持している前記補助電圧に応じた電位を前記保持容量に対して与える。前記補助容量の容量値は、前記保持容量の容量値の１／２以上である。

本開示の他の一態様は、発光素子の発光を制御する画素回路であって、発光素子と、前記発光素子への駆動電流を制御する駆動トランジスタと、前記駆動トランジスタの制御電圧を保持する保持容量と、前記駆動トランジスタのゲートとドレインとの間の接続と切断とを切り替える、第１スイッチトランジスタと、データ線と前記駆動トランジスタとの間において、データ線から前記駆動トランジスタ及び前記第１スイッチトランジスタを介した前記保持容量へのデータ信号の伝送の有無を切り替える、第２スイッチトランジスタと、前記第２スイッチトランジスタと前記駆動トランジスタとの間において、前記データ線からのデータ信号に応じた補助電圧を保持する第１補助容量及び第２補助容量と、を含む。前記第１補助容量は、前記第２スイッチトランジスタと前記駆動トランジスタとの間のノードと前記発光素子のアノード電源電位を伝送するアノード電源線との間に存在する。前記第２補助容量は、前記ノードと前記発光素子のアノード電極との間に構成されている。

本開示の一態様によれば、表示装置におけるイメージリテンションを抑制できる。

表示装置であるＯＬＥＤ表示装置の構成例を模式的に示す。 本明細書の一実施形態に係る画素回路の構成例を示す。 １フレーム期間において、図２に示す画素回路を制御する信号のタイミングチャートを示す。 図２及び３に示す画素回路における、Ｖｔｈ補正期間と、イメージリテンションとの関係のシミュレーション結果を示す。 図２及び３に示す画素回路における、総補助容量値と、イメージリテンションとの関係のシミュレーション結果を示す。 図２及び３に示す画素回路のシミュレーション結果を、他の観点から示すグラフである。 積層方向において見た画素回路の構造例を模式的に示す、 図７におけるＶＩＩＩ－ＶＩＩＩ´切断線での断面構造を模式的に示す。 図７におけるＩＸ－ＩＸ´切断線での断面構造を模式的に示す。 一つのトランジスタを省略した画素回路の構造例を模式的に示す平面図である。 画素回路の他の回路構成例を示す。 図１１に示す画素回路のデバイス構造例を模式的に示す平面図である。 図１２における、ＸＩＩＩ－ＸＩＩＩ´切断線での断面構造を模式的に示す。 図１１に示す画素回路からトランジスタを除いた回路のデバイス構造例を示す平面図である。 画素回路の他の回路構成例を示す。 図１５に示す画素回路のデバイス構造例を模式的に示す平面図である。 図１６におけるＸＶＩＩ－ＸＶＩＩ´切断線での断面構造を模式的に示す。 図１６におけるＸＶＩＩＩ－ＸＶＩＩＩ´切断線での断面構造を模式的に示す。 画素回路の他の回路構成例を示す。 図１９に示す画素回路のデバイス構造例を模式的に示す平面図である。 図２０におけるＸＸＩ－ＸＸＩ´切断線での断面構造を模式的に示す。

以下において、図面を参照して実施形態を具体的に説明する。各図において共通の構成については同一の参照符号が付されている。説明をわかりやすくするため、図示した物の寸法、形状については、誇張して記載している場合もある。

以下において、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置のように、駆動電流により発光する発光素子を使用する発光型表示装置における、駆動電流制御を改善するための技術を開示する。より具体的には、発光型表示装置におけるイメージリテンションを抑制する技術を開示する。

［表示装置構成］
図１は、表示装置であるＯＬＥＤ表示装置１０の構成例を模式的に示す。図１における横方向はＸ軸方向であり、縦方向はＸ軸方向に垂直なＹ軸方向である。ＯＬＥＤ表示装置１０は、ＯＬＥＤ素子（発光素子）が形成されるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板１００と、有機発光素子を封止する封止基板２００と、ＴＦＴ基板１００と封止基板２００とを接合する接合部３００を含んで構成されている。

ＴＦＴ基板１００と封止基板２００との間には、例えば、乾燥窒素などの不活性ガスが封入されており、接合部３００により封止されている。他の構造の封止構造部、例えば、封止基板２００に代えて薄膜封止を使用する封止構造部が利用されてもよい。

ＴＦＴ基板１００の表示領域１２５の外側のカソード電極形成領域１１４の周囲に、走査回路１３１、１３２、ドライバＩＣ１３４、デマルチプレクサ１３６が配置されている。ドライバＩＣ１３４は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）１３５を介して外部の装置と接続される。走査回路１３１、１３２はＴＦＴ基板１００の走査線を駆動する。

ドライバＩＣ１３４は、例えば、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を用いて実装される。ドライバＩＣ１３４は、走査回路１３１、１３２に電源及びタイミング信号（制御信号）を与える。さらに、ドライバＩＣ１３４は、デマルチプレクサ１３６に、データ信号を与える。

デマルチプレクサ１３６は、ドライバＩＣ１３４の一つのピンの出力を、ｄ本（ｄは２以上の整数）のデータ線に順次出力する。デマルチプレクサ１３６は、ドライバＩＣ１３４からのデータ信号の出力先データ線を、走査期間内にｄ回切り替えることで、ドライバＩＣ１３４の出力ピン数のｄ倍のデータ線を駆動する。

表示領域１２５は、複数のＯＬＥＤ素子（画素）及び複数の画素それぞれの発光を制御する複数の画素回路を含む。カラーＯＬＥＤ表示装置において、各ＯＬＥＤ素子は、例えば、赤、青又は緑のいずれかの色を発光する。複数の画素回路は、画素回路アレイを構成する。

後述するように、各画素回路は、駆動ＴＦＴ（駆動トランジスタ）と、駆動ＴＦＴの駆動電流を決める信号電圧を保持する保持容量を含む。データ線が伝送するデータ信号は、駆動トランジスタの閾値電圧Ｖｔｈのために補正されて、保持容量に蓄積される。保持容量の電圧は、駆動ＴＦＴのゲート電圧（Ｖｇｓ）を決定する。保持容量の補正された制御電圧が、駆動ＴＦＴのコンダクタンスをアナログ的に変化させ、発光階調に対応した順バイアス電流をＯＬＥＤ素子に供給する。

本明細書の一実施形態の画素回路は、さらに、保持容量が保持する電圧の補正を行うための補助電圧を保持する補助容量を含む。補助容量は、データ線から画素回路へのデータ信号の書き込みの後、保持容量に対して電位を供給し、保持容量が保持する電圧の補正を行う。補助容量により、保持容量が保持する制御電圧を、駆動トランジスタの閾値電圧Ｖｔｈに対して、より適切に補正することが可能となる。

［画素回路］
図２は、本明細書の一実施形態に係る画素回路の構成例４００を示す。画素回路４００は、駆動トランジスタの電流量を制御する制御電圧を保持する保持容量を含む。保持容量が保持する制御電圧は、駆動トランジスタの駆動電圧とも呼ぶ。保持容量は、ドライバＩＣ１３４からデータ線により伝送されるデータ信号（電位）に応じた制御電圧を保持する。制御電圧は、データ信号に対して駆動ＴＦＴの閾値電圧Ｖｔｈのための補正（Ｖｔｈ補正）を行った電圧であり、補正されたデータ電圧と呼ぶことがある。

画素回路４００は、さらに、データ線からのデータ信号に応じた補助電圧を保持する補助容量を含む。補助電圧は、データ信号に応じた値であり、データ電圧と呼ばれることがある。補助容量は、画素回路におけるデータ線と駆動トランジスタとの間に存在する。補助容量は、ダイオード接続された駆動トランジスタを介して、補助電圧に応じた電位を保持容量に与える。これにより、保持容量が保持する制御電圧のＶｔｈ補正が継続される。

画素回路４００は、ドライバＩＣ１３４から供給されるデータ信号を補正し、その補正した信号によりＯＬＥＤ素子の発光を制御する。画素回路４００は、ゲート、ソースおよびドレインを持った８つのトランジスタ（ＴＦＴ）Ｍ１～Ｍ８を含む。本例において、トランジスタＭ１～Ｍ８はＰ型ＴＦＴであり、駆動トランジスタＭ３以外のトランジスタはスイッチトランジスタである。なお、トランジスタＭ８は省略されてもよい。

画素回路４００は、さらに、保持容量Ｃｓｔ、並びに、第１の補助容量Ｃｄ１及び第２の補助容量Ｃｄ２を含む。保持容量Ｃｓｔは、電源電位ＶＤＤを与えるアノード電源と駆動トランジスタＭ３のゲート（ノードＮ１）との間で接続されている。駆動トランジスタＭ３のゲートソース間電圧（ゲート電圧又は制御電圧とも呼ぶ）を保持する。

補助容量Ｃｄ１の一端は、スイッチトランジスタＭ２のソース／ドレインと駆動トランジスタＭ３のソース／ドレインとの間のノードＮ３に接続され、他端はアノード電源電位を伝送する電源線に接続されている。補助容量Ｃｄ１は、スイッチトランジスタＭ２のソース／ドレインとアノード電源との間で補助電圧を保持する。トランジスタＭ２は、保持容量へのデータ信号の伝送の有無を切り替える第２スイッチトランジスタである。

補助容量Ｃｄ２の一端は、スイッチトランジスタＭ２のソース／ドレインと駆動トランジスタＭ３のソース／ドレインとの間のノードＮ３に接続され、他端はＯＬＥＤ素子Ｅ１のアノード電極に接続されている。補助容量Ｃｄ２は、スイッチトランジスタＭ２のソース／ドレインとＯＬＥＤ素子Ｅ１のアノード電極との間で補助電圧を保持する。

トランジスタＭ３は、ＯＬＥＤ素子Ｅ１への電流量を制御する駆動トランジスタである。駆動トランジスタＭ３は、アノード電源からＯＬＥＤ素子Ｅ１に与える電流量を、保持容量Ｃｓｔが保持する電圧に応じて制御する。ＯＬＥＤ素子Ｅ１のカソードは、カソード電位ＶＥＥを与えるカソード電源に接続されている。

トランジスタＭ１及びＭ６は、ＯＬＥＤ素子Ｅ１の発光の有無を制御する。トランジスタＭ１は、ソース／ドレインの一方がアノード電源に接続され、ソース／ドレインの他方に接続された駆動トランジスタＭ３への電流供給をＯＮ／ＯＦＦする。トランジスタＭ６は、ソース／ドレインの一方が駆動トランジスタＭ３のドレインに接続され、他方に接続されたＯＬＥＤ素子Ｅ１への電流供給をＯＮ／ＯＦＦする。トランジスタＭ１及びＭ６は、それぞれ、走査回路１３１又は１３２からゲートに入力される発光制御信号Ｅｍにより制御される。

トランジスタＭ７は、ＯＬＥＤ素子Ｅ１のアノードへのリセット電位の供給のために動作する。トランジスタＭ７は、走査回路１３１又は１３２からゲートに入力される選択信号Ｓ２又はＳ３によりＯＮにされると、リセット電源からリセット電位ＶｒｓｔをＯＬＥＤ素子Ｅ１のアノードへ与える。リセット電位は、例えば、ＧＮＤ電位以下でよい。リセット電源のもう一端は、ＧＮＤに接続されている。

トランジスタＭ５は、駆動トランジスタＭ３のゲートへのリセット電位の供給の有無を制御する。トランジスタＭ５は、走査回路１３１又は１３２からゲート端子に入力される選択信号Ｓ１によりＯＮにされると、ソース／ドレインの一方に接続されたリセット電源からリセット電位Ｖｒｓｔを駆動トランジスタＭ３のゲートに与える。リセット電源のもう一端は、ＧＮＤに接続されている。なお、ＯＬＥＤ素子Ｅ１のアノード電極へのリセット電位と駆動トランジスタＭ３のゲートへのリセット電位は異なっていてもよい。

トランジスタＭ２は、データ信号を供給する画素回路４００を選択するための選択トランジスタである。トランジスタＭ２のゲート電圧は、走査回路１３１又は１３２から供給される選択信号Ｓ２により制御される。選択トランジスタＭ２は、ＯＮのとき、ドライバＩＣ１３４からデータ線を介して供給されるデータ信号Ｖｄａｔａを、補助容量Ｃｄ１及び補助容量Ｃｄ２に与える。

本例において、トランジスタＭ２のソース／ドレインは、データ線と駆動トランジスタＭ３のソース（ノードＮ２）との間に接続されている。さらに、トランジスタＭ８は、選択トランジスタＭ２のソース／ドレイン（ノードＮ３）と駆動トランジスタＭ３のソース（ノードＮ２）との間に接続されている。トランジスタＭ８は、第３スイッチトランジスタである。トランジスタＭ４は、駆動トランジスタＭ３のドレインとゲートとの間に接続されている。トランジスタＭ４は、第１スイッチトランジスタである。

トランジスタＭ４及びＭ８は、走査回路１３１又は１３２から供給される選択信号Ｓ３により制御される。トランジスタＭ４は、駆動トランジスタＭ３の閾値電圧Ｖｔｈを補正するために動作する。トランジスタＭ４は、駆動トランジスタＭ３のゲートとドレインとの間の接続と切断とを切り替える。トランジスタＭ４がＯＮであるとき、駆動トランジスタＭ３はダイオード接続状態のトランジスタを構成する。トランジスタＭ４がＯＦＦであるとき、駆動トランジスタＭ３は通常状態である。

データ線からのデータ信号Ｖｄａｔａは、ＯＮであるトランジスタＭ２及びＭ８、ダイオード接続状態の駆動トランジスタＭ３及びＯＮであるトランジスタＭ４を介して、保持容量Ｃｓｔに与えられる。この時、Ｖｔｈ補正が行われる。また、この期間において、データ線からのデータ信号Ｖｄａｔａは、ＯＮであるトランジスタＭ２を介して補助容量Ｃｄ１及び補助容量Ｃｄ２にも与えられる。

トランジスタＭ２がＯＦＦにされた後、補助容量Ｃｄ１及び補助容量Ｃｄ２の補助電圧によるノードＮ３の電位が、ＯＮであるトランジスタＭ８、ダイオード接続状態の駆動トランジスタＭ３及びＯＮであるトランジスタＭ４を介して、保持容量Ｃｓｔに与えられる。これにより、保持容量Ｃｓｔが保持する制御電圧のＶｔｈ補正がさらに進む。

保持容量Ｃｓｔは、駆動トランジスタＭ３のゲートソース間電圧を保持し、駆動トランジスタＭ３がＯＬＥＤ素子Ｅ１に与える電流量を制御する。上述のように、保持容量Ｃｓｔは、駆動トランジスタＭ３の閾値電圧Ｖｔｈに応じて補正された電圧を保持する。

上述のように、補助容量Ｃｄ１及び補助容量Ｃｄ２により、トランジスタＭ２がＯＦＦされた後に、保持容量Ｃｓｔの制御電圧のＶｔｈ補正を継続することができる。これにより、より適切なＶｔｈ補正が可能となり、イメージリテンションを効果的に低減することができる。

図２に示す例において、二つの補助容量Ｃｄ１、Ｃｄ２が画素回路４００に含まれている。これにより、画素回路４００において補助電圧を保持するための容量値を大きくし、より効果的なＶｔｈ補正を実現できる。他の構成例において必要な容量値を確保することができる場合、二つの補助容量Ｃｄ１、Ｃｄ２の内の一方が省略されていてもよい。補助容量に補助電圧を書き込むとき、一端にデータ信号が与えられ、他端に所定の固定電位が与えられる。固定電位は、特に限定されない。

図３は、１フレーム期間において、図２に示す画素回路４００を制御する信号のタイミングチャートを示す。図３は、Ｎ番目の行を選択し、データ信号Ｖｄａｔａを画素回路４００に書き込むためのタイミングチャートを示す。具体的には、図３は、発光制御信号Ｅｍ、選択信号Ｓ１、選択信号Ｓ２、選択信号Ｓ３、そしてデータ信号Ｖｄａｔａを示す。なお、選択信号Ｓ２は、Ｎ＋１番目の行の選択信号Ｓ１＿Ｎ＋１と共通でよい。

時刻Ｔ１において、発光制御信号ＥｍがＬｏｗからＨｉｇｈに変化する。時刻Ｔ１において、トランジスタＭ１及びＭ６はＯＦＦとなる。時刻Ｔ１において、選択信号Ｓ１、Ｓ２及びＳ３はＨｉｇｈである。これら制御信号に応じて、トランジスタＭ２、Ｍ４、Ｍ５、Ｍ７及びＭ８は、ＯＦＦである。時刻Ｔ１の後の時刻Ｔ２まで、これらのトランジスタ状態が維持される。ノードＮ１の電位は、前回フレームの信号電位にある。

時刻Ｔ２において、選択信号Ｓ１は、ＨｉｇｈからＬｏｗに変化する。時刻Ｔ２において、発光制御信号Ｅｍ並びに選択信号Ｓ２及びＳ３は、Ｈｉｇｈである。選択信号Ｓ１の変化に応じて、トランジスタＭ５がＯＮとなる。トランジスタＭ１、Ｍ２、Ｍ４、Ｍ６～Ｍ８は、ＯＦＦである。

トランジスタＭ５がＯＮとなることで、ノードＮ１の電位はリセット電位Ｖｒｓｔに変化する。リセット電位は、時刻Ｔ２から時刻Ｔ３までノードＮ１に与えられる。１フレーム毎にノードＮ１にリセット電位が与えられることで、駆動トランジスタＭ３のゲート電位も毎フレーム同じ電位になるので、履歴効果による影響を低減することができる。

時刻Ｔ３において、選択信号Ｓ１は、ＬｏｗからＨｉｇｈに変化する。さらに、選択信号Ｓ２及びＳ３は、ＨｉｇｈからＬｏｗに変化する。発光制御信号ＥｍはＨｉｇｈである。選択信号Ｓ１の変化に応じて、トランジスタＭ５がＯＦＦとなる。選択信号Ｓ２の変化に応じて、トランジスタＭ２及びＭ７はＯＮとなる。選択信号Ｓ３の変化に応じて、トランジスタＭ４及びＭ８はＯＮとなる。トランジスタＭ１及びＭ６はＯＦＦのままである。

トランジスタＭ７がＯＮとなることで、ＯＬＥＤ素子Ｅ１のアノード及び補助容量Ｃｄ２の一端にリセット電位Ｖｒｓｔが与えられる。トランジスタＭ４がＯＮであるため、駆動トランジスタＭ３はダイオード接続されている。

トランジスタＭ２及びＭ８はＯＮであるため、データ線からのデータ信号Ｖｄａｔａは、トランジスタＭ２、Ｍ８、Ｍ３及びＭ４を介して、保持容量Ｃｓｔに書き込まれる。保持容量Ｃｓｔに書き込まれる電圧は、データ信号Ｖｄａｔａに対して駆動トランジスタＭ３の閾値電圧Ｖｔｈに対する補正がなされた電圧である。

さらに、トランジスタＭ２がＯＮであるため、データ線からのデータ信号ＶｄａｔａはトランジスタＭ２を介して、補助容量Ｃｄ１及び補助容量Ｃｄ２に書き込まれる。補助容量Ｃｄ１は、アノード電源電位（固定電位）とデータ信号との間の電圧を保持し、補助容量Ｃｄ２は、データ信号とリセット電源電位（固定電位）との間の電圧を保持する。時刻Ｔ３から時刻Ｔ４までの期間において、データ線から画素回路４００へのデータ信号Ｖｄａｔａの書き込み及びそのＶｔｈ補正がなされる。

時刻Ｔ４において、選択信号Ｓ２は、ＬｏｗからＨｉｇｈに変化する。時刻Ｔ４において、発光制御信号Ｅｍ及び選択信号Ｓ１はＨｉｇｈであり、選択信号Ｓ３はＬｏｗである。選択信号Ｓ２の変化に応じて、トランジスタＭ２及びＭ７がＯＦＦとなる。トランジスタＭ８及びＭ４はＯＮであり、トランジスタＭ１、Ｍ２、Ｍ４～Ｍ７はＯＦＦである。

トランジスタＭ８及びＭ４がＯＮであるので、補助容量Ｃｄ１及び補助容量Ｃｄ２が保持している補助電圧（データ電圧）によって、保持容量Ｃｓｔに保持されている制御電圧のＶｔｈ補正が継続される。時刻Ｔ４から時刻Ｔ５まで、制御信号及びトランジスタの状態は、維持される。例えば、補助容量Ｃｄ１及び補助容量Ｃｄ２は、この期間において、ノードＮ３の電位がデータ信号Ｖｄａｔａによる電位と実質的同電位を維持するために必要な容量値を有している。

時刻Ｔ５において、選択信号Ｓ３は、ＬｏｗからＨｉｇｈに変化する。時刻Ｔ５は、（Ｎ＋ｍ）の行の選択信号Ｓ２がＨｉｇｈからＬｏｗに変化する時刻と一致している。ｍは２以上の整数である。選択信号Ｓ３のこの変化に応じて、トランジスタＭ４及びＭ８がＯＦＦとなる。他のスイッチトランジスタはＯＦＦのままである。時刻Ｔ５において、補助容量Ｃｄ１及び補助容量Ｃｄ２による保持容量Ｃｓｔの制御電圧のＶｔｈ補正が終了する。

時刻Ｔ６において、発光制御信号ＥｍがＨｉｇｈからＬｏｗに変化し、トランジスタＭ１及びＭ６がＯＦＦからＯＮに変化する。選択信号Ｓ１、Ｓ２及びＳ３はＨｉｇｈであり、トランジスタＭ２、Ｍ４、Ｍ５、Ｍ７及びＭ８はＯＦＦのままである。駆動トランジスタＭ３は、保持容量Ｃｓｔに保持されている補正されたデータ電圧に基づき、ＯＬＥＤ素子Ｅ１に与える駆動電流を制御する。つまりＯＬＥＤ素子Ｅ１が発光する。

上述の画素回路動作によれば、時刻Ｔ３から時刻Ｔ５までの期間において、Ｖｔｈ補正を行うことができる。この期間は、選択信号Ｓ２がＬｏｗであり、データ線からデータ信号が画素回路に書き込まれる期間である、時刻Ｔ３から時刻Ｔ４の期間より長い。回路設計において時刻Ｔ５を調整することで、表示装置に適したＶｔｈ補正期間を設定することができる。設定されるＶｔｈ補正期間は、データ書き込み期間より長い。

図３に示す例において、データ書き込み期間は、時刻Ｔ３からＴ４の期間である。また、Ｖｔｈ補正期間は、時刻Ｔ３からＴ５の期間である。データ書き込み期間は、トランジスタＭ２がＯＮであって、データ線からデータ信号が画素回路に与えられる期間である。Ｖｔｈ補正期間は、ダイオード接続状態の駆動トランジスタＭ３を介して電位が保持容量Ｃｓｔに与えられ、保持容量Ｃｓｔの制御電圧におけるＶｔｈ補正が実行される期間である。

図３に示す例において、データ書き込み期間は、Ｖｔｈ補正期間に含まれている。つまり、時刻Ｔ３からＴ４の期間においては、データ書き込みとＶｔｈ補正が同時に実行されている。この期間の後の時刻Ｔ４からＴ５の期間においては、データ書き込みは実行されることなく、補助容量によるＶｔｈ補正のみが実行されている。このように、データ書き込み期間をＶｔｈ補正期間に含めることで、Ｖｔｈ補正をより適切に行うことができる。

他の構成例において、データ書き込み期間が、Ｖｔｈ補正期間と重なることなく、その前に終了してもよい。例えば、図３に示すタイミングチャートにおいて、データ書き込み期間は、時刻Ｔ２からＴ３の期間であってもよい。この期間はリセット期間であって、選択信号Ｓ１がＬｏｗであり、リセット電位が駆動トランジスタＭ３のゲートに与えられている。トランジスタＭ８はＯＦＦであり、データ線からのデータ信号は、保持容量Ｃｓｔに与えられることなく、補助容量Ｃｄ１、Ｃｄ２に与えられる。

［補助容量の条件］
以下において、補助容量Ｃｄ１及びＣｄ２の条件の例を説明する。図２及び３を参照して説明したように、選択信号Ｓ３がＬｏｗであるＶｔｈ補正期間において、ノードＮ２の電位は、データ信号の電位Ｖｄａｔａに維持されていることが望ましい。補助容量の総補助容量値(Ｃｄ１＋Ｃｄ２)が小さいと、ノードＮ２の電位は急速に低下するため、補正機構が停止する。そのため、十分な大きさの総補助容量値Ｃｄを有する補助容量を画素回路の含めることで、ノードＮ２における電荷保持作用により、補正期間中のノードＮ２の電位変動を抑制し、補正動作を継続させることができる。

図４は、図２及び３に示す画素回路における、Ｖｔｈ補正期間と、イメージリテンションとの関係のシミュレーション結果を示す。図４のグラフにおいて、横軸はＶｔｈ補正期間を示し、縦軸はイメージリテンション強度を表す指数を示す。指数が正値の場合、ネガ型のイメージリテンションであり、指数が負値の場合はポジ型のイメージリテンションであり、指数が０から離れる程、イメージリテンションが大きいことを示す。データ書き込み期間（１Ｈ期間）は、４．２μｓであり、保持容量Ｃｓｔの容量値、８０ｆＦである。データ書き込み期間は、水平選択期間とも呼ばれる。

グラフの異なる線は、二つの補助容量Ｃｄ１、Ｃｄ２の容量の異なる総補助容量値Ｃｄのシミュレーション結果を示す。線４２１は、補助容量の総計容量値が０である画素回路のデータを示す。線４２２は、補助容量の総計容量値が４０ｆＦである画素回路のデータを示す。線４２３は、補助容量の総計容量値が８０ｆＦである画素回路のデータを示す。線４２４は、補助容量の総計容量値が１６０ｆＦ又２４０ｆＦである画素回路のデータを示す。

イメージリテンション強度指数は、次のように定義される。黒と白の市松模様を一定の時間表示した後、黒から中間階調に切替えたときのドレイン電流をＩ_１とし、白から中間階調に切替えたときのドレイン電流をＩ_２とすると、イメージリテンションン強度指数は、以下のように定義できる。
イメージリテンション強度指数＝２．０＊（Ｉ_１－Ｉ_２）／（Ｉ_１＋Ｉ_２）

この定義から、Ｉ_１＞Ｉ_２の時、すなわちイメージリテンション強度指数が正の場合、黒表示していた画素の電流（輝度）が白表示していた画素（輝度）より大きくなり、元の白黒市松模様と輝度が反転した残像となるため、これをネガ型のイメージリテンションと定義し、Ｉ_１＜Ｉ_２の場合は、ポジ型のイメージリテンションと定義する。

範囲４３０は、イメージリテンション強度指数が－２．０Ｅ－０３から２．０Ｅ－０３の範囲である。この範囲４３０は、発明者による実験結果により得られた、イメージリテンションの影響を無視できる範囲である。イメージリテンションは、駆動ＴＦＴのバイアス履歴に依存し、イメージリテンション強度指数は、白黒表示のストレス時間にほぼ比例して増大することが分かっている。

一般に、隣接する領域の輝度差が約±１％程度になると、残像として目視できるようになることが知られているが、本シミュレーションでは白黒表示ストレス時間が実際の製品のテスト条件の１／１０程度の短い時間であるため、イメージリテンション強度指数も小さくなっている。上記の範囲４３０は表示パネルの表示条件と、シミュレーションの条件の差を考慮して定めた範囲である。

図４に示すように、総補助容量値Ｃｄが４０ｆＦ以上である場合、Ｖｔｈ補正期間を適切に設定することで、イメージリテンション強度を範囲４３０内に含めることができる。さらに、総補助容量値Ｃｄが８０ｆＦ以上である場合、Ｖｔｈ補正期間を適切に設定することで、イメージリテンション強度をゼロにすることができる。

上述のように、保持容量の容量値は８０ｆＦであるので、総補助容量値が保持容量値の１／２以上とすることで、イメージリテンション強度を範囲４３０内に含めることができる。また、総補助容量値を保持容量値以上とすることで、イメージリテンション強度をゼロにすることができる。

図４に示すように、Ｃｄと補正期間の両方が過剰な場合、イメージリテンション強度指数は、負方向に大きくなりすぎる。適切にイメージリテンションを低減するためには、補正期間の長さを適切に設定することが重要である。以下において、補正期間について説明する。

図５は、図２及び３に示す画素回路における、総補助容量値と、イメージリテンションとの関係のシミュレーション結果を示す。図５のグラフにおいて、横軸は総補助容量値を示し、縦軸はイメージリテンション強度を示す。データ書き込み期間（１Ｈ期間）は、４．２μｓであり、保持容量Ｃｓｔの容量値、８０ｆＦである。

グラフの異なる線は、異なるＶｔｈ補正期間のシミュレーション結果を示す。線４４１は、Ｖｔｈ補正期間が１２．６μｓである画素回路のデータを示す。線４４２は、Ｖｔｈ補正期間が２１．０μｓである画素回路のデータを示す。線４４３は、Ｖｔｈ補正期間が２９．４μｓである画素回路のデータを示す。線４４４は、Ｖｔｈ補正期間が４２．０μｓである画素回路のデータを示す。

図５に示すように、Ｖｔｈ補正期間が２１．０μｓ以上、４２μｓ以下である場合、総補助容量値を適切に設定することで、イメージリテンション強度を範囲４３０内に含めることができる。データ書き込み期間（１Ｈ期間）は４．２μｓであるので、Ｖｔｈ補正期間を５Ｈ以上、１０Ｈ以下とすることで、イメージリテンション強度を範囲４３０内に含めることができる。

図６は、図２及び３に示す画素回路のシミュレーション結果を、他の観点から示すグラフである。横軸は、（Ｃｄ／Ｃｓｔ）×（補正期間／データ書き込み期間）³を示し、縦軸はイメージリテンション強度を示す。Ｃｄは総補助容量値を示し、Ｃｓｔは保持容量の容量値を示す。なお、Ｃｄと補正期間の異なる組み合わせが、横軸の同一の値を示し、縦軸の異なる値を示し得る。図６において、矩形で示される範囲４４０は、イメージリテンション強度指数が－２．０Ｅ－０３から２．０Ｅ－０３の範囲である。図６のグラフからわかるように、以下の条件を満たすことで、イメージリテンション強度を、上記所望範囲内に含めることができる。
１００≦（Ｃｄ／Ｃｓｔ）×（補正期間／データ書き込み期間）³≦７００

［デバイス構造］
以下において、画素回路のデバイス構造の例を説明する。図７は、積層方向において見た画素回路のデバイス構造例を模式的に示す、平面図である。図７は、画素回路におけるポリシリコン層及び導体層を示す。白の矩形は、異なる導体層のコンタクト部を示す。コンタクト部は、積層方向に絶縁層を貫通するビアホール内に形成された導体部である。

伝送線Ｍ１Ｓ１、Ｍ１Ｓ２、Ｍ１Ｓ３、Ｍ１Ｅは、それぞれ、選択信号Ｓ１、Ｓ２、Ｓ３及び発光制御信号Ｅｍを伝送する。これらは、第１金属層に含まれる。第１金属層は導体層である。図７の例において、これらはＸ軸方向に延びている。図７の例において、選択信号Ｓ１は、一つ前の行の選択信号Ｓ２と共通である。

図２を参照して説明したように、画素回路は、トランジスタＭ１～Ｍ８を含む。トランジスタのチャネルは、ポリシリコン層ｐ－Ｓｉに含まれる。図７において、ポリシリコン層ｐ－Ｓｉは同一のパターンで示されている。トランジスタＭ１～Ｍ８のゲート電極は、第１金属層に含まれる。図７は、駆動トランジスタＭ３のゲート電極を符号Ｍ１Ｇで指示している。

導体部ＭＣＰは、駆動トランジスタＭ３のゲート電極Ｍ１Ｇの全域を覆う。導体部ＭＣＰは、コンタクトホールを介してアノード電源電位ＶＤＤを伝送する電源線Ｍ２Ｖに接続される。導体部ＭＣＰは、第１金属層より上層の中間導体層に含まれる。導体部ＭＣＰの一部は、保持容量Ｃｓｔに含まれる。中間導体層は、さらに、Ｘ軸方向に延び、基準電位Ｖｒｓｔを伝送する、伝送線ＭＣＶ及びＭＣＶ２を含む。伝送線Ｍ２Ｖ及びＭ２ＤはＹ軸方向において延び、それぞれ、アノード電源電位ＶＤＤ及びデータ信号Ｖｄａｔａを伝送する。これらは、中間導体層より上層の第２金属層に含まれる。第２金属層は導体層である。

容量電極Ｍ３Ｃは、第２金属層より上層の第３金属層に含まれる。第３金属層は導体層である。容量電極Ｍ３Ｃは、第２金属層のコンタクト部Ｍ２Ｃを介して、トランジスタＭ２及びＭ８のソース／ドレインに接続されている。容量電極Ｍ３Ｃは、図２に示す画素回路における、補助容量Ｃｄ１及び補助容量Ｃｄ２の共通電極である。

容量電極Ｍ３Ｃは、アノード電源電位ＶＤＤを伝送する電源線Ｍ２Ｖの少なくとも一部を覆う。補助容量Ｃｄ１は、容量電極Ｍ３Ｃと電源線Ｍ２Ｖとの間で構成される。さらに、ＯＬＥＤ素子のアノード電極ＲＥは、容量電極Ｍ３Ｃの少なくとも一部を覆う。アノード電極ＲＥは、容量電極Ｍ３Ｃを含む第３金属層より上層である。補助容量Ｃｄ２は、容量電極Ｍ３Ｃとアノード電極ＲＥとの間で構成される。

図８は、図７におけるＶＩＩＩ－ＶＩＩＩ´切断線での断面構造を模式的に示す。図８は、主に、トランジスタＭ１、Ｍ２及び補助容量Ｃｄ２を示す。ポリイミドやガラスで形成された基板ＳＵＢ上に、画素回路の積層構造が形成されている。基板ＳＵＢ上に、例えばシリコン窒化物層である、下地層ＵＣが形成されている。ポリシリコン層ｐ－Ｓｉが、下地層ＵＣ上に積層されている。さらに、ゲート絶縁層ＧＩが、ポリシリコン層ｐ－Ｓｉを覆うように積層されている。ゲート絶縁層ＧＩは、例えば、シリコン酸化物やシリコン窒化物で形成される。

第１金属層が、ゲート絶縁層ＧＩ上に積層されている。具体的には、発光制御信号Ｅｍを伝送する伝送線Ｍ１Ｅ、選択信号Ｓ１、Ｓ２、Ｓ３をそれぞれ伝送する伝送線Ｍ１Ｓ１、Ｍ１Ｓ２、Ｍ１Ｓ３が図示されている。図８において、伝送線Ｍ１Ｓ２は、トランジスタＭ２のゲート電極に対応する。第１金属層は、例えば、Ｗ、Ｍｏ、Ｔａ等の高融点金属又はこれらの合金で形成することができる。

層間絶縁層ＩＭＤが、第１金属層を覆うように積層されている。層間絶縁層ＩＭＤは、例えば、シリコン酸化物又はシリコン窒化物で形成できる。中間導体層は、層間絶縁層ＩＭＤ上に積層されている。具体的には、基準電位の伝送線ＭＣＶ及び保持容量の一部を構成する導体部ＭＣＰが図示されている。中間導体層は、例えば、Ｗ、Ｍｏ、Ｔａ等の高融点金属又はこれらの合金や、Ａｌ単層又はＴｉ／Ａｌ／Ｔｉの積層構造を有することができる。

層間絶縁層ＩＬＤが、中間導体層を覆うように積層されている。層間絶縁層ＩＬＤは、例えば、シリコン酸化物又はシリコン窒化物で形成できる。第２金属層が、層間絶縁層ＩＬＤ上に形成されている。図７は、アノード電源電位ＶＤＤの伝送線Ｍ２Ｖ、データ信号Ｖｄａｔａの伝送線Ｍ２Ｄを示し、さらに、コンタクト部Ｍ２Ｃを示す。伝送線Ｍ２Ｖ、Ｍ２Ｄ及びコンタクト部Ｍ２Ｃは、層間絶縁層ＩＬＤ及びゲート絶縁層ＧＩを貫通するビアホールを介して、ポリシリコン層Ｐ－Ｓｉに接触している。

パッシベーション層ＰＡＳ及びその上の平坦化層ＰＬＮ１が、それらの下層を覆うように形成されている。これらは、有機又は無機絶縁体で形成することができる。容量電極Ｍ３Ｃを含む第３金属層は、平坦化層ＰＬＮ１に形成されている。容量電極Ｍ３Ｃは、平坦化層ＰＬＮ１及びパッシベーション層ＰＡＳを貫通するビアホールを介して、コンタクト部Ｍ２Ｃに接触している。

平坦化層ＰＬＮ２が、その下層を覆うように形成されている。平坦化層ＰＬＮ２は、有機又は無機絶縁体で形成することができる。ＯＬＥＤ素子のアノード電極ＲＥが、平坦化層ＰＬＮ２上に形成されている。アノード電極ＲＥは、例えば、ＩＴＯ／Ａｇ／ＩＴＯ構造又はＩＺＯ／Ａｇ／ＩＺＯ構造を有する。

アノード電極ＲＥの一部は、平坦化層ＰＬＮ２を挟んで容量電極Ｍ３Ｃと対向し、補助容量Ｃｄ２を構成している。このように、アノード電極ＲＥと第３金属層の容量電極Ｍ３Ｃとの間で補助容量Ｃｄ２を構成することで、保持容量ＣｓｔのＶｔｈ補正を行うための補助電圧を保持する容量値を効果的に増加させることができる。

図９は、図７におけるＩＸ－ＩＸ´切断線での断面構造を模式的に示す。図９は、駆動トランジスタＭ３及びその周辺の断面構造を示す。駆動トランジスタＭ３のゲート電極Ｍ１Ｇは、ゲート絶縁層ＧＩを挟んでポリシリコン層ｐ－Ｓｉのチャネルを覆い、チャネルを流れる電流量を制御する。

中間導体層の導体部ＭＣＰは、層間絶縁層ＩＭＤを挟んで、ゲート電極Ｍ１Ｇと対向している。さらに、導体部ＭＣＰは、層間絶縁層ＩＭＤを挟んで、アノード電源電位ＶＤＤの伝送線Ｍ２Ｖと対向している。導体部ＭＣＰを挟んで対向するゲート電極Ｍ１Ｇと伝送線Ｍ２Ｖとの間に、保持容量Ｃｓｔが構成される。

第２金属層のコンタクト部ＭＢは、層間絶縁層ＩＬＤ、導体部ＭＣＰの開口、及びゲート絶縁層ＧＩを貫通してゲート電極Ｍ１Ｇと接触している。コンタクト部ＭＢは、駆動トランジスタＭ３のゲート電極Ｍ１ＧとトランジスタＭ４のソース／ドレインとを接続する。

第２金属層のアノード電源電位ＶＤＤの伝送線Ｍ２Ｖは、パッシベーション層ＰＡＳ及び平坦化層ＰＬＮ１を挟んで、第３金属層の容量電極Ｍ３Ｃと対向している。補助容量Ｃｄ１は、伝送線Ｍ２Ｖと容量電極Ｍ３Ｃとの間に構成されている。図８にも示すように、補助容量Ｃｄ２は、アノード電極ＲＥと容量電極Ｍ３Ｃとの間で構成されている。

上述のように、アノード電源線と容量電極との間に補助容量を構成すると共に、容量電極とアノード電極との間に補助容量を構成することで、駆動トランジスタの制御電圧のＶｔｈ補正を適切に行うために要求される補助容量値を、狭い面積で実現することができる。

［他の構成例］
以下において、画素回路の異なる構成例を説明する。図２に示す画素回路４００から、トランジスタＭ８を省略することができる。図１０は、トランジスタＭ８を省略した画素回路の構造例を模式的に示す平面図である。以下において、図７に示す構造と相違を主に説明する。

図１０に示すように、画素回路は、伝送線Ｍ１Ｓ３を跨ぐ、第２金属層の電極部Ｍ２Ｅ１を含む。電極部Ｍ２Ｅ１は、コンタクト部Ｍ２ＣによってトランジスタＭ２のソース／ドレインに接続され、さらに、コンタクト部Ｍ２Ｃ２によってトランジスタＭ１、Ｍ３のソース／ドレインに接続される。これにより、駆動トランジスタＭ８が省略される。図１０の構造と比較して、図７の構造は、伝送線Ｍ１Ｓ３を跨ぐ電極部Ｍ２Ｅ１を省略することができる。トランジスタＭ８は、回路素子数を増加させるが、デバイス構造をよりシンプルにすることができる。

図１１は、画素回路の他の回路構成例を示す。図２の画素回路４００との相違を主に説明する。画素回路５００は、Ｎ型トランジスタＭ１２、Ｍ１４、Ｍ１５、Ｍ１７、Ｍ１８を含む。これらは、図２に示す画素回路４００における、Ｐ型トランジスタＭ２、Ｍ４、Ｍ５、Ｍ７、Ｍ８に対応する。ＯＬＥＤ素子Ｅ１の駆動電流が通過するトランジスタＭ１、Ｍ３及びＭ６は、高い移動度を示すＰ型のポリシリコントランジスタである。

画素回路５００を制御する選択信号Ｓ１、Ｓ２、Ｓ３は、図３に示す時間変化と逆の変化を示す。つまり、図３における信号のＨｉｇｈとＬｏｗが、逆となる。発光制御信号Ｅｍの変化は、図３に示す変化と同様である。Ｎ型トランジスタは、例えば、酸化物半導体トランジスタである。酸化物半導体トランジスタは、ポリシリコントランジスタと比較して、リーク電流を低減できる。トランジスタＭ１２のリーク電流を低減することで、補助容量の電圧低下を抑制できる。また、トランジスタＭ１４及び１５のリーク電流を低減することで、保持容量の電圧低下を抑制できる。なお、図１１のＮ型トランジスタの一部はＰ型トランジスタでもよい。

図１２は、図１１に示す画素回路５００のデバイス構造例を模式的に示す平面図である。図７に示す構造例との差異を主に説明する。上述のように、図７の構造例におけるＰ型トランジスタＭ２、Ｍ４、Ｍ５、Ｍ７、Ｍ８が、それぞれ、Ｎ型トランジスタ１２、Ｍ１４、Ｍ１５、Ｍ１７、Ｍ１８に置き換えられている。Ｐ型トランジスタはポリシリコンＴＦＴであり、Ｎ型トランジスタは酸化物半導体ＴＦＴである。酸化物半導体は、例えば、ＩｎＧａＺｎＯやＺｎＯである。

図１２において、酸化物半導体層ＸＯは、トランジスタＭ１２、Ｍ１４、Ｍ１５、Ｍ１７、Ｍ１８のチャネルを含む。第２金属層の電極Ｍ２Ｅ５、Ｍ２Ｅ６、Ｍ２Ｅ７は、それぞれ、導電型の異なるトランジスタのソース／ドレインを相互接続する。具体的には、電極Ｍ２Ｅ５は、Ｐ型トランジスタＭ１とＮ型トランジスタＭ１８を接続する。電極Ｍ２Ｅ６は、Ｐ型トランジスタＭ３、Ｍ６とＮ型トランジスタＭ１４を接続する。電極Ｍ２Ｅ７は、Ｐ型トランジスタＭ６とＮ型トランジスタＭ１７を接続する。

選択信号Ｓ１、Ｓ２、Ｓ３を伝送する伝送線ＭＤＳ１、ＭＤＳ２、ＭＤＳ３は、第４金属層に含まれる。第４金属層は導体層である。後述するように、第４金属層は、中間金属層と第２金属層との間の層である。

図１３は、図１２における、ＸＩＩＩ－ＸＩＩＩ´切断線での断面構造を模式的に示す。図８に示す構造例との相違を主に説明する。酸化物半導体層ＯＸとゲート絶縁層ＧＩ２は、層間絶縁層ＩＬＤとパッシベーション層ＰＡＳの間で積層されている。酸化物半導体層ＯＸは層間絶縁層ＩＬＤ上に形成され、ゲート絶縁層ＧＩ２で覆われている。

第２金属層の電極Ｍ２Ｅ５は、ポリシリコントランジスタＭ１のソース／ドレインと、酸化物半導体トランジスタＭ１２のソース／ドレインを相互接続している。具体的には、第２金属層の電極Ｍ２Ｅ５は、パッシベーション層ＰＡＳ、ゲート絶縁層ＧＩ２、層間絶縁層ＩＬＤ、層間絶縁層ＩＭＤ、及びゲート絶縁層ＧＩを貫通するビアホールを介して、Ｐ型トランジスタＭ１のソース／ドレインに接触している。さらに、第２金属層の電極Ｍ２Ｅ５は、パッシベーション層ＰＡＳ及びゲート絶縁層ＧＩ２を貫通するビアホールを介して、Ｎ型トランジスタＭ１２のソース／ドレインに接触している。

選択信号Ｓ１、Ｓ２、Ｓ３を伝送する伝送線ＭＤＳ１、ＭＤＳ２、ＭＤＳ３は、第４金属層に含まれる。第４金属層は、例えば、例えば、Ｗ、Ｍｏ、Ｔａ等の高融点金属又はこれらの合金で形成することができる。第４金属層は、ゲート絶縁層ＧＩ２とパッシベーション層ＰＡＳの間に形成されている。第４金属層は、中間導体層と第２金属層との間の金属層（導体層）である。

図２に示す画素回路４００と同様に、図１１に示す画素回路５００からトランジスタＭ１８を省略することが可能である。図１４は、トランジスタＭ１８を除いた画素回路５００のデバイス構造例を示す平面図である。図１２に示す構造例における電極Ｍ２Ｅ５に代えて、電極Ｍ２Ｅ８が使用されている。

電極Ｍ２Ｅ８は、第２金属層に含まれ、導体部ＭＣＰ及び伝送線ＭＤＳ３を跨いて、Ｐ型トランジスタＭ１のソース／ドレインとＮ型トランジスタＭ１２のソース／ドレインとを相互接続している。画素回路５００において、トランジスタＭ１８を実装することで、画素回路のデバイス構造をよりシンプルなものとすることができる。

図１５は、画素回路の他の回路構成例を示す。図２の画素回路４００との相違を主に説明する。画素回路６００は、図２の画素回路４００の構成に加えて、第３の補助容量Ｃｄ３及び第２の容量電極ＳＨを含む。第３の補助容量Ｃｄ３の一端は第２の容量電極ＳＨであり、他端はノードＮ２に接続されている。第２の容量電極ＳＨには固定電位が与えられてよい。他の構成は画素回路４００と同様である。

図１６は、図１５の画素回路のデバイス構造例を示す平面図である。図１７は、図１６におけるＸＶＩＩ－ＸＶＩＩ´切断線での断面構造を模式的に示す。図１８は、図１６におけるＸＶＩＩＩ－ＸＶＩＩＩ´切断線での断面構造を模式的に示す。以下において、図７から９を参照して説明した構造例との差異を主に説明する。

図１６から１８に示す構造例は、基板ＳＵＢと下地絶縁膜ＵＣとの間に、第２の容量電極ＳＨを含む。図１６に示すように、平面視において、第２の容量電極ＳＨは、駆動トランジスタＭ３の下に配置され、第２の容量電極ＳＨの少なくとも一部は駆動トランジスタＭ３と重なる。

第２の容量電極ＳＨの電位は固定電位であってよく、例えば、グラウンド電位である。駆動トランジスタＭ３のドレインを構成するポリシリコン層ｐ－Ｓｉと第２の容量電極ＳＨとによって、第３の補助容量Ｃｄ３を形成する。なお、図１６から１８示す構造例は容量電極Ｍ３Ｃを含むが、容量電極Ｍ３Ｃは省略されてもよい。

補助容量の総容量を大きく取れるので、高精細化して画素サイズが縮小しても補助容量の適切な容量値を確保できるので、残像を効果的に制御できる。また、基板にポリイミドフィルムを用いた際に問題となる、ポリイミド中の固定電荷発生による駆動トランジスタの電流ドリフトを、第２の容量電極の層によって遮蔽し、駆動トランジスタを安定化できる。これによって、パネル起動初期における輝度ドリフトや、残像、特に長時間ストレスによって生じる残像を抑制できる。

図１９は、画素回路の他の回路構成例を示す。図１１の画素回路５００との相違を主に説明する。画素回路７００は、図１１の画素回路５００の構成に加えて、第３の補助容量Ｃｄ３及び第２の容量電極ＳＨを含む。第３の補助容量Ｃｄ３の一端は第２の容量電極ＳＨであり、他端はノードＮ２に接続されている。第２の容量電極ＳＨには固定電位が与えられてよい。他の構成は画素回路５００と同様である。

図２０は、図１９に示す画素回路のデバイス構造例を模式的に示す、平面図である。図２１は、図２０におけるＸＸＩ－ＸＸＩ´切断線での断面構造を模式的に示す。以下において、図１２及び１３を参照して説明した構造例との差異を主に説明する。

図２０および２１に示す構造例は、基板ＳＵＢと下地絶縁膜ＵＣとの間に、第２の容量電極ＳＨを含む。図２０に示すように、平面視において、第２の容量電極ＳＨは、駆動トランジスタＭ３の下に配置され、第２の容量電極ＳＨの少なくとも一部は駆動トランジスタＭ３と重なる。

第２の容量電極ＳＨの電位は固定電位であってよく、例えば、グラウンド電位である。駆動トランジスタＭ３のドレインを構成するポリシリコン層ｐ－Ｓｉと第２の容量電極ＳＨとによって、容量Ｃｄ３を形成する。なお、図２０及び２１に示す構造例は容量電極Ｍ３Ｃを含むが、容量電極Ｍ３Ｃは省略されてもよい。

さらに、酸化物半導体トランジスタＭ１２、Ｍ１７、Ｍ１８をデュアルゲートＴＦＴとするため、ボトムゲート配線ＭＣＳ２、ＭＣＳ３が追加されている。ボトムゲート配線ＭＣＳ２、ＭＣＳ３は、層間絶縁層ＩＭＤと層間絶縁層ＩＬＤとの間に配置されている。図に示す構造例において、平面視において、ボトムゲート配線ＭＣＳ２とトップゲート配線ＭＤＳ２が重なり、ボトムゲート配線ＭＣＳ３とトップゲート配線ＭＤＳ３が重なっている。トップゲート配線ＭＤＳ２とボトムゲート配線ＭＣＳ２、トップゲート配線ＭＤＳ３とボトムゲート配線ＭＣＳ３とは、例えば表示領域外部で接続され、トップゲートとボトムゲートは同電位で駆動される。

本構造例によれば、基板にポリイミドフィルムを用いた際に問題となる、ポリイミド中の固定電荷発生による酸化物半導体トランジスタのＶｔｈドリフトを、ボトムゲート配線によって遮蔽し、特性を安定化できる。酸化物半導体トランジスタをデュアルゲート構造とすることで、ショートチャネル効果を抑制できる。これにより酸化物半導体トランジスタの短チャネル化が可能となり、その駆動能力が向上し、高精細画素のレイアウトが可能となる。

以上、本開示の実施形態を説明したが、本開示が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本開示の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。

１０ ＯＬＥＤ表示装置、１００ ＴＦＴ基板、１１４ カソード電極形成領域、１２５ 表示領域、１３１ 走査回路、１３４ ドライバＩＣ、１３６ デマルチプレクサ、Ｃｓｔ 保持容量、Ｅ１ ＯＬＥＤ素子、ＧＩ ゲート絶縁層、ＩＬＤ 層間絶縁層、ＩＭＤ 層間絶縁層、Ｍ１－Ｍ８、Ｍ１２、Ｍ１４、Ｍ１５、Ｍ１７、Ｍ１８ トランジスタ、Ｎ１、Ｎ２、Ｎ３ ノード、Ｎ１Ｓ ノード電位、ｐ-Ｓｉ ポリシリコン膜、ＰＮＬ１、ＰＮＬ２ 平坦化層、ＰＡＳ パッシベーション層、ＳＵＢ 基板、ＵＣ 下地層、ＳＨ 第２の容量電極

Claims (15)

1. 発光素子の発光を制御する画素回路であって、
   発光素子と、
   前記発光素子への駆動電流を制御する駆動トランジスタと、
   前記駆動トランジスタの制御電圧を保持する保持容量と、
   前記駆動トランジスタのゲートとドレインとの間の接続と切断とを切り替える、第１スイッチトランジスタと、
   データ線と前記駆動トランジスタとの間において、データ線から前記駆動トランジスタ及び前記第１スイッチトランジスタを介した前記保持容量へのデータ信号の伝送の有無を切り替える、第２スイッチトランジスタと、
   前記第２スイッチトランジスタと前記駆動トランジスタとの間において、前記データ線からのデータ信号に応じた補助電圧を保持する補助容量と、
   を含み、
   前記第２スイッチトランジスタと前記第１スイッチトランジスタが共にＯＮの第１期間の後、前記第２スイッチトランジスタがＯＦＦで前記第１スイッチトランジスタがＯＮの第２期間が続き、
   前記補助容量は、前記第１期間において、前記データ線からのデータ信号に応じた前記補助電圧を保持し、前記第２期間において保持している前記補助電圧に応じた電位を前記保持容量に対して与え、
   前記補助容量の容量値は、前記保持容量の容量値の１／２以上である、画素回路。
2. 請求項１の画素回路であって、
   前記補助容量の容量値は、前記保持容量の容量値以上である、画素回路。
3. 請求項１の画素回路であって、
   前記第１期間及び第２期間の総計は、前記第１期間の５倍以上、１０倍以下である、
   画素回路。
4. 請求項１の画素回路であって、
   前記第１期間及び前記第２期間の総計を前記第１期間で割った値の３乗と、前記補助容量を前記保持容量で割った値との、積は、１００以上、７００以下である、
   画素回路。
5. 請求項１の画素回路であって、
   第２補助容量をさらに含み、
   前記補助容量は、前記第２スイッチトランジスタと前記駆動トランジスタとの間のノードと前記発光素子のアノード電源電位を伝送する伝送線との間に存在し、
   前記第２補助容量は、前記ノードと前記発光素子のアノード電極との間に構成されている、
   画素回路。
6. 請求項１の画素回路であって、
   前記第２スイッチトランジスタと前記駆動トランジスタとの間に第３スイッチトランジスタをさらに含み、
   前記第３スイッチトランジスタは、前記第１スイッチトランジスタと同一の制御信号で制御される、
   画素回路。
7. 請求項６に記載の画素回路であって、
   前記駆動トランジスタはＰ型ポリシリコン半導体トランジスタであり、
   前記第１スイッチトランジスタ、前記第２スイッチトランジスタ及び前記第３スイッチトランジスタは、Ｎ型酸化物半導体トランジスタである、
   画素回路。
8. 請求項１の画素回路であって、
   前記駆動トランジスタの半導体層より下層の電極層をさらに含み、
   前記補助容量は、前記第２スイッチトランジスタと前記駆動トランジスタとの間のノードと前記発光素子のアノード電源電位を伝送する伝送線との間に存在し、
   前記駆動トランジスタの前記半導体層と前記電極層との間に第３補助容量が構成されている、
   画素回路。
9. 請求項７に記載の画素回路であって、
   前記第１スイッチトランジスタ、前記第２スイッチトランジスタ及び前記第３スイッチトランジスタは、デュアルゲート構造を有する、
   画素回路。
10. 発光素子の発光を制御する画素回路であって、
    発光素子と、
    前記発光素子への駆動電流を制御する駆動トランジスタと、
    前記駆動トランジスタの制御電圧を保持する保持容量と、
    前記駆動トランジスタのゲートとドレインとの間の接続と切断とを切り替える第１スイッチトランジスタと、
    データ線と前記駆動トランジスタとの間において、データ線から前記駆動トランジスタ及び前記第１スイッチトランジスタを介した前記保持容量へのデータ信号の伝送の有無を切り替える、第２スイッチトランジスタと、
    前記第２スイッチトランジスタと前記駆動トランジスタとの間において、前記データ線からのデータ信号に応じた補助電圧を保持する第１補助容量及び第２補助容量と、
    を含み、
    前記第１補助容量は、前記第２スイッチトランジスタと前記駆動トランジスタとの間のノードと前記発光素子のアノード電源電位を伝送するアノード電源線との間に存在し、
    前記第２補助容量は、前記ノードと前記発光素子のアノード電極との間に構成されている、
    画素回路。
11. 請求項１０に記載の画素回路であって、
    前記第２スイッチトランジスタと前記駆動トランジスタとの間に第３スイッチトランジスタをさらに含み、
    前記第３スイッチトランジスタは、前記第１スイッチトランジスタと同一の制御信号で制御される、
    画素回路。
12. 請求項１１に記載の画素回路であって、
    前記駆動トランジスタはＰ型ポリシリコン半導体トランジスタであり、
    前記第１スイッチトランジスタ、前記第２スイッチトランジスタ及び前記第３スイッチトランジスタは、Ｎ型酸化物半導体トランジスタである、
    画素回路。
13. 請求項１０に記載の画素回路であって、
    前記駆動トランジスタのゲートを含む第１導体層と、
    前記アノード電源線及び前記データ線を含む第２導体層と、
    前記第１導体層及び前記第２導体層より上層の第３導体層と、
    を含み、
    前記アノード電極は、前記第３導体層より上層に位置し、
    前記第３導体層は、容量電極を含み、
    前記容量電極は、前記第２スイッチトランジスタのソース／ドレインに接続され、
    前記第１補助容量は、前記容量電極と前記アノード電源線との間に構成され、
    前記第２補助容量は、前記容量電極と前記アノード電極との間に構成されている、
    画素回路。
14. 請求項１０の画素回路であって、
    前記駆動トランジスタの半導体層より下層の電極層をさらに含み、
    前記駆動トランジスタの前記半導体層と前記電極層との間に第３補助容量が構成されている、
    画素回路。
15. 請求項１２に記載の画素回路であって、
    前記第１スイッチトランジスタ、前記第２スイッチトランジスタ及び前記第３スイッチトランジスタは、デュアルゲート構造を有する、
    画素回路。
    

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