CN109104880A - 用于增强的开状态和关状态性能的带有阈值电压切换的基于铁电的场效应晶体管 - Google Patents

用于增强的开状态和关状态性能的带有阈值电压切换的基于铁电的场效应晶体管 Download PDF

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Abstract

本文中公开了对于用于增强RF开关晶体管开状态和关状态性能的带有阈值电压（VT）切换的基于铁电的场效应晶体管（FET）的技术。采用能够在两种铁电状态之间切换的铁电栅极电介质层能够实现在晶体管关状态（VT,hi）期间的更高VT和在晶体管开状态（VT,lo）期间的更低VT。相应地，晶体管开状态电阻（Ron）能够由于可用的相对高的栅极过压（Vg,on‑VT,lo）而被保持，同时由于高VT,hi‑Vg,off值而在晶体管关状态中仍操纵相对高的最大RF功率。因此，RF开关晶体管的Ron能够被改进而不牺牲最大RF功率，和/或反之亦然，最大RF功率能够被改进而不牺牲Ron。铁电层（例如，包括HfxZryO）能够在晶体管栅极电介质层与栅极电极之间被形成以实现此类益处。

Description

用于增强的开状态和关状态性能的带有阈值电压切换的基于 铁电的场效应晶体管
背景技术
在无线通信和功率管理领域中，各种组件能够使用诸如晶体管的半层体装置来实现。例如，在射频（RF）通信中，RF前端是对于在天线与数字基带系统之间电路的通用术语，并且RF前端可包括多个基于晶体管的组件，举一些示例，诸如开关和放大器。半导体装置是利用半导体材料的电子属性的电子组件，举几个示例，半导体材料诸如硅（Si）、锗（Ge）和砷化镓（GaAs）。场效应晶体管（FET）是半导体装置，其包括三个端子：栅极、源栅和漏极。FET使用由栅极施加的电场来控制沟道的电导率，电荷载体（例如，电子或空穴）通过沟道从源极流到漏极。一些FET具有称为体（body）或衬底的第四端子，其能够用于偏置晶体管。金属氧化物半导体FET（MOSFET）配置有在晶体管的栅极与体之间的绝缘物，并且MOSFET通常被用于放大或切换电子信号。在一些情况下，MOSFET在栅极的任一侧上包括侧壁间隔物（或所谓的栅极间隔物），其例如能够帮助确定沟道长度并且能够有助于替换栅极的过程。
附图说明
图1A-D帮助图示在RF开关晶体管开状态电阻（Ron）与给定固定供应电压的情况下能够被操纵的最大RF功率之间的折衷，使得一方的改进在传统上导致另一方的降级。
图2图示了根据本公开一些实施例的可用于形成在栅极堆叠中包括铁电层的基于铁电的晶体管的层的示例堆叠。
图3图示了根据本公开一些实施例的在栅极堆叠中包括铁电层的示例基于铁电的晶体管。注意，示出的结构是沿与栅极正交的方向所取的横截面视图。
图4A-C图示了根据本公开的一些实施例的类似于图3的示例结构的示例基于铁电的晶体管结构，但包括了相对变化。
图5A-B图示了根据本公开的一些实施例的在图4C的示例结构中指示的A-A虚线方形部分的放大（blow out）视图。图5A对应于在晶体管开状态中的基于铁电的晶体管栅极堆叠层，而图5B对应于在晶体管关状态中的基于铁电的晶体管栅极堆叠层。
图6图示了根据本公开的一些实施例的通过使用本文中公开的技术形成的集成电路结构或装置实现的计算系统。
通过结合本文中描述的图形阅读以下详细描述，将更好地理解所述实施例的这些和其它特征。在图中，在各种图形中图示的每个相同或几乎相同组件可由类似标号表示。为简明起见，可能未在每个图中标出每个组件。此外，如将领会的，图形不一定按比例绘制或者无意将描述的实施例限制到示出的特定配置。例如，尽管一些图形一般上指示直线、直角和平滑表面，但考虑到制作工艺的实际限制，公开技术的实际实现可具有不完美的直线和直角，并且一些特征可具有表面形貌，或者在其它情况下是非平滑的。总之，提供附图仅用于示出示例结构。
具体实施方式
射频（RF）开关晶体管性能以其开状态电阻（Ron）和给定固定供应电压能够被操纵的最大RF功率为特性。例如，RF开关晶体管的Ron能够确定插入损耗及开关的最终大小。Ron越低，RF开关就能够越小，并且因此对于紧凑型前端解决方案（诸如在移动手持机和RF基站中的那些解决方案）是更希望的。固定负供应电压和阈值电压确定能够由RF开关容纳的最大电压摆动和因此确定能够由RF开关操纵的最大RF功率。移动手持机中的开关在天线一般操纵1-2W的RF功率。基于晶体管的RF开关要求的大的峰值电压通过堆叠串联的晶体管来操纵。例如，绝缘体上硅（SOI）配置要求串联连接的10-14个晶体管以操纵能够例如在30V达到峰值的此类大的电压摆动。对于基于晶体管的RF开关，希望的是最小化需要被串联堆叠的晶体管的数量以便降低电路的物理面积。对于带有给定供应电压的场效应晶体管（FET），Ron和最大RF功率在传统上对于彼此被折衷，使得改进一个导致另一个的降级。因此，将希望的是改进晶体管的Ron而不献出最大RF功率惩罚，或反之亦然，将希望的是增大晶体管的最大RF功率而不献出RON惩罚。
图1A-D帮助进一步图示了与传统RF开关场效应晶体管（FET）关联的上面提及的缺陷。图1A图示了对于带有0.75 V的阈值电压（VT）的传统FET的FET Is-Vg曲线图110。注意，Is代表晶体管源级电流，并且Vg代表晶体管栅极电压。还要注意，包括方形的曲线与Ron有关（以欧姆微米表示），并且另一曲线与Is（以安培/微米表示）有关，如由对应箭头所指示的。为便于说明，对于此RF开关的电压供应对于开状态Vg（Vg,on）被固定在2.5 V和对于关状态Vg（Vg,off）被固定在-0.5 V。在此示例情况下，在关状态期间最大RF摆动电压具有2（VT-Vg,off）=2（0.75 V-（-0.5 V））=2.5 V的正反峰间隔值（peak-to-peak amplitude）。图1B中示出了随着时间的最大RF摆动电压的对应图示120。由于2.5 V-0.75 V=1.75 V的大Vg,on-VT值，Ron在此示例情况中是相对好或适合的。图1C图示了对于带有2 V的VT的传统FET的第二FET Is-Vg曲线图130。以前对于曲线图110描述的其它相关参数同样适用于曲线图130。在此示例情况下，最大RF摆动电压具有2（2 V-（-0.5V））=5V的正反峰间隔值。图1D中示出了随着时间的最大RF摆动电压的对应图示140。相应地，在关状态中操纵的最大RF功率由于VT的更改而已从2.5 V增大到5 V。然而，Ron由于2.5 V-2 V=0.5 V的小Vg,on-VT而被降级。换而言之，与第一情况（图1A-B中所图示的）相比，在第二情况（图1C-D中所图示的）中最大RF功率的增大/改进导致增大/降级的Ron。如也能理解的，相反，与第二情况相比在第一情况中Ron的减小/改进导致减小/降级的最大RF功率。
因此，并且根据本公开的一个或多个实施例，提供了用于增强的RF开关晶体管开状态和关状态性能的带有阈值电压切换的基于铁电的场效应晶体管（FET）的技术。铁电材料特性在于具有响应于外部电场的应用而能够被反转的自发电极化。在一些实施例中，采用能够在两种铁电状态之间切换的铁电栅极电介质层能够实现在晶体管关状态期间的更高VT（VT,hi）和在晶体管开状态期间的更低VT（VT,lo）。相应地，在此类实施例中，Ron能够由于可用的高栅极过压（overdrive）（Vg,on - VT,lo）而在晶体管开状态期间保持相对低，同时由于高VT,hi-Vg,off值而在晶体管关状态中仍操纵相对高的最大RF功率。因此，在此类实施例中，RF开关晶体管的Ron能够被改进而不牺牲最大RF功率，和/或反之亦然，最大RF功率能够被改进而不牺牲Ron。如按照本公开将是显而易见的，铁电层能够在晶体管的栅极电介质与栅极电极之间被形成，以实现在晶体管关状态期间的VT,hi和在晶体管开状态期间的VT,lo。在一些实施例中，铁电层可包括任何适合的铁电材料，举一些示例，诸如HfxZryO、PbZrO3、PbTiO3、PbZrxTi1-xO3、BaxSr1-xTiO3、SrBi2Ta2O9、BiLa4Ti3O12、BaMgF4、Bi4Ti3O12和Pb5Ge3O11。在一些实施例中，晶体管沟道材料可包括任何适合的半导体材料。例如，在一些此类实施例中，晶体管沟道材料可包括氮化镓（GaN），因为GaN包括宽带隙和对于RF开关晶体管的其它希望的属性，诸如例如在指定漏极击穿电压包括相对低Ron的标度属性。按照本公开，许多变化和配置将是显而易见的。
本文中提供的技术和结构的使用可以是使用工具可检测的，举几个适合的示例分析工具，诸如：包括扫描/透射电子显微术、扫描透射电子显微术（STEM）和反射电子显微术（REM）的电子显微术；复合映射；x射线结晶学或衍射（XRD）；次级离子质谱法（SIMS）；飞行时间SIMS（ToF-SIMS）；原子探针成像或层析；局部电极原子探针（LEAP）技术；3D层析；或高分辨率物理或化学分析。具体地说，在一些实施例中，此类工具可指示具有如本文中所述配置的栅极堆叠结构的集成电路或晶体管装置。例如，在一些实施例中，此类结构可包括在栅极电介质与金属栅极之间的铁电层。进一步，此类铁电层可通过例如首先使用横截面分析来识别包括该层的结构（例如，通过晶体管使用SEM、TEM或STEM），并且随后执行对于结构层上的材料的成分的分析（例如，使用成分映射）以识别铁电层展示铁电属性和/或包括铁电材料，诸如本文中描述的铁电材料的一个或多个。在一些实施例中，本文中描述的技术和结构能够用于以低递增成本产生高增加值RF功能性及按照本公开将显而易见的其它益处。在一些实施例中，例如通过测量实现的益处，诸如实现的Ron的改进而不降级由装置能够操纵的最大RF功率，和/或由装置能够操纵的最大RF功率的改进而不降级Ron，可检测到本文中提供的基于铁电的RF开关FET结构。例如，在一些实施例中，如按照本公开将是显而易见的，本文中描述的技术和结构能够实现高达75%的Ron降低/改进，而能够被操纵的最大RF功率未降级。
架构和方法
图2图示了根据本公开一些实施例的可用于形成在栅极堆叠中包括铁电层的基于铁电的晶体管的层的示例堆叠。图3图示了根据本公开一些实施例的在栅极堆叠中包括铁电层的示例基于铁电的晶体管。如基于本公开将是显而易见的，根据一些实施例，图2中示出的层的示例堆叠可用于形成图3的示例晶体管结构。如按照本公开也将是显而易见的，图3的晶体管装置可被用作RF开关晶体管或RF开关场效应晶体管（FET），其可被使用在RF基站和/或移动装置RF的RF前端的各种组件中。图2中示出的堆叠中的层可使用任何适合的技术来形成，诸如一个或多个沉积或生长工艺。在一些实施例中，可使用金属有机化学汽相沉积（MOCVD）、分子束外延（MBE）化学汽相沉积（CVD）、原子层沉积（ALD）、物理汽相沉积（PVD）、旋涂工艺、或如按照本公开将显而易见的任何其它适合工艺（一个或多个）来执行所述层中的一个或多个层的形成。图3的结构在本文中主要在平面式FET配置的上下文中被描绘和描述。然而，在一些实施例中，其它晶体管配置能够从本文中描述的技术中受益。例如，技术可用于形成具有非平面式配置的晶体管，诸如鳍式或finFET配置（例如，包括双栅极或三栅极配置）或全包围栅极配置（例如，包括一个或多个纳米线或纳米带）。进一步，在一些实施例中，取决于最终使用或目标应用，技术能够用于形成多种不同类型的晶体管，诸如MOSFET、隧道FET（TFET）、高电子迁移率晶体管（HEMT）或其它适合的晶体管架构。又进一步，在一些实施例中，技术能够用于形成包括p沟道和/或n沟道晶体管装置的集成电路，举一些示例，诸如p沟道MOSFET（PMOS）、n沟道MOSFET（NMOS）、p沟道TFET（PTFET）、n沟道TFET（NTFET）、p沟道HEMT（PHEMT）和/或n沟道HEMT（NHMET）。还进一步，在一些实施例中，技术可用于有益于在例如补充MOS（CMOS）或补充TFET（CTFET）装置中包括的p沟道或n沟道晶体管的任一个或两者。在一些实施例中，技术可用于有益于变化大小的装置，诸如在微米范围中或者在纳米范围中具有临界尺寸的晶体管装置（例如，在32、22、14、10、7或5 nm工艺节点或之外形成的晶体管）。
如在图2中所示出的，在可选衬底210的上方形成基层230。如基于本公开将是显而易见的，在此示例实施例中，基层230将包括晶体管沟道区域（例如，在图3中示出的沟道区域235）。衬底210是可选的，因为在一些实施例中，基层230可以是大块晶片，使得例如基层不在另一材料衬底上或上方形成，而是转而被用作衬底本身。然而，在图2中示出的层的示例堆叠中，衬底210是存在的，并且基层230在衬底210的上方被形成。在一些实施例中，衬底210（在存在的情况下）可包括：大块衬底，取决于最终使用或目标应用，包括诸如硅（Si）、锗（Ge）、SiGe或碳化硅（SiC）的IV族材料和/或III-V族材料和/或蓝宝石和/或任何其它适合的材料；绝缘体上的X（XOI）结构，其中X是上面提及的材料之一（例如，IV族和/或III-V族和/或蓝宝石），并且绝缘体材料是氧化物材料或电介质材料或某一其它电绝缘材料；或某一其它适合的多层结构，其中顶层包括上面提及的材料之一（例如，IV族和/或III-V族和/或蓝宝石）。注意，在本文中使用时，IV族材料包括至少一个IV族元素（例如，碳、硅、锗、锡、铅），举一些示例，诸如Si、Ge、SiGe或SiC。注意，在本文中使用时，III-V族材料包括至少一个III族元素（例如，铝、镓、铟、硼、铊）和至少一个V族元素（例如，氮、磷、砷、锑、铋），举一些示例，诸如氮化镓（GaN）、砷化镓（GaAs）、氮化铟镓（InGaN）和砷化铟镓（InGaAs）。虽然在此示例实施例中衬底210被示为具有类似于其它特征的厚度T1（垂直尺寸或层的堆叠的主轴尺寸）以便于说明，但在一些实例中，衬底210可比其它层更厚得多，诸如具有例如在50到950微米的范围中的厚度T1。在一些实施例中，取决于最终使用或目标应用，衬底210可被用于一个或多个其它集成电路（IC）装置，诸如各种二极管（例如，发光二极管（LED）或激光二极管）、各种晶体管（例如，MOSFET或TFET）、各种电容器（例如，MOSCAP）、各种微机电系统（MEMS）、各种纳米机电系统（NEMS）、各种传感器或任何其它适合传感器在或IC装置。相应地，在一些实施例中，如按照本公开将是显而易见的，本文中描述的晶体管结构可被包括在片上系统（SoC）应用中。
如按照本公开将是显而易见的，可选界面层220在一些实施例中可存在于基层230与衬底210之间。例如，在一示例实施例中，其中基层230是III-V材料，并且被形成在包括非III-V材料的衬底210上（例如，在Si、Ge、SiGe、SiC或蓝宝石衬底上），可选界面层220可被形成在III-V基层和衬底之间以例如改进生长条件和/或防止III-V基层与非III-V衬底材料起反应。在此类示例实施例中，界面层220可被视为成核层。进一步，在此类示例实施例中，界面层220可例如包括III-V材料，诸如AIN或低温GaN层（例如，以在700到950摄氏度的范围中的某个温度外延生长）。在另一示例实施例中，界面层220可包括如前面所述在XOI配置中的绝缘材料，其中绝缘层被夹在基层230与衬底210之间，以例如降低到衬底的寄生电容。例如，在此类一示例实施例中，绝缘体上硅（SOI）配置可采用硅衬底和硅基层，带有在硅层之间的电绝缘材料层，其中绝缘层可包括例如二氧化硅或蓝宝石。在其中界面层220是绝缘层的一些此类实施例中，它可以是例如隐埋氧化物（BOX）层。在一些实施例中，可选界面层220可具有包括多个材料层的多层结构。在一些实施例中，可选界面层220可或可不包括对在层的至少一部分中的一个或多个材料的含量进行分级（例如，增大和/或减小）。进一步，在一些此类实施例中，取决于最终使用或目标应用，界面层220（在存在的情况下）可具有任何适合的厚度，诸如在10 nm与2微米之间（例如，200 nm到1 微米）的厚度T2或任何其它适合的厚度。注意，为便于说明，衬底210和界面层220未在图3的结构中被示出。然而，在一些实施例中，可选层210和220之一或两者可在图3的结构中存在，即使它们未被示出。
如按照本公开将是显而易见的，基层230在一些实施例中可包括任何适合的材料，包括IV族材料（例如，Si、Ge、SiGe、SiC）和/或III-V族材料（例如，GaAs、InGaAs、GaN、InGaN）和/或任何其它适合的材料。在一些实施例中，例如，III族元素氮（III-N）材料可特别适合于基层230，因为III-N材料具有高（或宽）带隙和很适用于RF开关晶体管的沟道材料的其它希望的属性。在本文中以各种方式使用时，III-N材料包括一个或多个III族材料（例如，铝、镓和/或铟）与氮的化合物。相应地，在本文中以各种方式使用时，III-N材料包括但不限于GaN、InN、AlN、AlInN、AlGaN、InGaN和AlInGaN。在一些实施例中，基层230可具有包括多个材料层的多层结构。在一些实施例中，基层230可或可不包括对在层的至少一部分中的一个或多个材料的含量进行分级（例如，增大和/或减小）。在一些实施例中，取决于最终使用或目标应用，基层230可被形成以具有在50 nm与2微米之间（例如，200到800 nm）的厚度T3或任何其它适合的厚度。在其中衬底210不存在并且基层230是大块晶片的实施例中，则基层230可实质上更厚，诸如在厚度上大于例如100微米。
可选极化电荷感应层240在一些实施例中可在基层230包括例如III-V材料的情况下存在。例如，在图3的示例结构中，极化电荷感应层240存在，因为在该实施例中的基层230包括III-V材料。在一些此类实施例中，极化电荷感应层可包括任何适合的材料，诸如一个或多个III-V材料，并且更具体地说在一些实施例中，例如一个或多个III-N材料（GaN、InN、AlN、AlInN、AlGaN、InGaN和/或AlInGaN）。在一些实施例中，极化电荷感应层240（在存在的情况下）可包括铝和铟，使得该层包括例如AlN、AlGaN、InAlN和InAlGaN的至少之一。在一些实施例中，极化电荷感应层240可增大在晶体管沟道区域中的载体移动性和/或用于形成例如带有下层III-V材料层的二维电子气（2DEG）配置232。虽然2DEG配置包括电子载体，并且二维空穴气（2DHG）配置包括空穴载体，但除非另有说明，否则，为便于描述，术语2DEG将在本文中用于概括指两种载体类型配置（电子和空穴载体两者）。因此，在一些实例中，在晶体管处在开状态中（在图3的结构中指示的）时，2DEG配置232可被视为沟道区域的一部分，因为2DEG配置232（连同区域235）允许电荷载体（例如，电子或空穴）从一个源极/漏极（S/D）区域流到另一区域（取决于最终使用或目标应用）。在一些情况下，极化电荷感应层240的厚度和/或成分可影响形成的极化向量的大小和因此影响例如在2DEG配置232中的电荷量（和对应导电率）。在一些实施例中，极化电荷感应层240无需存在，诸如在其中基层材料（和因此沟道区域材料）包括例如诸如Si、Ge、SiGe或SiC的IV族半导体材料的实施例中。在一些此类实施例中，基层230的沟道区域235可以是p型或n型掺杂，例如以在晶体管处在开状态中时，帮助使得电荷载体的流动能实现，和/或以在晶体管处在关状态中时，帮助阻止电荷载体的流动。在一些实施例中，极化电荷感应层240（在存在的情况下）可具有包括多个材料层的多层结构。在一些实施例中，极化电荷感应层240（在存在的情况下）可或可不包括对在层的至少一部分中的一个或多个材料的含量进行分级（例如，增大和/或减小）。在一些实施例中，取决于最终使用或目标应用，极化电荷感应层240（在存在的情况下）可具有在0.1到100 nm之间（例如，0.5到5 nm）的厚度T4或任何其它适合的厚度。
取决于最终使用或目标应用，栅极电介质层250在一些实施例中可包括任何适合材料，诸如二氧化硅和/或高k电介质材料。如基于本公开能够理解的，高k电介质材料包括具有大于二氧化硅的电介质常数k（例如，k值大于大约3.9）的电介质常数k的材料。举一些示例，示例高k栅极电介质材料包括例如氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、和铌酸铅锌。在一些实施例中，可在栅极电介质层250上执行退火工艺以在例如使用高k材料时改进其质量。在一些实施例中，栅极电介质层250可具有包括多个材料层的多层结构。在一些实施例中，栅极电介质层250可或可不包括对在层的至少一部分中的一个或多个材料的含量进行分级（例如，增大和/或减小）。在一些实施例中，取决于最终使用或目标应用，栅极电介质层250可具有在0.1到40 nm之间（例如，1到10 nm）的厚度T5或任何其它适合的厚度。
如在本文中更详细所描述的，铁电层255允许图3的晶体管结构的VT在晶体管开状态期间被减小和在晶体管关状态期间被增大。铁电层255在一些实施例中可包括任何适合的材料，诸如一个或多个铁电材料。举一些示例，示例铁电材料包括例如HfxZryO、PbZrO3、PbTiO3、PbZrxTi1-xO3、BaxSr1-xTiO3、SrBi2Ta2O9、BiLa4Ti3O12、BaMgF4、Bi4Ti3O12和Pb5Ge3O11。其它适合的铁电材料可包括Na0.5Bi0.5TiO3、BaTi0.91（Hf0.5，Zr0.5）0.09O3（BTHZ-9）、PbScxTa1-xO3、LiNbO3、KNbO3、GeTe、KNaC4H4O6·4H2O、KTiOPO4、Na0.5Bi0.5TiO3和诸如聚偏氟乙烯（PVDF）的铁电聚合物。在一些实施例中，可使用LAD来沉积铁电层255，例如诸如在大规模集成的情况下。在一些实施例中，铁电层255可具有包括多个材料层的多层结构。在一些实施例中，铁电层255可或可不包括对在层的至少一部分中的一个或多个材料的含量进行分级（例如，增大和/或减小）。在一些实施例中，如按照本公开将是显而易见的，铁电层255可具有在1到100nm之间（例如，5到20 nm）的厚度T6或任何其它适合的厚度。
栅极电极260在一些实施例中可包括任何适合的材料，诸如多晶硅、氮化硅、碳化硅和/或各种适合的金属材料，例如诸如铝（Al）、钨（W）、钛（Ti）、钽（Ta）、铜（Cu）、氮化钛（TiN）、或氮化钽（TaN）。在一些实施例中，栅极电极260可具有包括多个材料层的多层结构。在一些实施例中，栅极电极260可或可不包括对在层的至少一部分中的一个或多个材料的含量进行分级（例如，增大和/或减小）。在一些实施例中，取决于最终使用或目标应用，栅极电极260可具有在50 nm到2微米之间（例如，200到800 nm）的厚度T7或任何其它适合的厚度。在一些实施例中，可在图2的堆叠中形成一个或多个附加材料层。例如，在一些实施例中，可在极化电荷感应层240（在存在的情况下）与栅极电介质层250之间、在栅极电介质层250与铁电层255之间和/或在铁电层255与栅极电极260之间形成附加层以例如增大层之间的界面质量和/或改进层之间的电属性。此类附加层可包括例如一个或多个功函数材料层。
取决于最终使用或目标应用，在一些实施例中，可使用任何适合的技术形成源极和漏极（S/D）区域270。如在图3的示例结构中所示出的，从极化电荷感应层240生长（或再生长）S/D区域270，因为该层可已提供相对高质量的生长表面，特别是例如在S/D区域270包括III-V材料的情况下。然而，任何适合技术可已用于形成S/D区域270。在一些实施例中，S/D区域270可包括任何适合的材料和任何适合的掺杂方案，诸如基于S/D材料和取决于最终使用或目标应用使用适当的技术和材料被n型掺杂或p型掺杂。例如，在其中基层230包括Si并且晶体管装置配置成是PMOS装置的一实施例中，S/D区域270均可包括p型掺杂的Si（例如，在硼是p型掺杂物的情况下）。在另一示例实施例中，在基层230包括Si并且晶体管装置配置成是NMOS装置的情况下，S/D区域270均可包括n型掺杂的Si（例如，在磷是n型掺杂物的情况下）。在另一示例实施例中，在基层230包括诸如InGaN或GaN的III-V材料的情况下，S/D区域270可均包括n型掺杂的InN或InGaN（例如，在Si是n型掺杂物的情况下）。在一些实施例中，S/D区域270可具有包括多个材料层的多层结构。例如，在一些实施例中，钝化材料可在主要S/D材料的沉积前被沉积，以帮助在S/D材料270与基层230材料之间界面的质量。进一步，在一些实施例中，可在S/D区域270的顶部上形成接触改进材料，以帮助与例如S/D触点272（下面描述）进行接触。在一些实施例中，S/D区域270可包括对在区域的至少一部分中的一个或多个材料的含量进行分级（例如，增大和/或减小）。
取决于最终使用或目标应用，在一些实施例中，可使用任何适合的技术来形成S/D触点272。在一些实施例中，S/D触点272可包括任何适合的材料，诸如导电金属或合金（例如，铝、钨、银、钛、镍铂或镍铝）。在一些实施例中，取决于最终使用或目标应用，S/D触点272可包括电阻降低金属和接触插头金属，或只是接触插头。取决于最终使用或目标应用，示例接触电阻降低金属可包括银、镍、铝、钛、金、金锗、镍铂、或镍铝、和/或其它此类电阻降低金属或合金。接触插头金属可包括例如铝、银、镍、铂、钛、或钨、或其合金，虽然任何适合地导电接触金属或合金能够被使用。在一些实施例中，在S/D接触区域272中可存在附加层，诸如粘合层（例如，氮化钛）和/或衬垫或阻障层（例如，氮化钽）（如果这样希望的话）。在一些实施例中，可例如使用合金、硅化或锗化工艺（例如，通常，接触金属的沉积继之以退火）执行S/D触点272的金属化。许多S/D配置按照本公开将是显而易见的。
取决于最终使用或目标应用，在一些实施例中，可使用任何适合的技术来形成间隔物280。在一些实施例中，间隔物280（也被称为侧壁间隔物或栅极间隔物）可包括任何适合的材料，诸如电绝缘体、电介质、氧化物（例如，氧化硅材料）和/或氮化物（例如，氮化硅材料）。在一些实施例中，可在形成栅极堆叠（其在此示例实施例中包括栅极电介质层250、铁电层255、和栅极电极260）之前或在形成栅极堆叠之后形成间隔物280。在一些实施例中，间隔物280可用于帮助进行替换栅极处理，例如，诸如替换金属栅极（RMG）处理。在一些实施例中，间隔物280可具有在间隔物区域中包括多个材料层的多层结构。例如，在一示例实施例中，多个垂直层可在间隔物区域280中存在，使得在栅极堆叠与各个S/D区域和/或触点之间存在多个层的电绝缘和/或电介质材料。另外，例如，图3中示出的结构可在S/D区域的外侧上具有绝缘材料，诸如浅沟槽绝缘（STI）材料，以及在S/D触点的外侧上具有层间电介质（ILD）材料，其中此类STI和ILD材料可包括任何适合的材料，诸如被列为适合用于间隔物280材料的材料之一。如在图3的结构中也能看到的，栅极堆叠在沟道区域235上方，并且栅极长度被指示为Lg。在一些实施例中，取决于最终使用或目标应用，栅极长度Lg可以是50到150 nm（例如，小于100 nm）、或具有任何其它适合的长度。
图2中层的堆叠被提供用于说明性目的，并且虽然堆叠在本文中用于帮助描述在图3的晶体管结构中可存在的层，但在一些实施例中，在形成图3的晶体管结构时，最初可未形成堆叠中的一个或多个层。例如，在一些实施例中，先栅极或减栅工艺流程可用于形成图3的晶体管结构，其中在形成晶体管堆叠（其在此示例情况下包括栅极电介质250、铁电层255和栅极电极260）之前形成S/D区域270。进一步，在一些实施例中，工艺流程可包括先栅极和替换栅极工艺，诸如RMG工艺，其中形成伪栅极（例如，包括伪栅极氧化物和伪栅极电极，诸如伪多晶硅），形成与伪栅极的两侧相邻的间隔物280，并且随后去除伪栅极材料，并且替换成图3的示例结构中示出的栅极堆叠。无论晶体管制作工艺流程是否包括先栅极流程、后栅极流程和/或替换栅极工艺，任何此类晶体管结构能够从如本文中所描述的在栅极堆叠中包括铁电层255中受益。进一步，可执行附加处理以完成一个或多个晶体管装置的形成，例如，诸如执行后端线互连。另外，取决于最终使用或目标应用，在图3的晶体管结构的形成中可使用任何适合的技术，诸如使用以下技术中的一个或更多技术：本文中描述的沉积技术（例如，MOCVD、MBE、CVD、ALD、PVD、旋涂处理）和/或任何其它适合的材料沉积或生长技术、一个或多个湿法和/或干法蚀刻工艺和/或任何其它适合的材料去除技术、平坦化和/或抛光技术、任何适合的图案化或光刻技术、植入或扩散或掺杂技术、等等。因此，除非另有说明，否则，本文中描述的技术无意被限于晶体管制作的任何特定方法。
图4A-C图示了根据本公开的一些实施例的类似于图3的示例结构的示例基于铁电的晶体管结构，但包括相对变化。相对于在图4A-C中类似的图3的特征的前面相关讨论同样适用于那些特征，诸如相对于基层230、极化电荷感应层240、S/D区域270、S/D触点272、间隔物280等等的前面相关讨论。注意，如基于本公开将理解的，在图4A-C的示例结构中的相对更改（与图3的结构相比较）主要涉及栅极堆叠层（栅极电介质层250、铁电层255和栅极电极260）中的一个或多个。因此，图4A-C中的栅极堆叠层通过如示出的A、B、C来指示，诸如图4A包括栅极电介质层250A、铁电层255A和栅极电极260A等等。许多栅极堆叠配置按照本公开将是显而易见的。
图4A被提供以根据一些实施例图示与图3的示例基于铁电的晶体管的栅极电介质层和栅极电极层有关的结构变化。例如，如在图4A中能看到的，栅极电介质层250A在极化电荷感应层240和S/D区域270上被共形形成，使得栅极电介质层250A的材料追随如示出的结构的形貌。在此类示例结构中，栅极电介质层250A可在S/D 270区域被形成后和在S/D触点272被形成前已被覆盖沉积（blanket deposited）。因此，在一些实施例中，栅极电介质层（或层的材料）可存在于间隔物280的下方。另外，图4A的示例结构包括栅极电极260A，为便于说明，其具有与图3中栅极电极260的形状不同的形状。注意，铁电层255A仍在栅极电极260A与栅极电介质250A之间。对于在RF开关应用中使用的实施例，栅极堆叠可与两个S/D区域的距离是相同的（例如，如在图3中的情况）；然而，本公开无意被如此限制。在一些实施例中，取决于最终使用或目标应用，栅极堆叠可与每个S/D区域分开至少5、10、15、20、25、50、75或100 nm或某一其它适合的最小距离。注意，如基于本公开能理解的，栅极堆叠与每个S/D区域之间的距离可也影响2DEG配置232的长度。
图4B-C被提供以根据一些实施例图示与图3的示例基于铁电的晶体管的栅极沟槽工程（engineering）有关的结构变化。例如，如在图4B的示例结构中能看到的，栅极电介质层250和铁电层255两者在栅极沟槽区域（例如，在间隔物280之间的区域）的侧壁上被形成，并且所述两个层250B和255B的材料保留在该区域的侧壁上。换而言之，在此示例实施例中，栅极电介质层250B和铁电层255B在栅极电极260B与每个间隔物280之间，使得栅极电极260B不再与间隔物280直接相邻（或者与其在物理接触中）。然而，在此示例实施例中，如所示出的，除了现在存在中间层外，间隔物280仍与栅极电极260B的两侧均相邻。如在图4C的示例结构中所示出的，铁电层255C不在栅极沟槽区域的侧壁上，因为铁电层材料255C可如所示出的只在栅极沟槽区域的底部上被形成，或者铁电层材料可已在栅极沟槽区域的其它区中被形成但随后在例如沉积栅极电极材料260C之前被去除（例如，使用湿法和/或干法蚀刻处理）。换而言之，在此示例实施例中，栅极电介质层250C（但无铁电层255C）在栅极电极260C与每个间隔物280之间，使得栅极电极260C不再与间隔物280直接相邻（或者与其在物理接触中）。然而，在此示例实施例中，如所示出的，除了现在有中间层外，间隔物280仍与栅极电极260C的两侧均相邻。在一些实施例中，在栅极沟槽区域的侧壁上没有铁电层（如在图3、4A和4C的示例结构中的情况）可以是有利的，因为铁电层可带来例如在栅极与每个S/D区域之间的寄生电容。
图5A-B图示了根据一些实施例的在图4C的示例结构中指示的A-A虚线方形部分的放大视图。如所示出的，A-A虚线方形部分包括栅极电介质250、铁电层255和栅极电极260的栅极堆叠层。注意，这三个层将一般被称为250、255和260以便于描述，但如基于本公开能理解的，A-A虚线方形部分同样分别适用于层250A-C、255A-C和260A-C。如能看到的，图5A对应于在晶体管开状态中的栅极堆叠层，而图5B对应于在晶体管关状态中的栅极堆叠层。如基于本公开能理解的，在晶体管在开状态中时（图5A中示出），铁电层255在第一铁电状态中（通过向下指向栅极电介质层250的箭头来指示），由此实现相对更低的阈值电压（VT,lo）。进一步，在晶体管处在关状态中时（图5B中示出），铁电层255在第二铁电状态中（通过向上指向栅极电极260的箭头来指示），由此实现相对更高的阈值电压（VT,hi），其中，VT,hi大于VT,lo。在一些实施例中，此铁电状态开关效应提供本文中描述的益处。在一些实施例中，VT,hi和VT,lo中的差别可以是至少（VT,hi-VT,lo）：0.5、1、1.5、2、2.5、3、3.5、4、4.5或5 V，或任何其它适合的最小值，如按照本公开将是显而易见的。
虽然本文中参照图2、3和4A-C描述的技术和结构主要涉及具有平面式配置的基于铁电的晶体管，但所述技术能够被应用于形成不定配置的晶体管。例如，在一些实施例中，所述技术可用于形成具有非平面式配置的晶体管，诸如双栅极配置、三栅极配置或全包围栅极（GAA）配置（例如，包括一个或多个纳米线或纳米带）。进一步，所述技术能够被应用于有益于各种不同晶体管类型，举一些示例，诸如金属氧化物半导体场效应晶体管（MOSFET）、隧道FET（TFET）、高电子迁移率晶体管（HEMT）。更进一步，无论使用的晶体管掺杂方案如何，能够应用所述技术。例如，在MOSFET配置的情况下，沟道区域可被掺杂有与相邻S/D区域相反的类型，诸如包括n型掺杂S/D材料和p型掺杂沟道材料的n沟道MOSFET（NMOS）配置、或包括p型掺杂S/D材料和n型掺杂沟道材料的p沟道MOSFET（PMOS）配置。在TFET配置的情况下，S/D区域可以是相反类型掺杂的（其中一个是n型掺杂的，并且另一个是p型掺杂的），并且沟道材料可以是最小掺杂的或无掺杂的/本征的。进一步注意，所述技术能够用于有益于互补装置中包括的n沟道和p沟道晶体管之一或两者，例如，诸如在互补MOS（CMOS）装置中包括的NMOS和PMOS晶体管之一或两者。相应地，除非另有说明，否则，本文中描述的技术无意被限于任何具体晶体管配置。许多变化和配置按照本公开将是显而易见的。
铁电层的益处
在一些实施例中，本文中描述的基于铁电的晶体管结构可被用作RF开关晶体管。在此类实施例中，RF信号被输入到晶体管的漏极中，并且输出信号通过晶体管源极，并且反之亦然。在其中晶体管沟道层（或基层230）包括GaN的示例实施例中，能够比较基于铁电的GaNRF开关晶体管和非基于铁电的GaN RF开关晶体管（其中铁电层在栅极堆叠中不存在），以示出如本文中所述的在栅极堆叠中包括铁电层的益处。在示例情况中，其中对于晶体管开状态（Vg,on）的电压供应或栅极电压是2.5 V，在晶体管关状态（VT,off）中的阈值电压（VT）是2V，在晶体管开状态中的VT被表述为VT,on，在开状态中的电阻被表述为Ron，并且对于被比较的示例RF开关装置的堆叠中的晶体管的数量是3，下表适用：
非基于铁电的GaN RF开关晶体管 基于铁电的GaN RF开关晶体管
Vg,on 2.5 V 2.5 V
VT,on 2 V -0.5 V
Vg-VT,on 0.5 V 3 V
Ron 2288欧姆微米 582欧姆微米
堆叠中晶体管的数量 3 3
串行Ron 6864欧姆微米 1746欧姆微米
Ron改进 降低~75%
如通过上面的表格比较能理解的，示例情况图示了在所有其它都相同的情况下，如本文中所描述的每个RF开关晶体管的栅极堆叠中铁电层的包括导致Ron降低大约75%。进一步，Ron降低75%得在不牺牲在晶体管关状态期间能被操纵的最大RF功率的情况下被达到，因为在此示例情况下VT,off对于两个示例晶体管均为2V。另外，通过如本文中所描述的使用基于铁电的RF开关晶体管实现的Ron的标称降低随着对于RF开关装置的堆叠中包括的晶体管的数量呈比例地增大。这是可能的是由于在铁电层中在晶体管开与关状态之间发生的铁电切换（参照图5A-B描述的），由此实现比VT,on相对更高的VT,off，使得对于此类基于铁电的RF开关晶体管，VT,off=VT,hi和VT,on=VT,lo。本文中描述的技术和结构的许多益处按照本公开是显而易见的。
示例系统
图6图示了根据一些实施例的通过使用本文中公开的技术形成的集成电路结构或装置实现的计算系统1000。如能看到的，计算系统1000容纳母板1002。母板1002可包括多个组件，包括但不限于处理器1004和至少一个通信芯片1006，每个通信芯片能够被物理和电耦合到母板1002，或以其它方式集成在其中。如将领会的，母板1002可以是例如任何印刷电路板，而无论是主板、安装在主板上的子板、还是系统1000的唯一板等。
取决于其应用，计算系统1000可包括可或可不被物理和电耦合到母板1002的一个或多个其它组件。这些其它组件可包括但不限于易失性存储器（例如，DRAM）、非易失性存储器（例如，ROM）、图形处理器、数字信号处理器、密码处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）装置、罗盘、加速计、陀螺仪、扬声器、相机和海量存储装置（诸如硬盘驱动器、光盘（CD）、数字通用盘（DVD）等等）。根据示例实施例，计算系统1000中包括的任何组件可包括使用的所公开的技术形成的一个或多个集成电路结构或装置。在一些实施例中，多个功能能够被集成到一个或多个芯片中（例如，举例来说，注意，通信芯片1006能够是处理器1004的一部分或以其它方式集成在其中）。
通信芯片1006能够实现用于往和来于计算系统1000的数据传输的无线通信。术语“无线”及其派生词可以用于描述可以通过使用通过非固体介质的调制的电磁辐射来传递数据的电路、装置、系统、方法、技术、通信信道等。该术语不暗示关联装置不包含任何导线，尽管在一些实施例中，它们可能不包含任何导线。通信芯片1006可实现多种无线标准或协议中的任何标准或协议，包括但不限于Wi-Fi（IEEE 802.11系列）、WiMAX（IEEE 802.16系列）、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、及指定为3G、4G、5G和后续的任何其它无线协议。计算系统1000可包含多个通信芯片1006。例如，第一通信芯片1006可专用于诸如Wi-Fi和蓝牙的较短范围无线通信，并且第二通信芯片1006可专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它的较长范围无线通信。在一些实施例中，如本文中以各种方式描述的，通信芯片1006可包括一个或多个RF开关晶体管。
计算系统1000的处理器1004包括封装在处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括板载电路，所述板载电路通过使用所公开的技术（如本文中以各种方式描述的）形成的一个或多个集成电路结构或装置来实现。术语“处理器”可指处理例如来自寄存器和/或存储器的电子数据以将该电子数据变换成可在寄存器和/或存储器中存储的其它电子数据的任何装置或装置的部分。
通信芯片1006也可包括封装在通信芯片1006内的集成电路管芯。根据一些此类示例实施例，通信芯片的集成电路管芯包括使用如本文中以各种方式描述的所公开的技术形成的一个或多个集成电路结构或装置。如按照本公开将领会的，注意，多标准无线能力可直接被集成到处理器1004中（例如，其中任何芯片1006的功能性被集成到处理器1004中，而不是具有单独的通信芯片）。进一步注意，处理器1004可以是具有此类无线能力的芯片集。简而言之，能够使用任何数量的处理器1004和/或通信芯片1006。同样地，任何一个芯片或芯片集能够具有集成在其中的多个功能。
在各种实施例中，计算装置1000可以是膝上型计算机、上网本、笔记本计算机、智能电话、平板电脑、个人数字助理（PDA）、超移动PC、移动电话、桌面型计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、数字视频记录机、或者处理数据或者采用使用所公开技术（如本文中以各种方式描述的）形成的一个或多个集成电路结构或装置的任何其它电子装置。
其它示例实施例
以下示例属于其它实施例，从中许多置换和配置将是显而易见的。
示例1是一种晶体管，包括：包括栅极电介质层、铁电层和栅极电极的栅极堆叠，其中铁电层是在栅极电介质层与栅极电极之间，并且其中铁电层包括铁电材料；与栅极堆叠的两侧相邻的间隔物；在栅极堆叠下方的沟道区域，其中栅极电介质层在沟道区域与铁电层之间；以及与沟道区域相邻的源极和漏极（S/D）区域。
示例2包括示例1的主题，其中沟道区域包括III-V族半导体材料。
示例3包括示例1-2的任一示例的主题，其中沟道区域包括镓和氮。
示例4包括示例1-3的任一示例的主题，进一步包括在沟道区域与栅极电介质层之间的极化电荷感应层。
示例5包括示例4的主题，其中极化电荷感应层包括铝和氮。
示例6包括示例1-5的任一示例的主题，其中S/D区域包括铟和氮。
示例7包括示例1-6的任一示例的主题，其中S/D区域的材料是n型掺杂的。
示例8包括示例1-7的任一示例的主题，其中铁电材料包括HfxZryO。
示例9包括示例1-8的任一示例的主题，其中铁电材料包括以下项的至少一个：PbZrO3、PbTiO3、PbZrxTi1-xO3、BaxSr1-xTiO3、SrBi2Ta2O9、BiLa4Ti3O12、BaMgF4、Bi4Ti3O12和Pb5Ge3O11。
示例10包括示例1-9的任一示例的主题，其中铁电层具有在栅极电介质层与栅极电极之间的5到20 nm的厚度。
示例11包括示例1-10的任一示例的主题，其中铁电层在栅极电极与每个间隔物之间。
示例12包括示例1-10的任一示例的主题，其中铁电层不在栅极电极与任一间隔物之间。
示例13包括示例1-12的任一示例的主题，其中栅极电介质层在每个S/D区域的至少一部分的上方。
示例14包括示例1-13的任一示例的主题，其中晶体管是平面式配置。
示例15包括示例1-13的任一示例的主题，其中晶体管是非平面式配置。
示例16是一种包括示例1-15的任一示例的主题的射频（RF）开关装置。
示例17是一种包括示例1-16的任一示例的主题的计算系统。
示例18是一种射频（RF）开关晶体管，包括：包括栅极电介质层、铁电层和栅极电极的栅极堆叠，其中铁电层在栅极电介质层与栅极电极之间，并且其中铁电层包括铁电材料；与栅极堆叠的两侧相邻的间隔物；在栅极堆叠下方的沟道区域，沟道区域包括III-V族半导体材料，其中栅极电介质层在沟道区域与铁电层之间；在沟道区域与栅极堆叠之间的极化电荷感应层；以及与沟道区域相邻的源极和漏极（S/D）区域。
示例19包括示例18的主题，其中沟道区域包括镓和氮。
示例20包括示例18-19的主题，其中极化电荷感应层包括铝和氮。
示例21包括示例18-20的任一示例的主题，其中S/D区域包括铟和氮。
示例22包括示例18-21的任一示例的主题，其中S/D区域的材料是n型掺杂的。
示例23包括示例18-22的任一示例的主题，其中铁电材料包括HfxZryO。
示例24包括示例18-23的任一示例的主题，其中铁电材料包括以下中的至少一项：PbZrO3、PbTiO3、PbZrxTi1-xO3、BaxSr1-xTiO3、SrBi2Ta2O9、BiLa4Ti3O12、BaMgF4、Bi4Ti3O12和Pb5Ge3O11。
示例25包括示例18-24的任一示例的主题，其中铁电层具有在栅极电介质层与栅极电极之间的5到20 nm的厚度。
示例26包括示例18-25的任一示例的主题，其中铁电层在栅极电极与每个间隔物之间。
示例27包括示例18-25的任一示例的主题，其中铁电层不在栅极电极与任一间隔物之间。
示例28包括示例18-27的任一示例的主题，其中栅极电介质层在每个S/D区域的至少一部分的上方。
示例29包括示例18-28任一示例的主题，其中晶体管是平面式配置。
示例30包括示例18-28任一示例的主题，其中晶体管是非平面式配置。
示例31是一种包括示例18-30的任一示例的主题的计算系统。
示例32是一种形成晶体管的方法，方法包括：在沟道区域上方形成栅极电介质层；在栅极电介质层上方形成铁电层，铁电层包括铁电材料，其中栅极电介质层在沟道区域与铁电层之间；在铁电层上方形成栅极电极，其中铁电层在栅极电极与栅极电介质层之间；形成与栅极堆叠的两侧相邻的间隔物；以及形成与沟道区域相邻的源极和漏极（S/D）区域。
示例33包括示例32的主题，其中形成铁电层包括使用原子层沉积（ALD）工艺沉积铁电材料。
示例34包括示例32-33的任一示例的主题，其中沟道区域包括III-V族半导体材料。
示例35包括示例32-34的任一示例的主题，其中沟道区域包括镓和氮。
示例36包括示例32-35的任一示例的主题，进一步包括在沟道区域与栅极电介质层之间形成极化电荷感应层。
示例37包括示例36的主题，其中极化电荷感应层包括铝和氮。
示例38包括示例32-37的任一示例的主题，其中S/D区域包括铟和氮。
示例39包括示例32-38的任一示例的主题，其中S/D区域的材料是n型掺杂的。
示例40包括示例32-39的任一示例的主题，其中铁电材料包括HfxZryO。
示例41包括示例32-40的任一示例的主题，其中铁电材料包括以下的至少一项：PbZrO3、PbTiO3、PbZrxTi1-xO3、BaxSr1-xTiO3、SrBi2Ta2O9、BiLa4Ti3O12、BaMgF4、Bi4Ti3O12和Pb5Ge3O11。
示例42包括示例32-41的任一示例的主题，其中铁电层具有在栅极电介质层与栅极电极之间的5到20 nm的厚度。
示例43包括示例32-42的任一示例的主题，其中铁电层在栅极电极与每个间隔物之间。
示例44包括示例32-42的任一示例的主题，其中铁电层不在栅极电极与任一间隔物之间。
示例45包括示例32-44的任一示例的主题，其中栅极电介质层在每个S/D区域的至少一部分的上方。
示例46包括示例32-45的任一示例的主题，其中晶体管是射频（RF）开关晶体管。
出于说明和描述的目的，已呈现了示例实施例的前面描述。它无意详尽或者将本公开限制于所公开的明确形式。许多修改和变化按照本公开是可能的。意图是，本公开的范围不受此详细描述限制，而是受随附本文的权利要求书限制。要求本申请的优先权的将来提交的申请可以不同方式要求保护所公开的主题，并且可通常包括如本文中以各种方式公开或演示的一个或多个限制的任何集合。

Claims (25)

1.一种晶体管，包括：
栅极堆叠，所述栅极堆叠包括栅极电介质层、铁电层和栅极电极，其中所述铁电层在所述栅极电介质层与所述栅极电极之间，并且其中所述铁电层包括铁电材料；
与所述栅极堆叠的两侧均相邻的间隔物；
在所述栅极堆叠下方的沟道区域，其中所述栅极电介质层在所述沟道区域与所述铁电层之间；以及
与所述沟道区域相邻的源极和漏极（S/D）区域。
2.如权利要求1所述的晶体管，其中所述沟道区域包括III-V族半导体材料。
3.如权利要求1所述的晶体管，其中所述沟道区域包括镓和氮。
4.如权利要求1所述的晶体管，进一步包括在所述沟道区域与所述栅极电介质层之间的极化电荷感应层。
5.如权利要求4所述的晶体管，其中所述极化电荷感应层包括铝和氮。
6.如权利要求1所述的晶体管，其中所述S/D区域包括铟和氮。
7.如权利要求1所述的晶体管，其中所述S/D区域的材料是n型掺杂的。
8.如权利要求1所述的晶体管，其中所述铁电材料包括HfxZryO。
9.如权利要求1所述的晶体管，其中所述铁电材料包括以下的至少一项：PbZrO3、PbTiO3、PbZrxTi1-xO3、BaxSr1-xTiO3、SrBi2Ta2O9、BiLa4Ti3O12、BaMgF4、Bi4Ti3O12和Pb5Ge3O11。
10. 如权利要求1所述的晶体管，其中所述铁电层具有在所述栅极电介质层与所述栅极电极之间的5到20 nm的厚度。
11.如权利要求1所述的晶体管，其中所述铁电层是在所述栅极电极与每个所述间隔物之间。
12.如权利要求1所述的晶体管，其中所述铁电层不在所述栅极电极与任一所述间隔物之间。
13.如权利要求1所述的晶体管，其中所述栅极电介质层在每个所述S/D区域的至少一部分的上方。
14.如权利要求1所述的晶体管，其中所述晶体管具有平面式配置。
15.如权利要求1所述的晶体管，其中所述晶体管具有非平面式配置。
16.一种包括如权利要求1-15中的任一项所述的晶体管的射频（RF）开关装置。
17.一种包括如权利要求1-15中的任一项所述的晶体管的计算系统。
18.一种射频（RF）开关晶体管，包括：
栅极堆叠，所述栅极堆叠包括栅极电介质层、铁电层和栅极电极，其中所述铁电层在所述栅极电介质层与所述栅极电极之间，并且其中所述铁电层包括铁电材料；
与所述栅极堆叠的两侧相邻的间隔物；
在所述栅极堆叠下方的沟道区域，所述沟道区域包括III-V族半导体材料，其中所述栅极电介质层在所述沟道区域与所述铁电层之间；
在所述沟道区域与所述栅极堆叠之间的极化电荷感应层；以及
与所述沟道区域相邻的源极和漏极（S/D）区域。
19.如权利要求18所述的晶体管，其中所述沟道区域包括镓和氮。
20.如权利要求18所述的晶体管，其中所述极化电荷感应层包括铝和氮。
21.如权利要求18所述的晶体管，其中所述铁电材料包括HfxZryO。
22. 如权利要求18-21中的任一项所述的晶体管，其中所述铁电层具有在所述栅极电介质层与所述栅极电极之间的5到20 nm的厚度。
23.一种形成晶体管的方法，所述方法包括：
在沟道区域上方形成栅极电介质层；
在所述栅极电介质层上方形成铁电层，所述铁电层包括铁电材料，其中所述栅极电介质层在所述沟道区域与所述铁电层之间；
在所述铁电层上方形成栅极电极，其中所述铁电层在所述栅极电极与所述栅极电介质层之间；
形成与所述栅极堆叠的两侧相邻的间隔物；以及
形成与所述沟道区域相邻的源极和漏极（S/D）区域。
24.如权利要求23所述的方法，其中形成所述铁电层包括使用原子层沉积（ALD）工艺沉积所述铁电材料。
25.如权利要求23或24所述的方法，进一步包括在所述沟道区域与所述栅极电介质层之间形成极化电荷感应层。
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