KR20230040504A - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

반도체 장치가 제공된다. 반도체 장치는 제1 내지 제3 영역이 정의되는 기판, 제1 영역 상에서 제1 수평 방향으로 연장되는 제1 액티브 영역, 제1 액티브 영역으로부터 수직 방향으로 돌출되고, 제1 수평 방향으로 연장되는 액티브 패턴, 제2 영역 상에서 제1 수평 방향으로 연장되는 제2 액티브 영역, 액티브 패턴 상에서 제1 수평 방향과 다른 제2 수평 방향으로 연장되는 제1 게이트 전극, 제2 액티브 영역 상에서 제2 수평 방향으로 연장되는 제2 게이트 전극, 액티브 패턴과 제1 게이트 전극 사이에 배치되고, 제1 절연층을 포함하는 제1 게이트 절연막, 및 제2 액티브 영역과 제2 게이트 전극 사이에 배치되고, 제2 절연층 및 제2 절연층 상에 배치되는 제1 절연층을 포함하는 제2 게이트 절연막을 포함하되, 액티브 패턴과 수직 방향으로 오버랩되는 제1 게이트 전극의 수직 방향의 제1 두께는 제2 액티브 영역과 수직 방향으로 오버랩되는 제2 게이트 전극의 수직 방향의 제2 두께와 동일하고, 제1 게이트 전극의 상면은 제2 게이트 전극의 상면과 동일 평면 상에 형성된다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 소자의 미세화에 수반해 저 전압화가 이루어지고 있지만, 내부에 승압 회로를 가질 경우나 차량용과 같이 전원 전압 자체가 12 V정도 되는 경우가 있다. 이러한 용도에 대응하기 위해, 동일 반도체 소자 내에 저 전압용 트랜지스터와 함께 고 전압용 트랜지스터를 형성하는 것이 일반적으로 이루어지고 있다. 저 전압용 트랜지스터 및 고 전압용 트랜지스터를 동일 반도체 소자 내에 형성하는 과정에서, 게이트 전극의 높이가 불균일하게 형성되는 문제가 있다.
본 발명이 해결하고자 하는 과제는, 서로 다른 게이트 절연막의 두께를 갖는 저 전압용 트랜지스터(Low Voltage transistor), 중간 전압용 트랜지스터(Intermediate Voltage transistor) 및 고 전압용 트랜지스터(High Voltage transistor) 각각의 게이트 전극의 두께 및 높이를 서로 동일하게 형성함으로써, 각각의 상기 트랜지스터들 사이에 단차가 발생하는 것을 방지하는 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 몇몇 실시예는, 제1 내지 제3 영역이 정의되는 기판, 제1 영역 상에서 제1 수평 방향으로 연장되는 제1 액티브 영역, 제1 액티브 영역으로부터 수직 방향으로 돌출되고, 제1 수평 방향으로 연장되는 액티브 패턴, 제2 영역 상에서 제1 수평 방향으로 연장되는 제2 액티브 영역, 액티브 패턴 상에서 제1 수평 방향과 다른 제2 수평 방향으로 연장되는 제1 게이트 전극, 제2 액티브 영역 상에서 제2 수평 방향으로 연장되는 제2 게이트 전극, 액티브 패턴과 제1 게이트 전극 사이에 배치되고, 제1 절연층을 포함하는 제1 게이트 절연막, 및 제2 액티브 영역과 제2 게이트 전극 사이에 배치되고, 제2 절연층 및 제2 절연층 상에 배치되는 제1 절연층을 포함하는 제2 게이트 절연막을 포함하되, 액티브 패턴과 수직 방향으로 오버랩되는 제1 게이트 전극의 수직 방향의 제1 두께는 제2 액티브 영역과 수직 방향으로 오버랩되는 제2 게이트 전극의 수직 방향의 제2 두께와 동일하고, 제1 게이트 전극의 상면은 제2 게이트 전극의 상면과 동일 평면 상에 형성된다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 다른 몇몇 실시예는, 제1 내지 제3 영역이 정의되는 기판, 제1 영역 상에서 제1 수평 방향으로 연장되는 제1 액티브 영역, 제1 액티브 영역으로부터 수직 방향으로 돌출되고, 제1 수평 방향으로 연장되는 액티브 패턴, 제2 영역 상에서 제1 수평 방향으로 연장되는 제2 액티브 영역, 제3 영역 상에서 제1 수평 방향으로 연장되는 제3 액티브 영역, 액티브 패턴 상에서 제1 수평 방향과 다른 제2 수평 방향으로 연장되는 제1 게이트 전극, 제2 액티브 영역 상에서 제2 수평 방향으로 연장되는 제2 게이트 전극, 제3 액티브 영역 상에서 제2 수평 방향으로 연장되는 제3 게이트 전극, 액티브 패턴과 제1 게이트 전극 사이에 배치되고, 제1 절연층을 포함하는 제1 게이트 절연막, 제2 액티브 영역과 제2 게이트 전극 사이에 배치되고, 제2 절연층 및 제2 절연층 상에 배치되는 제1 절연층을 포함하는 제2 게이트 절연막, 및 제3 액티브 영역과 제3 게이트 전극 사이에 배치되고, 제3 절연층, 제3 절연층 상에 배치되는 제2 절연층 및 제2 절연층 상에 배치되는 제1 절연층을 포함하는 제3 게이트 절연막을 포함하되, 액티브 패턴과 수직 방향으로 오버랩되는 제1 게이트 전극의 수직 방향의 제1 두께, 제2 액티브 영역과 수직 방향으로 오버랩되는 제2 게이트 전극의 수직 방향의 제2 두께, 및 제3 액티브 영역과 수직 방향으로 오버랩되는 제3 게이트 전극의 수직 방향의 제3 두께는 서로 동일하고, 제1 게이트 전극의 상면, 제2 게이트 전극의 상면 및 제3 게이트 전극의 상면은 서로 동일 평면 상에 형성된다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법의 몇몇 실시예는, 제1 내지 제3 영역이 정의되는 기판을 제공하고, 제2 영역의 기판의 상면을 식각하여 제1 트렌치를 형성하고, 제3 영역의 기판의 상면을 식각하여 제2 트렌치를 형성하고, 제1 및 제2 트렌치 각각의 내부에 제1 절연 물질층을 형성하고, 제1 영역의 기판을 식각하여 제1 수평 방향으로 연장되는 액티브 패턴을 형성하고, 제1 내지 제3 영역 각각의 기판을 식각하여 각각이 제1 수평 방향으로 연장되는 제1 내지 제3 액티브 영역을 형성하고, 제3 액티브 영역 상에 형성된 제1 절연 물질층의 적어도 일부를 식각하고, 제3 액티브 영역 상에 제2 절연 물질층을 형성하고, 제2 액티브 영역 상에 형성된 제1 절연 물질층을 식각하고, 제2 액티브 영역, 및 제3 액티브 영역의 제2 절연 물질층 각각 상에 제3 절연 물질층을 형성하고, 액티브 패턴, 제2 액티브 영역 상에 형성된 제3 절연 물질층 및 제3 액티브 영역 상에 형성된 제3 절연 물질층 각각 상에 절연층을 형성하고, 액티브 패턴 상의 절연층 상에 제1 수평 방향과 다른 제2 수평 방향으로 연장되는 제1 게이트 전극을 형성하고, 제2 액티브 영역 상의 절연층 상에 제2 수평 방향으로 연장되는 제2 게이트 전극을 형성하고, 제3 액티브 영역 상의 절연층 상에 제2 수평 방향으로 연장되는 제3 게이트 전극을 형성하는 것을 포함하되, 액티브 패턴과 수직 방향으로 오버랩되는 제1 게이트 전극의 수직 방향의 제1 두께, 제2 액티브 영역과 수직 방향으로 오버랩되는 제2 게이트 전극의 수직 방향의 제2 두께, 및 제3 액티브 영역과 수직 방향으로 오버랩되는 제3 게이트 전극의 수직 방향의 제3 두께는 서로 동일하고, 제1 게이트 전극의 상면, 제2 게이트 전극의 상면 및 제3 게이트 전극의 상면은 서로 동일 평면 상에 형성된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 2는 도 1의 A-A' 선, B-B' 선, C-C' 선 및 D-D' 선 각각을 따라 절단한 단면도이다.
도 3 내지 도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 21 내지 도 27은 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 28은 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 29 내지 도 32는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 33은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)를 포함하는 것을 설명하지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 반도체 장치는 나노시트를 포함하는 MBCFETTM(Multi-Bridge Channel Field Effect Transistor)를 포함할 수 있다.
이하에서, 도 1 및 도 2를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 2는 도 1의 A-A' 선, B-B' 선, C-C' 선 및 D-D' 선 각각을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100), 필드 절연막(105), 제1 내지 제3 게이트 전극(G1, G2, G3), 제1 내지 제3 게이트 절연막, 제1 내지 제3 게이트 스페이서(121, 122, 123), 제1 내지 제3 캡핑 패턴(131, 132, 133), 제1 내지 제3 소오스/드레인 영역(SD1, SD2, SD3), 제1 층간 절연막(140), 식각 정지막(150) 및 제2 층간 절연막(160)을 포함한다.
기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
기판(100)에는 제1 내지 제3 영역(Ⅰ, Ⅱ, Ⅲ)이 정의될 수 있다. 예를 들어, 제1 영역(Ⅰ)의 기판(100) 상에는 저 전압용 트랜지스터(Low Voltage transistor)가 배치되고, 제2 영역(Ⅱ)의 기판(100) 상에는 중간 전압용 트랜지스터(Intermediate Voltage transistor)가 배치되고, 제3 영역(Ⅲ)의 기판(100) 상에는 고 전압용 트랜지스터(High Voltage transistor)가 배치될 수 있다.
제1 내지 제3 액티브 영역(AR1, AR2, AR3) 각각은 기판(100) 상에서 제1 수평 방향(DR1)으로 연장될 수 있다. 제1 내지 제3 액티브 영역(AR1, AR2, AR3) 각각은 기판(100)으로부터 수직 방향(DR3)으로 돌출될 수 있다. 제1 내지 제3 액티브 영역(AR1, AR2, AR3) 각각은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
제1 액티브 영역(AR1)은 제1 영역(Ⅰ) 상에 배치되고, 제2 액티브 영역(AR2)은 제2 영역(Ⅱ) 상에 배치되고, 제3 액티브 영역(AR3)은 제3 영역(Ⅲ) 상에 배치될 수 있다. 제1 액티브 영역(AR1)은 제1 영역(Ⅰ) 상에 형성된 제1 딥 트렌치(DT1)에 의해 정의될 수 있다. 제2 액티브 영역(AR2)은 제2 영역(Ⅱ) 상에 형성된 제2 딥 트렌치(DT2)에 의해 정의될 수 있다. 제3 액티브 영역(AR3)은 제3 영역(Ⅲ) 상에 형성된 제3 딥 트렌치(DT3)에 의해 정의될 수 있다.
예를 들어, 제2 액티브 영역(AR2)의 상면은 제1 액티브 패턴(F1)의 상면보다 낮게 형성될 수 있다. 제2 액티브 영역(AR2)의 상면은 제1 액티브 영역(AR1)의 상면과 제1 액티브 패턴(F1)의 상면 사이에 형성될 수 있다. 제3 액티브 영역(AR3)의 상면은 제2 액티브 영역(AR2)의 상면보다 낮게 형성될 수 있다.
제1 및 제2 액티브 패턴(F1, F2) 각각은 제1 액티브 영역(AR1) 상에서 제1 수평 방향(DR1)으로 연장될 수 있다. 제1 및 제2 액티브 패턴(F1, F2) 각각은 제1 액티브 영역(AR1)으로부터 수직 방향(DR3)으로 돌출될 수 있다. 제2 액티브 패턴(F2)은 제1 액티브 패턴(F1)과 제1 수평 방향(DR1)과 다른 제2 수평 방향(DR2)으로 이격될 수 있다.
필드 절연막(105)은 기판(100) 상에 배치될 수 있다. 필드 절연막(105)은 제1 내지 제3 액티브 영역(AR1, AR2, AR3) 각각의 측벽을 둘러쌀 수 있다. 필드 절연막(105)은 제1 및 제2 액티브 패턴(F1, F2) 각각의 측벽을 둘러쌀 수 있다. 제1 및 제2 액티브 패턴(F1, F2) 각각은 필드 절연막(105)의 상면보다 수직 방향(DR3)으로 돌출될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
제1 게이트 전극(G1)은 제1 액티브 영역(AR1) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 제1 게이트 전극(G1)은 제1 및 제2 액티브 패턴(F1, F2) 상에 배치될 수 있다. 제2 게이트 전극(G2)은 제2 액티브 영역(AR2) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 제3 게이트 전극(G3)은 제3 액티브 영역(AR3) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다.
제1 내지 제3 게이트 전극(G1, G2, G3) 각각의 수직 방향(DR3)의 두께는 서로 동일할 수 있다. 예를 들어, 제1 액티브 패턴(F1)과 수직 방향(DR3)으로 오버랩되는 제1 게이트 전극(G1)의 수직 방향(DR3)의 제1 두께(t1), 제2 액티브 영역(AR2)과 수직 방향(DR3)으로 오버랩되는 제2 게이트 전극(G2)의 수직 방향(DR3)의 제2 두께(t2), 제3 액티브 영역(AR3)과 수직 방향(DR3)으로 오버랩되는 제3 게이트 전극(G3)의 수직 방향(DR3)의 제3 두께(t3)는 서로 동일할 수 있다.
제1 내지 제3 게이트 전극(G1, G2, G3) 각각의 상면은 서로 동일 평면 상에 형성될 수 있다. 예를 들어, 제1 캡핑 패턴(131)의 최하면과 접하는 제1 게이트 전극(G1)의 상면(G1u), 제2 캡핑 패턴(132)의 최하면과 접하는 제2 게이트 전극(G2)의 상면(G2u), 제3 캡핑 패턴(133)의 최하면과 접하는 제3 게이트 전극(G3)의 상면(G3u)은 서로 동일 평면 상에 형성될 수 있다.
제1 내지 제3 게이트 전극(G1, G2, G3) 각각은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 내지 제3 게이트 전극(G1, G2, G3) 각각은 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
제1 소오스/드레인 영역(SD1)은 제1 게이트 전극(G1)의 적어도 일 측에 배치될 수 있다. 제1 소오스/드레인 영역(SD1)은 제1 및 제2 액티브 패턴(F1, F2) 각각 상에 배치될 수 있다. 제2 소오스/드레인 영역(SD2)은 제2 게이트 전극(G2)의 적어도 일 측에 배치될 수 있다. 제2 소오스/드레인 영역(SD2)은 제2 액티브 영역(AR2) 상에 배치될 수 있다. 제3 소오스/드레인 영역(SD3)은 제3 게이트 전극(G3)의 적어도 일 측에 배치될 수 있다. 제3 소오스/드레인 영역(SD3)은 제3 액티브 영역(AR3) 상에 배치될 수 있다.
예를 들어, 제2 소오스/드레인 영역(SD2)의 상면은 제1 소오스/드레인 영역(SD1)의 상면보다 낮게 형성될 수 있다. 제3 소오스/드레인 영역(SD3)의 상면은 제2 소오스/드레인 영역(SD2)의 상면보다 낮게 형성될 수 있다. 예를 들어, 제3 소오스/드레인 영역(SD3)의 수직 방향(DR3)의 두께는 제2 소오스/드레인 영역(SD2)의 수직 방향(DR3)의 두께보다 클 수 있다.
제1 게이트 스페이서(121)는 제1 게이트 전극(G1)의 양 측벽을 따라 제2 수평 방향(DR2)으로 연장될 수 있다. 제2 게이트 스페이서(122)는 제2 게이트 전극(G2)의 양 측벽을 따라 제2 수평 방향(DR2)으로 연장될 수 있다. 제3 게이트 스페이서(123)는 제3 게이트 전극(G3)의 양 측벽을 따라 제2 수평 방향(DR2)으로 연장될 수 있다.
제1 내지 제3 게이트 스페이서(121, 122, 123) 각각은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 절연막(111)은 제1 절연층(111)을 포함할 수 있다. 제1 게이트 절연막(111)은 제1 절연층(111)을 포함하는 단일막으로 구성될 수 있다. 제1 게이트 절연막(111)은 제1 게이트 스페이서(121) 사이에 배치될 수 있다.
제1 절연층(111)은 제1 게이트 전극(G1)의 측벽 및 바닥면을 따라 배치될 수 있다. 예를 들어, 제1 절연층(111)은 제1 액티브 패턴(F1)과 제1 게이트 전극(G1) 사이에 배치될 수 있다. 제1 절연층(111)은 필드 절연막(105)과 제1 게이트 전극(G1) 사이에 배치될 수 있다. 제1 절연층(111)은 제1 게이트 스페이서(121)와 제1 게이트 전극(G1) 사이에 배치될 수 있다.
제2 게이트 절연막(111, 112)은 제2 절연층(112) 및 제2 절연층(112) 상에 배치된 제1 절연층(111)을 포함할 수 있다. 제1 절연층(111)은 제2 게이트 전극(G2)의 측벽 및 바닥면을 따라 배치될 수 있다. 제2 게이트 절연막(111, 112)은 제2 게이트 스페이서(122) 사이에 배치될 수 있다.
예를 들어, 제1 절연층(111)은 제2 액티브 영역(AR2)과 제2 게이트 전극(G2) 사이에 배치될 수 있다. 제1 절연층(111)은 제2 게이트 스페이서(122)와 제2 게이트 전극(G2) 사이에 배치될 수 있다. 예를 들어, 제2 절연층(112)은 제2 액티브 영역(AR2)과 제1 절연층(111) 사이에 배치될 수 있다.
예를 들어, 제2 절연층(112)의 제1 수평 방향(DR1)의 폭은 제1 절연층(111)의 제1 수평 방향(DR1)의 폭과 동일할 수 있다. 예를 들어, 제2 절연층(112)의 수직 방향(DR3)의 두께는 제1 절연층(111)의 수직 방향(DR3)의 두께보다 클 수 있다.
제3 게이트 절연막(111, 112, 113)은 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)을 포함할 수 있다. 제1 절연층(111)은 제3 게이트 전극(G3)의 측벽 및 바닥면을 따라 배치될 수 있다. 제3 게이트 절연막(111, 112, 113)은 제3 게이트 스페이서(123) 사이에 배치될 수 있다.
예를 들어, 제1 절연층(111)은 제3 액티브 영역(AR3)과 제3 게이트 전극(G3) 사이에 배치될 수 있다. 제1 절연층(111)은 제3 게이트 스페이서(123)와 제3 게이트 전극(G3) 사이에 배치될 수 있다. 예를 들어, 제2 절연층(112)은 제3 액티브 영역(AR3)과 제1 절연층(111) 사이에 배치될 수 있다. 예를 들어, 제3 절연층(113)은 제3 액티브 영역(AR3)과 제2 절연층(112) 사이에 배치될 수 있다.
예를 들어, 제3 절연층(113)의 제1 수평 방향(DR1)의 폭은 제2 절연층(112)의 제1 수평 방향(DR1)의 폭 및 제1 절연층(111)의 제1 수평 방향(DR1)의 폭 각각과 동일할 수 있다. 예를 들어, 제3 절연층(113)의 수직 방향(DR3)의 두께는 제2 절연층(112)의 수직 방향(DR3)의 두께보다 클 수 있다.
제1 절연층(111)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 질화물(SiN), 또는 실리콘 산화물(SiO2)보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
제2 절연층(112) 및 제3 절연층(113) 각각은 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있다. 다른 몇몇 실시예에서, 제2 절연층(112) 및 제3 절연층(113) 각각은 실리콘 산질화물(SiON), 실리콘 질화물(SiN), 또는 실리콘 산화물(SiO2)보다 높은 유전 상수를 갖는 고유전율 물질을 포함할 수 있다.
제1 캡핑 패턴(131)은 제1 게이트 전극(G1), 제1 절연층(111) 및 제1 게이트 스페이서(121) 상에 배치될 수 있다. 제1 캡핑 패턴(131)은 제2 수평 방향(DR2)으로 연장될 수 있다. 제2 캡핑 패턴(132)은 제2 게이트 전극(G2), 제1 절연층(111) 및 제2 게이트 스페이서(122) 상에 배치될 수 있다. 제2 캡핑 패턴(132)은 제2 수평 방향(DR2)으로 연장될 수 있다. 제3 캡핑 패턴(133)은 제3 게이트 전극(G3), 제1 절연층(111) 및 제3 게이트 스페이서(123) 상에 배치될 수 있다. 제3 캡핑 패턴(133)은 제2 수평 방향(DR2)으로 연장될 수 있다.
제1 내지 제3 캡핑 패턴(131, 132, 133) 각각은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 층간 절연막(140)은 필드 절연막(105) 상에 배치될 수 있다. 제1 층간 절연막(140)은 제1 내지 제3 소오스/드레인 영역(SD1, SD2, SD3), 제1 내지 제3 게이트 스페이서(121, 122, 123) 각각을 덮도록 배치될 수 있다. 예를 들어 제1 층간 절연막(140)의 상면은 제1 내지 제3 캡핑 패턴(131, 132, 133) 각각의 상면과 동일 평면 상에 형성될 수 있다.
제1 층간 절연막(140)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산탄화물, 실리콘 산질화물, 실리콘 산탄질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
식각 정지막(150)은 제1 층간 절연막(140), 제1 내지 제3 캡핑 패턴(131, 132, 133) 각각 상에 배치될 수 있다. 도 2에는 식각 정지막(150)이 단일막으로 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 식각 정지막(150)은 다중막으로 형성될 수 있다. 식각 정지막(150)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(160)은 식각 정지막(150) 상에 배치될 수 있다. 제2 층간 절연막(160)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
이하에서, 도 2 내지 도 20을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 3 내지 도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 3을 참조하면, 제1 내지 제3 영역(Ⅰ, Ⅱ, Ⅲ)이 정의된 기판(100)이 제공될 수 있다. 이어서, 기판(100)의 상면 상에 제1 마스크 패턴(M1)이 형성될 수 있다. 이어서, 제1 마스크 패턴(M1)을 마스크로 이용하여 제2 영역(Ⅱ)의 기판(100)의 상면을 식각하여 제1 트렌치(TR1)가 형성될 수 있다. 또한, 제1 마스크 패턴(M1)을 마스크로 이용하여 제3 영역(Ⅲ)의 기판(100)의 상면을 식각하여 제2 트렌치(TR2)가 형성될 수 있다. 예를 들어, 제1 트렌치(TR1) 및 제2 트렌치(TR2)는 동일한 깊이로 형성될 수 있다. 즉, 제1 트렌치(TR1)의 하면 및 제2 트렌치(TR2)의 하면은 동일 평면 상에 형성될 수 있다.
도 4를 참조하면, 제1 트렌치(TR1) 및 제2 트렌치(TR2) 각각의 내부에 제1 절연 물질층(10)이 형성될 수 있다. 제1 절연 물질층(10)은 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있다. 이어서, 평탄화 공정을 통해 제1 마스크 패턴(M1)이 제거될 수 있다. 이로 인해, 기판(100)의 상면 및 제1 절연 물질층(10)의 상면은 동일 평면 상에 형성될 수 있다.
도 5를 참조하면, 기판(100)의 상면 및 제1 절연 물질층(10) 상에 제2 마스크 패턴(M2)이 형성될 수 있다. 이어서, 제2 마스크 패턴(M2)을 마스크로 이용하여 제1 영역(Ⅰ)의 기판(100)의 일부가 식각되어 제1 수평 방향(DR1)으로 연장되는 제1 및 제2 액티브 패턴(F1, F2)이 형성될 수 있다.
도 6을 참조하면, 제1 및 제2 액티브 패턴(F1, F2) 각각의 측벽 및 제2 마스크 패턴(M2)의 측벽을 둘러싸도록 필드 절연막(105)이 형성될 수 있다. 예를 들어, 필드 절연막(105)의 상면은 제2 마스크 패턴(M2)의 상면과 동일 평면 상에 형성될 수 있다.
도 7을 참조하면, 필드 절연막(105) 및 제2 마스크 패턴(M2) 상에 제3 마스크 패턴(M3)이 형성될 수 있다. 이어서, 제3 마스크 패턴(M3)을 마스크로 이용하여 제2 마스크 패턴(M2)의 일부, 제1 절연 물질층(10)의 일부, 필드 절연막(105)의 일부 및 기판(100)의 일부가 식각될 수 있다. 이러한 식각 공정을 통해, 제1 영역(Ⅰ)의 기판(100) 상에 제1 딥 트렌치(DT1)가 형성되고, 제2 영역(Ⅱ)의 기판(100) 상에 제2 딥 트렌치(DT2)가 형성되고, 제3 영역(Ⅲ)의 기판(100) 상에 제3 딥 트렌치(DT3)가 형성될 수 있다.
이로 인해, 제1 영역(Ⅰ)의 기판(100) 상에서 제1 딥 트렌치(DT1)에 의해 정의되는 제1 액티브 영역(AR1)이 형성되고, 제2 영역(Ⅱ)의 기판(100) 상에서 제2 딥 트렌치(DT2)에 의해 정의되는 제2 액티브 영역(AR2)이 형성되고, 제3 영역(Ⅲ)의 기판(100) 상에서 제3 딥 트렌치(DT3)에 의해 정의되는 제3 액티브 영역(AR3)이 형성될 수 있다. 제1 내지 제3 액티브 영역(AR1, AR2, AR3) 각각은 제1 수평 방향(DR1)으로 연장될 수 있다.
도 8을 참조하면, 제1 내지 제3 딥 트렌치(DT1, DR2, DR3) 각각의 내부에 필드 절연막(105)이 추가적으로 형성될 수 있다. 이어서, 평탄화 공정을 통해, 제3 마스크 패턴(M3) 및 제2 마스크 패턴(M2)이 제거될 수 있다. 이로 인해, 제1 및 제2 액티브 패턴(F1, F2) 각각의 상면, 필드 절연막(105)의 상면 및 제1 절연 물질층(10)의 상면 각각이 동일 평면 상에 형성될 수 있다.
도 9를 참조하면, 제1 영역(Ⅰ) 및 제2 영역(Ⅱ) 상에 제4 마스크 패턴(M4)이 형성될 수 있다. 이어서, 제4 마스크 패턴(M4)을 마스크로 이용하여 제3 영역(Ⅲ) 상에 형성된 필드 절연막(105)의 일부 및 제1 절연 물질층(10)이 식각될 수 있다. 예를 들어, 제3 영역(Ⅲ) 상에 형성된 제1 절연 물질층(10)은 완전히 식각될 수 있다.
도 10을 참조하면, 제3 액티브 영역(AR3) 상에 제2 절연 물질층(20)이 형성될 수 있다. 예를 들어, 제3 액티브 영역(AR3)의 상부의 일부를 산화시켜 제2 절연 물질층(20)이 형성될 수 있다. 제2 절연 물질층(20)은 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있다.
도 11을 참조하면, 제1 영역(Ⅰ) 및 제3 영역(Ⅲ) 상에 제1 보호층(30)이 형성될 수 있다. 제1 보호층(30)은 제3 영역(Ⅲ)에 형성된 제2 절연 물질층(20)의 일부를 노출시킬 수 있다.
이어서, 제1 보호층(30)을 마스크로 이용하여 제2 영역(Ⅱ) 상에 형성된 제4 마스크 패턴(M4), 필드 절연막(105)의 일부 및 제1 절연 물질층(10)이 식각될 수 있다. 예를 들어, 제2 영역(Ⅱ) 상에 형성된 제1 절연 물질층(10)은 완전히 식각될 수 있다. 또한, 제1 보호층(30)을 마스크로 이용하여 제3 영역(Ⅲ) 상에 노출된 제2 절연 물질층(20)의 일부가 식각되어 임플란트 트렌치(IT)가 형성될 수 있다. 임플란트 트렌치(IT)를 통해 제3 액티브 영역(AR3)의 상면이 노출될 수 있다.
도 12를 참조하면, 제2 액티브 영역(AR2)에 제2 소오스/드레인 영역(SD2)이 형성될 수 있다. 또한, 임플란트 트렌치(IT)를 통해 제3 액티브 영역(AR3)에 제3 소오스/드레인 영역(SD3)이 형성될 수 있다. 이어서, 제1 보호층(30)은 제거될 수 있다. 예를 들어, 제3 소오스/드레인 영역(SD3)의 수직 방향(DR3)의 두께는 제2 소오스/드레인 영역(SD2)의 수직 방향(DR3)의 두께보다 크게 형성될 수 있다.
도 13을 참조하면, 제1 내지 제3 영역(Ⅰ, Ⅱ, Ⅲ) 상에 제3 절연 물질층(40)이 형성될 수 있다. 예를 들어, 제3 절연 물질층(40)은 컨포말하게 형성될 수 있다. 예를 들어, 제2 및 제3 영역(Ⅱ, Ⅲ) 상에 형성된 제3 절연 물질층(40)의 상면은 제1 액티브 패턴(F1)의 상면과 동일 평면 상에 형성될 수 있다. 제3 절연 물질층(40)은 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있다.
도 14를 참조하면, 제1 영역(Ⅰ) 상에 형성된 제3 절연 물질층(40)이 제거될 수 있다. 이어서, 제1 영역(Ⅰ) 상의 제4 마스크 패턴(M4) 및 제2 및 제3 영역(Ⅱ, Ⅲ) 상의 제3 절연 물질층(40) 상에 제5 마스크 패턴(M5)이 형성될 수 있다.
도 15를 참조하면, 제2 및 제3 영역(Ⅱ, Ⅲ) 상의 제5 마스크 패턴(M5) 상에 제2 보호층(50)이 형성될 수 있다. 이어서, 제2 보호층(50)을 마스크로 이용하여 제1 영역(Ⅰ) 상의 제5 마스크 패턴(M5) 및 제4 마스크 패턴(M4)이 식각될 수 있다. 또한, 필드 절연막(105)의 일부가 식각되어 제1 및 제2 액티브 패턴(F1, F2) 각각의 상부의 일부가 노출될 수 있다.
도 16을 참조하면, 제2 및 제3 영역(Ⅱ, Ⅲ) 상의 제2 보호층(50) 및 제5 마스크 패턴(M5)이 제거될 수 있다. 이어서, 제1 영역(Ⅰ) 상의 제1 및 제2 액티브 패턴(F1, F2), 제1 영역(Ⅰ) 상의 필드 절연막(105), 제2 및 제3 영역(Ⅱ, Ⅲ) 상의 제3 절연 물질층(40) 상에 더미 게이트 물질층(DGM)이 형성될 수 있다.
도 17을 참조하면, 더미 게이트 물질층(DGM) 상에 제6 마스크 패턴(M6)이 형성될 수 있다. 이어서, 제6 마스크 패턴(M6)을 마스크로 이용하여 더미 게이트 물질층(DGM)이 식각될 수 있다. 이러한 식각 공정을 통해, 제1 내지 제3 영역(Ⅰ, Ⅱ, Ⅲ) 각각 상에 제2 수평 방향(DR2)으로 연장되는 복수의 더미 게이트(DG)가 형성될 수 있다.
복수의 더미 게이트(DG)가 형성되는 동안, 제2 영역(Ⅱ) 상의 제3 절연 물질층(40)이 식각될 수 있다. 식각되지 않은 나머지 제3 절연 물질층(40)은 제2 절연층(112)으로 정의될 수 있다. 또한, 복수의 더미 게이트(DG)가 형성되는 동안, 제3 영역(Ⅲ) 상의 제3 절연 물질층(40) 및 제2 절연 물질층(20)이 식각될 수 있다. 식각되지 않은 제3 절연 물질층(40)은 제2 절연층(112)으로 정의되고, 식각되지 않은 제2 절연 물질층(20)은 제3 절연층(113)으로 정의될 수 있다.
도 18을 참조하면, 복수의 더미 게이트(DG)의 제1 수평 방향(DR1)의 양 측벽 상에 게이트 스페이서가 형성될 수 있다. 예를 들어, 제1 영역(Ⅰ) 상의 더미 게이트(DG)의 양 측벽 상에 제1 게이트 스페이서(121)가 형성되고, 제2 영역(Ⅱ) 상의 더미 게이트(DG)의 양 측벽 상에 제2 게이트 스페이서(122)가 형성되고, 제3 영역(Ⅲ) 상의 더미 게이트(DG)의 양 측벽 상에 제3 게이트 스페이서(123)가 형성될 수 있다.
제1 게이트 스페이서(121)는 제1 영역(Ⅰ) 상의 제6 마스크 패턴(M6)의 측벽 상에도 형성될 수 있다. 제2 게이트 스페이서(122)는 제2 영역(Ⅱ) 상의 제6 마스크 패턴(M6)의 측벽 및 제2 영역(Ⅱ) 상의 제2 절연층(112)의 측벽 각각 상에도 형성될 수 있다. 제3 게이트 스페이서(123)는 제3 영역(Ⅲ) 상의 제6 마스크 패턴(M6)의 측벽, 제3 영역(Ⅲ) 상의 제2 절연층(112)의 측벽 및 제3 영역(Ⅲ) 상의 제3 절연층(113)의 측벽 각각 상에도 형성될 수 있다.
이어서, 제1 및 제3 영역(Ⅰ, Ⅲ) 상에 제3 보호층(60)이 형성될 수 있다. 이어서, 제1 영역(Ⅰ) 상의 더미 게이트(DG) 및 제1 게이트 스페이서(121)를 마스크로 이용하여 제1 액티브 패턴(F1)의 일부가 식각될 수 있다. 이어서, 제1 액티브 패턴(F1)의 일부가 식각된 부분에 제1 소오스/드레인 영역(SD1)이 형성될 수 있다.
도 19를 참조하면, 제3 보호층(60)이 제거될 수 있다. 이어서, 제1 내지 제3 게이트 스페이서(121, 122, 123), 제1 내지 제3 소오스/드레인 영역(SD1, SD2, SD3), 제6 마스크 패턴(M6)을 덮도록 제1 층간 절연막(140)이 형성될 수 있다. 이어서, 평탄화 공정을 통해, 제1 층간 절연막(140)의 일부 및 제6 마스크 패턴(M6)을 식각하여 복수의 더미 게이트(DG)가 노출될 수 있다.
이어서, 복수의 더미 게이트(DG)가 제거되어 제1 내지 제3 게이트 트렌치(GT1, GT2, GT3)가 형성될 수 있다. 예를 들어, 제1 게이트 트렌치(GT1)는 제1 영역(Ⅰ) 상의 제1 액티브 패턴(F1) 상에서 제1 게이트 스페이서(121)에 의해 정의될 수 있다. 제2 게이트 트렌치(GT2)는 제2 영역(Ⅱ) 상의 제2 절연층(112) 상에서 제2 게이트 스페이서(122)에 의해 정의될 수 있다. 제3 게이트 트렌치(GT3)는 제3 영역(Ⅲ) 상의 제2 절연층(112) 상에서 제3 게이트 스페이서(123)에 의해 정의될 수 있다.
도 20을 참조하면, 제1 액티브 패턴(F1), 제2 액티브 영역(AR2) 상의 제2 절연층(112) 및 제3 액티브 영역(AR3) 상의 제2 절연층(112) 각각 상에 제1 절연층(111)이 형성될 수 있다.
예를 들어, 제1 영역(Ⅰ) 상의 제1 게이트 트렌치(도 19의 GT1)의 측벽 및 바닥면을 따라 제1 절연층(111)이 형성될 수 있다. 제2 영역(Ⅱ) 상의 제2 게이트 트렌치(도 19의 GT2)의 측벽 및 바닥면을 따라 제1 절연층(111)이 형성될 수 있다. 제3 영역(Ⅲ) 상의 제3 게이트 트렌치(도 19의 GT3)의 측벽 및 바닥면을 따라 제1 절연층(111)이 형성될 수 있다.
이어서, 제1 절연층(111) 상에 게이트 전극이 형성될 수 있다. 예를 들어, 제1 영역(Ⅰ) 상의 제1 절연층(111) 상에 제1 게이트 전극(G1)이 형성될 수 있다. 제2 영역(Ⅱ) 상의 제1 절연층(111) 상에 제2 게이트 전극(G2)이 형성될 수 있다. 제3 영역(Ⅲ) 상의 제1 절연층(111) 상에 제3 게이트 전극(G3)이 형성될 수 있다. 제1 내지 제3 게이트 전극(G1, G2, G3) 각각은 제2 수평 방향(DR2)으로 연장될 수 있다.
이어서, 제1 게이트 전극(G1), 제1 절연층(111) 및 제1 게이트 스페이서(121) 상에 제1 캡핑 패턴(131)이 형성될 수 있다. 제2 게이트 전극(G2), 제1 절연층(111) 및 제2 게이트 스페이서(122) 상에 제2 캡핑 패턴(132)이 형성될 수 있다. 제3 게이트 전극(G3), 제1 절연층(111) 및 제3 게이트 스페이서(123) 상에 제3 캡핑 패턴(133)이 형성될 수 있다.
제1 내지 제3 게이트 전극(G1, G2, G3) 각각의 수직 방향(DR3)의 두께는 서로 동일하게 형성될 수 있다. 예를 들어, 제1 액티브 패턴(F1)과 수직 방향(DR3)으로 오버랩되는 제1 게이트 전극(G1)의 수직 방향(DR3)의 제1 두께(도 2의 t1), 제2 액티브 영역(AR2)과 수직 방향(DR3)으로 오버랩되는 제2 게이트 전극(G2)의 수직 방향(DR3)의 제2 두께(도 2의 t2), 제3 액티브 영역(AR3)과 수직 방향(DR3)으로 오버랩되는 제3 게이트 전극(G3)의 수직 방향(DR3)의 제3 두께(도 2의 t3)는 서로 동일하게 형성될 수 있다.
제1 내지 제3 게이트 전극(G1, G2, G3) 각각의 상면은 서로 동일 평면 상에 형성될 수 있다. 예를 들어, 제1 캡핑 패턴(131)의 최하면과 접하는 제1 게이트 전극(G1)의 상면(G1u), 제2 캡핑 패턴(132)의 최하면과 접하는 제2 게이트 전극(G2)의 상면(G2u), 제3 캡핑 패턴(133)의 최하면과 접하는 제3 게이트 전극(G3)의 상면(G3u)은 서로 동일 평면 상에 형성될 수 있다.
도 2를 참조하면, 제1 층간 절연막(140), 제1 내지 제3 캡핑 패턴(131, 132, 133) 각각 상에 식각 정지막(150) 및 제2 층간 절연막(160)이 순차적으로 형성될 수 있다. 이러한 제조 방법을 통해 도 2에 도시된 반도체 장치가 제조될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치 및 반도체 장치의 제조 방법은 서로 다른 게이트 절연막의 두께를 갖는 저 전압용 트랜지스터(Low Voltage transistor), 중간 전압용 트랜지스터(Intermediate Voltage transistor) 및 고 전압용 트랜지스터(High Voltage transistor) 각각의 게이트 전극의 두께 및 높이를 서로 동일하게 형성함으로써, 각각의 상기 트랜지스터들 사이에 단차가 발생하는 것을 방지할 수 있다.
이하에서, 도 21 내지 도 27을 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 3 내지 도 20에 도시된 반도체 장치의 제조 방법과의 차이점을 중심으로 설명한다.
도 21 내지 도 27은 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 21을 참조하면, 제1 내지 제3 영역(Ⅰ, Ⅱ, Ⅲ)이 정의된 기판(100)이 제공될 수 있다. 이어서, 기판(100)의 상면 상에 제1 마스크 패턴(M1)이 형성될 수 있다. 이어서, 제1 마스크 패턴(M1)을 마스크로 이용하여 제2 영역(Ⅱ)의 기판(100)의 상면을 식각하여 제1 트렌치(TR1)가 형성될 수 있다. 또한, 제1 마스크 패턴(M1)을 마스크로 이용하여 제3 영역(Ⅲ)의 기판(100)의 상면을 식각하여 제3 트렌치(TR3)가 형성될 수 있다. 제3 트렌치(TR3)는 제1 트렌치(TR1)보다 깊게 형성될 수 있다. 즉, 제3 트렌치(TR3)의 하면은 제1 트렌치(TR1)의 하면보다 낮게 형성될 수 있다.
도 22를 참조하면, 제1 트렌치(TR1) 및 제3 트렌치(TR3) 각각의 내부에 제1 절연 물질층(10)이 형성될 수 있다. 이어서, 평탄화 공정을 통해 제1 마스크 패턴(M1)이 제거될 수 있다.
도 23을 참조하면, 기판(100)의 상면 및 제1 절연 물질층(10) 상에 제2 마스크 패턴(M2)이 형성될 수 있다. 이어서, 제2 마스크 패턴(M2)을 마스크로 이용하여 제1 영역(Ⅰ)의 기판(100)의 일부가 식각되어 제1 수평 방향(DR1)으로 연장되는 제1 및 제2 액티브 패턴(F1, F2)이 형성될 수 있다.
도 24를 참조하면, 제1 및 제2 액티브 패턴(F1, F2) 각각의 측벽 및 제2 마스크 패턴(M2)의 측벽을 둘러싸도록 필드 절연막(105)이 형성될 수 있다. 예를 들어, 필드 절연막(105)의 상면은 제2 마스크 패턴(M2)의 상면과 동일 평면 상에 형성될 수 있다.
도 25를 참조하면, 필드 절연막(105) 및 제2 마스크 패턴(M2) 상에 제3 마스크 패턴(M3)이 형성될 수 있다. 이어서, 제3 마스크 패턴(M3)을 마스크로 이용하여 제2 마스크 패턴(M2)의 일부, 제1 절연 물질층(10)의 일부, 필드 절연막(105)의 일부 및 기판(100)의 일부가 식각될 수 있다. 이러한 식각 공정을 통해, 제1 영역(Ⅰ)의 기판(100) 상에 제1 딥 트렌치(DT1)가 형성되고, 제2 영역(Ⅱ)의 기판(100) 상에 제2 딥 트렌치(DT2)가 형성되고, 제3 영역(Ⅲ)의 기판(100) 상에 제3 딥 트렌치(DT3)가 형성될 수 있다.
도 26을 참조하면, 제1 내지 제3 딥 트렌치(DT1, DR2, DR3) 각각의 내부에 필드 절연막(105)이 추가적으로 형성될 수 있다. 이어서, 평탄화 공정을 통해, 제3 마스크 패턴(M3) 및 제2 마스크 패턴(M2)이 제거될 수 있다.
도 27을 참조하면, 제1 영역(Ⅰ) 및 제2 영역(Ⅱ) 상에 제4 마스크 패턴(M4)이 형성될 수 있다. 이어서, 제4 마스크 패턴(M4)을 마스크로 이용하여 제3 영역(Ⅲ) 상에 형성된 필드 절연막(105)의 일부 및 제1 절연 물질층(10)의 일부가 식각될 수 있다. 식각되지 않은 나머지 제1 절연 물질층(10)은 제2 절연 물질층(20)으로 정의될 수 있다. 예를 들어, 제3 영역(Ⅲ) 상의 제2 절연 물질층(20)의 상면은 제2 영역(Ⅱ) 상의 제2 액티브 영역(AR2)의 상면과 동일 평면 상에 형성될 수 있다.
이어서, 도 11 내지 도 20에 도시된 제조 공정을 수행한 후에, 제1 층간 절연막(140), 제1 내지 제3 캡핑 패턴(131, 132, 133) 각각 상에 식각 정지막(150) 및 제2 층간 절연막(160)이 순차적으로 형성될 수 있다. 이러한 제조 방법을 통해 도 2에 도시된 반도체 장치가 제조될 수 있다.
이하에서, 도 28을 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 및 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 28은 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 28을 참조하면, 본 발명의 다른 몇몇 실시예에 따른 반도체 장치는 제1 절연층(211)이 제1 내지 제3 게이트 전극(G21, G22, G23) 각각의 바닥면에 형성될 수 있다. 예를 들어, 제1 게이트 전극(G21)의 측벽은 제1 게이트 스페이서(221)와 접할 수 있다. 제2 게이트 전극(G22)의 측벽은 제2 게이트 스페이서(222)와 접할 수 있다. 제3 게이트 전극(G23)의 측벽은 제3 게이트 스페이서(223)와 접할 수 있다.
제1 게이트 전극(G21) 상에 제1 캡핑 패턴(231)이 배치되고, 제2 게이트 전극(G22) 상에 제2 캡핑 패턴(232)이 배치되고, 제3 게이트 전극(G23) 상에 제3 캡핑 패턴(233)이 배치될 수 있다. 제1 캡핑 패턴(231)은 제1 게이트 스페이서(221) 사이에 배치되고, 제2 캡핑 패턴(232)은 제2 게이트 스페이서(222) 사이에 배치되고, 제3 캡핑 패턴(233)은 제3 게이트 스페이서(223) 사이에 배치될 수 있다.
제1 내지 제3 게이트 전극(G21, G22, G23) 각각의 수직 방향(DR3)의 두께는 서로 동일할 수 있다. 예를 들어, 제1 액티브 패턴(F1)과 수직 방향(DR3)으로 오버랩되는 제1 게이트 전극(G21)의 수직 방향(DR3)의 제4 두께(t4), 제2 액티브 영역(AR2)과 수직 방향(DR3)으로 오버랩되는 제2 게이트 전극(G22)의 수직 방향(DR3)의 제5 두께(t5), 제3 액티브 영역(AR3)과 수직 방향(DR3)으로 오버랩되는 제3 게이트 전극(G23)의 수직 방향(DR3)의 제6 두께(t6)는 서로 동일할 수 있다.
제1 내지 제3 게이트 전극(G21, G22, G23) 각각의 상면은 서로 동일 평면 상에 형성될 수 있다. 예를 들어, 제1 캡핑 패턴(231)의 최하면과 접하는 제1 게이트 전극(G21)의 상면(G21u), 제2 캡핑 패턴(232)의 최하면과 접하는 제2 게이트 전극(G22)의 상면(G22u), 제3 캡핑 패턴(233)의 최하면과 접하는 제3 게이트 전극(G23)의 상면(G23u)은 서로 동일 평면 상에 형성될 수 있다.
이하에서, 도 28 내지 도 32를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 3 내지 도 20에 도시된 반도체 장치의 제조 방법과의 차이점을 중심으로 설명한다.
도 29 내지 도 32는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 29를 참조하면, 도 3 내지 도 15에 도시된 제조 공정을 수행한 후에, 제2 및 제3 영역(Ⅱ, Ⅲ) 상의 제2 보호층(도 15의 50) 및 제5 마스크 패턴(도 15의 M5)이 제거될 수 있다. 이어서, 제1 영역(Ⅰ) 상의 제1 및 제2 액티브 패턴(F1, F2), 제1 영역(Ⅰ) 상의 필드 절연막(105), 제2 및 제3 영역(Ⅱ, Ⅲ) 상의 제3 절연 물질층(40) 상에 제4 절연 물질층(80)이 형성될 수 있다. 예를 들어, 제4 절연 물질층(80)은 컨포말하게 형성될 수 있다.
이어서, 제1 내지 제3 영역(Ⅰ, Ⅱ, Ⅲ) 상의 제4 절연 물질층(80) 상에 게이트 물질층(GM)이 형성될 수 있다. 평탄화 공정을 통해, 게이트 물질층(GM)의 상면은 평평하게 형성될 수 있다. 이어서, 제1 내지 제3 영역(Ⅰ, Ⅱ, Ⅲ) 상의 게이트 물질층(GM) 상에 캡핑 물질층(130M)이 형성될 수 있다. 예를 들어, 캡핑 물질층(130M)은 컨포말하게 형성될 수 있다.
도 30을 참조하면, 패터닝 공정을 통해, 제4 절연 물질층(80)을 식각하여 제1 절연층(211)이 형성되고, 게이트 물질층(GM)을 식각하여 제1 내지 제3 게이트 전극(G21, G22, G23)이 형성될 수 있다.
구체적으로, 캡핑 물질층(130M) 상에 제6 마스크 패턴(M6)이 형성될 수 있다. 이어서, 제6 마스크 패턴(M6)을 마스크로 이용하여 캡핑 물질층(130M), 게이트 물질층(GM), 제4 절연 물질층(80), 제3 절연 물질층(40) 및 제2 절연 물질층(20)이 식각될 수 있다.
예를 들어, 제1 영역(Ⅰ) 상에서, 제6 마스크 패턴(M6)을 마스크로 이용하여, 캡핑 물질층(130M)을 식각하여 제1 캡핑 패턴(231)이 형성되고, 게이트 물질층(GM)을 식각하여 제1 게이트 전극(G21)이 형성되고, 제4 절연 물질층(80)을 식각하여 제1 절연층(211)이 형성될 수 있다.
또한, 제2 영역(Ⅱ) 상에서, 제6 마스크 패턴(M6)을 마스크로 이용하여, 캡핑 물질층(130M)을 식각하여 제2 캡핑 패턴(232)이 형성되고, 게이트 물질층(GM)을 식각하여 제2 게이트 전극(G22)이 형성되고, 제4 절연 물질층(80)을 식각하여 제1 절연층(211)이 형성되고, 제3 절연 물질층(40)을 식각하여 제2 절연층(112)이 형성될 수 있다.
또한, 제3 영역(Ⅲ) 상에서, 제6 마스크 패턴(M6)을 마스크로 이용하여, 캡핑 물질층(130M)을 식각하여 제3 캡핑 패턴(233)이 형성되고, 게이트 물질층(GM)을 식각하여 제3 게이트 전극(G23)이 형성되고, 제4 절연 물질층(80)을 식각하여 제1 절연층(211)이 형성되고, 제3 절연 물질층(40)을 식각하여 제2 절연층(112)이 형성되고, 제2 절연 물질층(20)을 식각하여 제3 절연층(113)이 형성될 수 있다.
도 31을 참조하면, 제6 마스크 패턴(M6)이 제거될 수 있다. 이어서, 제1 영역(Ⅰ) 상에서, 제1 캡핑 패턴(231), 제1 게이트 전극(G21) 및 제1 절연층(211) 각각의 제1 수평 방향(DR1)의 양 측벽 상에 제1 게이트 스페이서(221)가 형성될 수 있다.
또한, 제2 영역(Ⅱ) 상에서, 제2 캡핑 패턴(232), 제2 게이트 전극(G22), 제1 절연층(211) 및 제2 절연층(112) 각각의 제1 수평 방향(DR1)의 양 측벽 상에 제2 게이트 스페이서(222)가 형성될 수 있다. 또한, 제3 영역(Ⅲ) 상에서, 제3 캡핑 패턴(233), 제3 게이트 전극(G23), 제1 절연층(211), 제2 절연층(112) 및 제3 절연층(113) 각각의 제1 수평 방향(DR1)의 양 측벽 상에 제3 게이트 스페이서(223)가 형성될 수 있다.
도 32를 참조하면, 제1 및 제3 영역(Ⅰ, Ⅲ) 상에 제3 보호층(60)이 형성될 수 있다. 이어서, 제1 영역(Ⅰ) 상의 제1 캡핑 패턴(231) 및 제1 게이트 스페이서(221)를 마스크로 이용하여 제1 액티브 패턴(F1)의 일부가 식각될 수 있다. 이어서, 제1 액티브 패턴(F1)의 일부가 식각된 부분에 제1 소오스/드레인 영역(SD1)이 형성될 수 있다.
도 28을 참조하면, 제3 보호층(60)이 제거될 수 있다. 이어서, 제1 내지 제3 게이트 스페이서(221, 222, 223), 제1 내지 제3 소오스/드레인 영역(SD1, SD2, SD3), 제1 층간 절연막(140)이 형성될 수 있다. 이어서, 평탄화 공정을 통해, 제1 층간 절연막(140)의 일부를 식각하여 제1 내지 제3 캡핑 패턴(231, 232, 233)이 노출될 수 있다.
이어서, 제1 층간 절연막(140), 제1 내지 제3 캡핑 패턴(231, 232, 233) 각각 상에 식각 정지막(150) 및 제2 층간 절연막(160)이 순차적으로 형성될 수 있다. 이러한 제조 방법을 통해 도 28에 도시된 반도체 장치가 제조될 수 있다.
이하에서, 도 33을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 및 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 33은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 33을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 영역(Ⅰ) 상에서, 제1 절연층(111)이 제1 게이트 전극(G1)의 측벽 및 바닥면을 따라 배치될 수 있다. 또한, 제2 영역(Ⅱ) 상에서, 제1 절연층(211)이 제2 게이트 전극(G22)의 바닥면에 형성될 수 있다. 또한, 제3 영역(Ⅲ) 상에서, 제1 절연층(211)이 제3 게이트 전극(G23)의 바닥면에 형성될 수 있다. 예를 들어, 제2 게이트 전극(G22)의 측벽은 제2 게이트 스페이서(222)와 접할 수 있다. 제3 게이트 전극(G23)의 측벽은 제3 게이트 스페이서(223)와 접할 수 있다.
제2 게이트 전극(G22) 상에 제2 캡핑 패턴(232)이 배치되고, 제3 게이트 전극(G23) 상에 제3 캡핑 패턴(233)이 배치될 수 있다. 제2 캡핑 패턴(232)은 제2 게이트 스페이서(222) 사이에 배치되고, 제3 캡핑 패턴(233)은 제3 게이트 스페이서(223) 사이에 배치될 수 있다.
제1 내지 제3 게이트 전극(G1, G22, G23) 각각의 수직 방향(DR3)의 두께는 서로 동일할 수 있다. 예를 들어, 제1 액티브 패턴(F1)과 수직 방향(DR3)으로 오버랩되는 제1 게이트 전극(G1)의 수직 방향(DR3)의 제1 두께(t1), 제2 액티브 영역(AR2)과 수직 방향(DR3)으로 오버랩되는 제2 게이트 전극(G22)의 수직 방향(DR3)의 제5 두께(t5), 제3 액티브 영역(AR3)과 수직 방향(DR3)으로 오버랩되는 제3 게이트 전극(G23)의 수직 방향(DR3)의 제6 두께(t6)는 서로 동일할 수 있다.
제1 내지 제3 게이트 전극(G1, G22, G23) 각각의 상면은 서로 동일 평면 상에 형성될 수 있다. 예를 들어, 제1 캡핑 패턴(131)의 최하면과 접하는 제1 게이트 전극(G1)의 상면(G1u), 제2 캡핑 패턴(232)의 하면과 접하는 제2 게이트 전극(G22)의 상면(G22u), 제3 캡핑 패턴(233)의 하면과 접하는 제3 게이트 전극(G23)의 상면(G23u)은 서로 동일 평면 상에 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Ⅰ, Ⅱ, Ⅲ: 제1 내지 제3 영역
100: 기판 105: 필드 절연막
AR1 내지 AR3: 제1 내지 제3 액티브 영역
F1: 제1 액티브 패턴 F2: 제2 액티브 패턴
111 내지 113: 제1 내지 제3 절연층
121 내지 123: 제1 내지 제3 게이트 스페이서
131 내지 133: 제1 내지 제3 캡핑 패턴
G1 내지 G3: 제1 내지 제3 게이트 전극
SD1 내지 SD3: 제1 내지 제3 소오스/드레인 영역
140: 제1 층간 절연막 150: 식각 정지막
160: 제2 층간 절연막

Claims (20)

  1. 제1 내지 제3 영역이 정의되는 기판;
    상기 제1 영역 상에서 제1 수평 방향으로 연장되는 제1 액티브 영역;
    상기 제1 액티브 영역으로부터 수직 방향으로 돌출되고, 상기 제1 수평 방향으로 연장되는 액티브 패턴;
    상기 제2 영역 상에서 상기 제1 수평 방향으로 연장되는 제2 액티브 영역;
    상기 액티브 패턴 상에서 상기 제1 수평 방향과 다른 제2 수평 방향으로 연장되는 제1 게이트 전극;
    상기 제2 액티브 영역 상에서 상기 제2 수평 방향으로 연장되는 제2 게이트 전극;
    상기 액티브 패턴과 상기 제1 게이트 전극 사이에 배치되고, 제1 절연층을 포함하는 제1 게이트 절연막; 및
    상기 제2 액티브 영역과 상기 제2 게이트 전극 사이에 배치되고, 제2 절연층 및 상기 제2 절연층 상에 배치되는 상기 제1 절연층을 포함하는 제2 게이트 절연막을 포함하되,
    상기 액티브 패턴과 상기 수직 방향으로 오버랩되는 상기 제1 게이트 전극의 상기 수직 방향의 제1 두께는 상기 제2 액티브 영역과 상기 수직 방향으로 오버랩되는 상기 제2 게이트 전극의 상기 수직 방향의 제2 두께와 동일하고,
    상기 제1 게이트 전극의 상면은 상기 제2 게이트 전극의 상면과 동일 평면 상에 형성되는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제2 액티브 영역의 상면은 상기 제1 액티브 영역의 상면과 상기 액티브 패턴의 상면 사이에 형성되는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 절연층은 상기 제1 게이트 전극의 측벽 및 바닥면을 따라 배치되는 반도체 장치.
  4. 제 3항에 있어서,
    상기 제1 절연층은 상기 제2 게이트 전극의 측벽 및 바닥면을 따라 배치되는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 게이트 전극의 양 측벽을 따라 상기 제2 수평 방향으로 연장되는 제1 게이트 스페이서; 및
    상기 제2 게이트 전극의 양 측벽을 따라 상기 제2 수평 방향으로 연장되는 제2 게이트 스페이서를 더 포함하되,
    상기 제1 게이트 절연막은 상기 제1 게이트 스페이서 사이에 배치되고, 상기 제2 게이트 절연막은 상기 제2 게이트 스페이서 사이에 배치되는 반도체 장치.
  6. 제 5항에 있어서,
    상기 제1 게이트 전극의 측벽은 상기 제1 게이트 스페이서와 접하고,
    상기 제2 게이트 전극의 측벽은 상기 제2 게이트 스페이서와 접하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제3 영역 상에서 상기 제1 수평 방향으로 연장되는 제3 액티브 영역;
    상기 제3 액티브 영역 상에서 상기 제2 수평 방향으로 연장되는 제3 게이트 전극; 및
    상기 제3 액티브 영역과 상기 제3 게이트 전극 사이에 배치되고, 제3 절연층, 상기 제3 절연층 상에 배치되는 상기 제2 절연층 및 상기 제2 절연층 상에 배치되는 상기 제1 절연층을 포함하는 제3 게이트 절연막을 더 포함하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 제3 액티브 영역과 상기 수직 방향으로 오버랩되는 상기 제3 게이트 전극의 상기 수직 방향의 제3 두께는 상기 제1 두께와 동일한 반도체 장치.
  9. 제 7항에 있어서,
    상기 제3 게이트 전극의 상면은 상기 제1 게이트 전극의 상면과 동일 평면 상에 형성되는 반도체 장치.
  10. 제1 내지 제3 영역이 정의되는 기판;
    상기 제1 영역 상에서 제1 수평 방향으로 연장되는 제1 액티브 영역;
    상기 제1 액티브 영역으로부터 수직 방향으로 돌출되고, 상기 제1 수평 방향으로 연장되는 액티브 패턴;
    상기 제2 영역 상에서 상기 제1 수평 방향으로 연장되는 제2 액티브 영역;
    상기 제3 영역 상에서 상기 제1 수평 방향으로 연장되는 제3 액티브 영역;
    상기 액티브 패턴 상에서 상기 제1 수평 방향과 다른 제2 수평 방향으로 연장되는 제1 게이트 전극;
    상기 제2 액티브 영역 상에서 상기 제2 수평 방향으로 연장되는 제2 게이트 전극;
    상기 제3 액티브 영역 상에서 상기 제2 수평 방향으로 연장되는 제3 게이트 전극;
    상기 액티브 패턴과 상기 제1 게이트 전극 사이에 배치되고, 제1 절연층을 포함하는 제1 게이트 절연막;
    상기 제2 액티브 영역과 상기 제2 게이트 전극 사이에 배치되고, 제2 절연층 및 상기 제2 절연층 상에 배치되는 상기 제1 절연층을 포함하는 제2 게이트 절연막; 및
    상기 제3 액티브 영역과 상기 제3 게이트 전극 사이에 배치되고, 제3 절연층, 상기 제3 절연층 상에 배치되는 상기 제2 절연층 및 상기 제2 절연층 상에 배치되는 상기 제1 절연층을 포함하는 제3 게이트 절연막을 포함하되,
    상기 액티브 패턴과 상기 수직 방향으로 오버랩되는 상기 제1 게이트 전극의 상기 수직 방향의 제1 두께, 상기 제2 액티브 영역과 상기 수직 방향으로 오버랩되는 상기 제2 게이트 전극의 상기 수직 방향의 제2 두께, 및 상기 제3 액티브 영역과 상기 수직 방향으로 오버랩되는 상기 제3 게이트 전극의 상기 수직 방향의 제3 두께는 서로 동일하고,
    상기 제1 게이트 전극의 상면, 상기 제2 게이트 전극의 상면 및 상기 제3 게이트 전극의 상면은 서로 동일 평면 상에 형성되는 반도체 장치.
  11. 제 10항에 있어서,
    상기 제3 절연층의 상기 수직 방향의 두께는 상기 제2 절연층의 상기 수직 방향의 두께보다 크고,
    상기 제2 절연층의 상기 수직 방향의 상기 두께는 상기 제1 절연층의 상기 수직 방향의 두께보다 큰 반도체 장치.
  12. 제 10항에 있어서,
    상기 제2 액티브 영역의 상면은 상기 액티브 패턴의 상면보다 낮게 형성되고,
    상기 제3 액티브 영역의 상면은 상기 제2 액티브 영역의 상면보다 낮게 형성되는 반도체 장치.
  13. 제 10항에 있어서,
    상기 제1 게이트 전극의 적어도 일 측에 배치되는 제1 소오스/드레인 영역;
    상기 제2 게이트 전극의 적어도 일 측에 배치되는 제2 소오스/드레인 영역; 및
    상기 제3 게이트 전극의 적어도 일 측에 배치되는 제3 소오스/드레인 영역을 더 포함하되,
    상기 제2 소오스/드레인 영역의 상면은 상기 제1 소오스/드레인 영역의 상면보다 낮게 형성되고,
    상기 제3 소오스/드레인 영역의 상면은 상기 제2 소오스/드레인 영역의 상면보다 낮게 형성되는 반도체 장치.
  14. 제 13항에 있어서,
    상기 제3 소오스/드레인 영역의 상기 수직 방향의 두께는 상기 제2 소오스/드레인 영역의 상기 수직 방향의 두께보다 큰 반도체 장치.
  15. 제1 내지 제3 영역이 정의되는 기판을 제공하고,
    상기 제2 영역의 상기 기판의 상면을 식각하여 제1 트렌치를 형성하고, 상기 제3 영역의 상기 기판의 상면을 식각하여 제2 트렌치를 형성하고,
    상기 제1 및 제2 트렌치 각각의 내부에 제1 절연 물질층을 형성하고,
    상기 제1 영역의 상기 기판을 식각하여 제1 수평 방향으로 연장되는 액티브 패턴을 형성하고,
    상기 제1 내지 제3 영역 각각의 상기 기판을 식각하여 각각이 상기 제1 수평 방향으로 연장되는 제1 내지 제3 액티브 영역을 형성하고,
    상기 제3 액티브 영역 상에 형성된 상기 제1 절연 물질층의 적어도 일부를 식각하고,
    상기 제3 액티브 영역 상에 제2 절연 물질층을 형성하고,
    상기 제2 액티브 영역 상에 형성된 상기 제1 절연 물질층을 식각하고,
    상기 제2 액티브 영역, 및 상기 제3 액티브 영역의 상기 제2 절연 물질층 각각 상에 제3 절연 물질층을 형성하고,
    상기 액티브 패턴, 상기 제2 액티브 영역 상에 형성된 상기 제3 절연 물질층 및 상기 제3 액티브 영역 상에 형성된 상기 제3 절연 물질층 각각 상에 절연층을 형성하고,
    상기 액티브 패턴 상의 상기 절연층 상에 상기 제1 수평 방향과 다른 제2 수평 방향으로 연장되는 제1 게이트 전극을 형성하고, 상기 제2 액티브 영역 상의 상기 절연층 상에 상기 제2 수평 방향으로 연장되는 제2 게이트 전극을 형성하고, 상기 제3 액티브 영역 상의 상기 절연층 상에 상기 제2 수평 방향으로 연장되는 제3 게이트 전극을 형성하는 것을 포함하되,
    상기 액티브 패턴과 수직 방향으로 오버랩되는 상기 제1 게이트 전극의 상기 수직 방향의 제1 두께, 상기 제2 액티브 영역과 상기 수직 방향으로 오버랩되는 상기 제2 게이트 전극의 상기 수직 방향의 제2 두께, 및 상기 제3 액티브 영역과 상기 수직 방향으로 오버랩되는 상기 제3 게이트 전극의 상기 수직 방향의 제3 두께는 서로 동일하고,
    상기 제1 게이트 전극의 상면, 상기 제2 게이트 전극의 상면 및 상기 제3 게이트 전극의 상면은 서로 동일 평면 상에 형성되는 반도체 장치의 제조 방법.
  16. 제 15항에 있어서,
    상기 제3 액티브 영역 상에 상기 제2 절연 물질층을 형성하는 것은,
    상기 제3 액티브 영역 상에 형성된 상기 제1 절연 물질층을 완전히 식각한 후에, 상기 제3 액티브 영역의 상부의 일부를 산화시켜 상기 제2 절연 물질층을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  17. 제 15항에 있어서,
    상기 제3 액티브 영역 상에 상기 제2 절연 물질층을 형성하는 것은,
    상기 제3 액티브 영역 상에 형성된 상기 제1 절연 물질층의 일부를 식각하여 상기 제3 액티브 영역 상에 상기 제2 절연 물질층을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  18. 제 17항에 있어서,
    상기 제2 트렌치의 하면은 상기 제1 트렌치의 하면보다 낮게 형성되는 반도체 장치의 제조 방법.
  19. 제 15항에 있어서,
    상기 절연층을 형성하는 것은,
    상기 액티브 패턴, 상기 제2 액티브 영역 상에 형성된 상기 제3 절연 물질층 및 상기 제3 액티브 영역 상에 형성된 상기 제3 절연 물질층 각각 상에 더미 게이트를 형성하고,
    상기 더미 게이트의 양 측벽 상에 게이트 스페이서를 형성하고,
    상기 더미 게이트를 제거하여 게이트 트렌치를 형성하고,
    상기 게이트 트렌치의 측벽 및 바닥면에 상기 절연층을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  20. 제 15항에 있어서,
    상기 절연층 및 상기 제1 내지 제3 게이트 전극을 형성하는 것은,
    상기 액티브 패턴, 상기 제2 액티브 영역 상에 형성된 상기 제3 절연 물질층 및 상기 제3 액티브 영역 상에 형성된 상기 제3 절연 물질층 각각 상에 제4 절연 물질층을 형성하고,
    상기 제4 절연 물질층 상에 게이트 물질층을 형성하고,
    상기 제4 절연 물질층 및 상기 게이트 물질층을 패터닝하여 상기 절연층 및 상기 제1 내지 제3 게이트 전극을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
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