KR20230157650A - 반도체 장치 - Google Patents

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layer
source
gate
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김경수
김성민
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Abstract

반도체 장치가 제공된다. 반도체 장치는 기판 상에, 제1 방향으로 연장되는 액티브 패턴, 액티브 패턴 상에, 제1 방향과 교차하는 제2 방향으로 서로 이격되어 적층된 복수의 하부 나노시트, 복수의 하부 나노시트 상에, 복수의 하부 나노시트와 제2 방향으로 이격된 분리층, 분리층 상에, 제2 방향으로 서로 이격되어 적층된 복수의 상부 나노시트, 및 기판 상에, 복수의 하부 나노시트, 분리층 및 복수의 상부 나노시트 각각을 둘러싸는 게이트 전극을 포함하되, 분리층의 측벽의 기울기는, 제2 방향을 기준으로 연속적으로 증가하거나 감소한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다. 구체적으로, 본 발명은 멀티 브리지 채널(multi-bridge channel)을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
집적 회로 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상 또는 나노와이어(nanowire) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 과제는, 복수의 하부 나노시트 상에 복수의 상부 나노시트가 적층된 구조에서 분리층의 형상을 조절하여 신뢰성을 향상시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 몇몇 실시예는, 기판 상에, 제1 방향으로 연장되는 액티브 패턴, 액티브 패턴 상에, 제1 방향과 교차하는 제2 방향으로 서로 이격되어 적층된 복수의 하부 나노시트, 복수의 하부 나노시트 상에, 복수의 하부 나노시트와 제2 방향으로 이격된 분리층, 분리층 상에, 제2 방향으로 서로 이격되어 적층된 복수의 상부 나노시트, 및 기판 상에, 복수의 하부 나노시트, 분리층 및 복수의 상부 나노시트 각각을 둘러싸는 게이트 전극을 포함하되, 분리층의 측벽의 기울기는 제2 방향을 기준으로 연속적으로 증가하거나 감소한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 다른 몇몇 실시예는, 기판 상에, 제1 수평 방향으로 연장되는 액티브 패턴, 액티브 패턴 상에, 기판으로부터 수직 방향으로 서로 이격되어 적층된 복수의 하부 나노시트, 복수의 하부 나노시트 상에, \복수의 하부 나노시트와 \수직 방향으로 이격된 분리층, 분리층 상에, 수직 방향으로 서로 이격되어 적층된 복수의 상부 나노시트, 및 기판 상에 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되고, 복수의 하부 나노시트, 분리층 및 복수의 상부 나노시트 각각을 둘러싸는 게이트 전극을 포함하되, 제2 수평 방향을 기준으로, 분리층의 폭은, 복수의 하부 나노 시트 및 복수의 상부 나노 시트와 인접한 영역에서 최소 또는 최대이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 또 다른 몇몇 실시예는, 기판, 기판 상에, 제1 수평 방향으로 연장되고, 기판으로부터 수직 방향으로 돌출된 액티브 패턴, 액티브 패턴 상에, 수직 방향으로 서로 이격되어 적층된 제1 복수의 하부 나노시트, 액티브 패턴 상에, 수직 방향으로 서로 이격되어 적층되고, 제1 복수의 하부 나노시트와 제1 수평 방향으로 이격된 제2 복수의 하부 나노시트, 제1 복수의 하부 나노시트 상에, 수직 방향으로 서로 이격되어 적층되고, 제1 복수의 하부 나노시트와 수직 방향으로 이격된 제1 복수의 상부 나노시트, 제2 복수의 하부 나노시트 상에, 수직 방향으로 서로 이격되어 적층되고, 제2 복수의 하부 나노시트와 수직 방향으로 이격된 제2 복수의 상부 나노시트, 제1 복수의 하부 나노시트와 제1 복수의 상부 나노시트 사이에 배치된 제1 분리층, 제2 복수의 하부 나노시트와 제2 복수의 상부 나노시트 사이에 배치되고, 제1 분리층과 제1 수평 방향으로 이격된 제2 분리층, 액티브 패턴 상에서 제1 수평 방향과 다른 제2 수평 방향으로 연장되고, 제1 복수의 하부 나노시트, 제1 분리층 및 제1 복수의 상부 나노시트 각각을 둘러싸는 제1 게이트 전극, 액티브 패턴 상에서 제2 수평 방향으로 연장되고, 제1 게이트 전극과 제1 수평 방향으로 이격되고, 제2 복수의 하부 나노시트, 제2 분리층 및 제2 복수의 상부 나노시트 각각을 둘러싸는 제2 게이트 전극을 포함하되, 제1 분리층의 측벽의 기울기는 제2 분리층의 측벽의 기울기와 다르다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레아아웃도이다.
도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다.
도 3은 도 1의 B-B' 선을 따라 절단한 단면도이다.
도 4는 도 3의 영역 P1를 확대한 확대도이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도로, 도 2에 대응되는 도면이다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도로, 도 2에 대응되는 도면이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도로, 도 2에 대응되는 도면이다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도로, 도 3에 대응되는 도면이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도로, 도 2에 대응되는 도면이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도로, 도 3에 대응되는 도면이다.
도 11은 도 10의 영역 P2를 확대한 확대도이다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도로, 도 2에 대응되는 도면이다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도로, 도 2에 대응되는 도면이다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도로, 도 2에 대응되는 도면이다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도로, 도 3에 대응되는 도면이다.
도 16 내지 도 34는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 35는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레아아웃도이다.
도 36은 도 35의 B-B' 선 및 C-C' 선을 따라 절단한 단면도이다.
이하에서, 도 1 내지 도 3을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레아아웃도이다. 도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다. 도 3은 도 1의 B-B' 선을 따라 절단한 단면도이다. 도 4는 도 3의 영역 P1를 확대한 확대도이다.
도 1 내지 도 3을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100), 액티브 패턴(F), 필드 절연막(105), 제1 및 제2 복수의 하부 나노시트(BNW1, BNW2), 제1 및 제2 복수의 상부 나노시트(UNW1, UNW2), 제1 분리층(111), 제2 분리층(112), 제1 및 제2 게이트 전극(G1, G2), 게이트 절연막(122), 게이트 스페이서(123), 캡핑 패턴(124), 하부 소오스/드레인 영역(BSD), 상부 소오스/드레인 영역(USD), 제1 층간 절연막(130), 제2 층간 절연막(140), 제1 및 제2 게이트 컨택(CB1, CB2), 소오스/드레인 컨택(CA), 실리사이드층(150), 식각 정지막(160), 제3 층간 절연막(170), 제1 내지 제3 비아(V1, V2, V3)를 포함한다.
기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
액티브 패턴(F)은 기판(100)으로부터 제3 방향(DR3)으로 돌출될 수 있다. 여기에서, 제1 방향(DR1) 및 제2 방향(DR2)은 기판(100) 상에서 서로 교차하는 제1 수평 방향(DR1) 및 제2 수평 방향(DR2)을 의미할 수 있다. 제3 방향(DR3)은 제1 방향(DR1) 및 제1 방향(DR1) 및 제2 방향(DR2) 각각과 수직인 방향으로 정의될 수 있다. 액티브 패턴(F)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 액티브 패턴(F)은 제1 방향(DR1)으로 연장될 수 있다.
필드 절연막(105)은 기판(100) 상에 배치될 수 있다. 필드 절연막(105)은 액티브 패턴(F)의 측벽을 둘러쌀 수 있다. 예를 들어, 액티브 패턴(F)의 상면은 필드 절연막(105)의 상면보다 제3 방향(DR3)으로 돌출될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 액티브 패턴(F)의 상면은 필드 절연막(105)의 상면과 동일 평면 상에 형성될 수 있다.
제1 복수의 하부 나노시트(BNW1)는 액티브 패턴(F) 상에 배치될 수 있다. 제1 복수의 하부 나노시트(BNW1)는 액티브 패턴(F) 상에서 제3 방향(DR3)으로 서로 이격되어 적층된 복수 개의 나노시트를 포함할 수 있다. 제2 복수의 하부 나노시트(BNW2)는 액티브 패턴(F) 상에 배치될 수 있다. 제2 복수의 하부 나노시트(BNW2)는 제1 복수의 하부 나노시트(BNW1)와 제1 방향(DR1)으로 이격될 수 있다. 제2 복수의 하부 나노시트(BNW2)는 액티브 패턴(F) 상에서 제3 방향(DR3)으로 서로 이격되어 적층된 복수 개의 나노시트를 포함할 수 있다.
도 2 및 도 3에는 제1 복수의 하부 나노시트(BNW1) 및 제2 복수의 하부 나노시트(BNW2) 각각이 제3 방향(DR3)으로 적층된 2개의 나노시트를 포함하는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이다. 다른 몇몇 실시예에서, 제1 복수의 하부 나노시트(BNW1) 및 제2 복수의 하부 나노시트(BNW2) 각각은 제3 방향(DR3)으로 적층된 3개 이상의 나노시트를 포함할 수 있다. 제1 복수의 하부 나노시트(BNW1) 및 제2 복수의 하부 나노시트(BNW2) 각각은 예를 들어, 실리콘(Si)을 포함할 수 있다.
제1 복수의 상부 나노시트(UNW1)는 제1 복수의 하부 나노시트(BNW1) 상에 배치될 수 있다. 제1 복수의 상부 나노시트(UNW1)는 제1 복수의 하부 나노시트(BNW1)와 제3 방향(DR3)으로 이격될 수 있다. 제1 복수의 상부 나노시트(UNW1)는 제1 복수의 하부 나노시트(BNW1) 상에서 제3 방향(DR3)으로 서로 이격되어 적층된 복수 개의 나노시트를 포함할 수 있다.
제2 복수의 상부 나노시트(UNW2)는 제2 복수의 하부 나노시트(BNW2) 상에 배치될 수 있다. 제2 복수의 상부 나노시트(UNW2)는 제2 복수의 하부 나노시트(BNW2)와 제3 방향(DR3)으로 이격될 수 있다. 제2 복수의 상부 나노시트(UNW2)는 제1 복수의 상부 나노시트(UNW1)와 제1 방향(DR1)으로 이격될 수 있다. 제2 복수의 상부 나노시트(UNW2)는 제2 복수의 하부 나노시트(BNW2) 상에서 제3 방향(DR3)으로 서로 이격되어 적층된 복수 개의 나노시트를 포함할 수 있다.
도 2 및 도 3에는 제1 복수의 상부 나노시트(UNW1) 및 제2 복수의 상부 나노시트(UNW2) 각각이 제3 방향(DR3)으로 적층된 2개의 나노시트를 포함하는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이다. 다른 몇몇 실시예에서, 제1 복수의 상부 나노시트(UNW1) 및 제2 복수의 상부 나노시트(UNW2) 각각은 제3 방향(DR3)으로 적층된 3개 이상의 나노시트를 포함할 수 있다. 제1 복수의 상부 나노시트(UNW1) 및 제2 복수의 상부 나노시트(UNW2) 각각은 예를 들어, 실리콘(Si)을 포함할 수 있다.
제1 분리층(111)은 제1 복수의 하부 나노시트(BNW1)와 제1 복수의 상부 나노시트(UNW1) 사이에 배치될 수 있다. 제1 분리층(111)은 제1 복수의 하부 나노시트(BNW1) 및 제1 복수의 상부 나노시트(UNW1) 각각과 제3 방향(DR3)으로 이격될 수 있다.
예를 들어, 제1 분리층(111)의 측벽의 프로파일은 각각 오목한(concave) 형상일 수 있다. 제1 분리층(111)의 측벽은 제1 분리층(111)의 내측으로 만입될 수 있다.
도 3 및 도 4를 참조하면, 제1 분리층(111)은 제1 복수의 하부 나노시트(BNW1)와 최인접한 일면(111_B), 제1 복수의 상부 나노시트(UNW1)와 최인접하고 상기 일면(111_B)과 마주하는 타면(111_T), 및 상기 일면(111_B)과 타면(111_T)을 연결하는 측벽(111_S)을 더 포함할 수 있다.
제1 분리층(111)의 측벽(111_S)이 이루는 가상선(IL1, IL2, IL3)을 가정한다. 제1 분리층(111)의 타면(111_T)과 제2 가상선(IL2)이 이루는 반시계 방향으로의 각도(a2)는 제1 분리층(111)의 타면(111_T)과 제1 가상선(IL1)이 이루는 반시계 방향으로의 각도(a1)보다 작다. 제1 분리층(111)의 타면(111_T)과 제3 가상선(IL3)이 이루는 반시계 방향으로의 각도(a3)는 제1 분리층(111)의 타면(111_T)과 제2 가상선(IL2)이 이루는 반시계 방향으로의 각도(a2)보다 작다.
제1 분리층(111)의 측벽(111_S)의 기울기(각도)는 복수의 상부 나노 시트(UNW1)에 인접한 영역에서 복수의 하부 나노시트(BNW1)와 인접한 영역으로 갈수록 감소할 수 있다. 제1 분리층(111)의 측벽(111_S)의 기울기는 제3 방향(DR3)을 기준으로 연속적으로 감소할 수 있다.
도 2 및 도 3을 참조하면, 제1 분리층(111)의 제1 방향(DR1) 또는 제2 방향(DR2)을 따른 폭(W1, W2)은, 제1 복수의 하부 나노시트(BNW1) 및 제1 복수의 상부 나노시트(UNW1)와 가장 먼 영역에서 최소일 수 있다. 제1 분리층(111)의 제1 방향(DR1) 또는 제2 방향(DR2)을 따른 폭(W1, W2)은 제1 복수의 하부 나노시트(BNW1) 및 제1 복수의 상부 나노시트(UNW1)와 멀어질수록 감소할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 분리층(112)은 제2 복수의 하부 나노시트(BNW2)와 제2 복수의 상부 나노시트(UNW2) 사이에 배치될 수 있다. 제2 분리층(112)은 제2 복수의 하부 나노시트(BNW2) 및 제2 복수의 상부 나노시트(UNW2) 각각과 제3 방향(DR3)으로 이격될 수 있다. 제2 분리층(112)은 제1 분리층(111)과 제1 방향(DR1)으로 이격될 수 있다.
한편, 전술한 제1 분리층(111)의 형상, 측벽의 기울기 및 폭에 관한 설명이 제2 분리층(112)에 관하여서도 마찬가지로 적용될 수 있다.
제1 분리층(111) 및 제2 분리층(112) 각각은 예를 들어, 실리콘 질화물(SiN), 실리콘 산탄질화물(SiOCN), 실리콘 붕소 탄질화물(SiBCN), 실리콘 탄질화물(SiCN), 실리콘 산질화물(SiON) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극(G1)은 액티브 패턴(F) 및 필드 절연막(105) 상에서 제2 방향(DR2)으로 연장될 수 있다. 제1 게이트 전극(G1)은 제1 복수의 하부 나노시트(BNW1), 제1 분리층(111) 및 제1 복수의 상부 나노시트(UNW1) 각각을 둘러쌀 수 있다. 제2 게이트 전극(G2)은 액티브 패턴(101) 및 필드 절연막(105) 상에서 제2 방향(DR2)으로 연장될 수 있다. 제2 게이트 전극(G2)은 제1 게이트 전극(G1)과 제1 방향(DR1)으로 이격될 수 있다. 제2 게이트 전극(G2)은 제2 복수의 하부 나노시트(BNW2), 제2 분리층(112) 및 제2 복수의 상부 나노시트(UNW2) 각각을 둘러쌀 수 있다.
제1 및 제2 게이트 전극(G1, G2) 각각은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 및 제2 게이트 전극(G1, G2) 각각은 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
도 2 및 도 3에는 제1 복수의 하부 나노시트(BNW1) 및 제1 복수의 상부 나노시트(UNW1) 각각은 1개의 게이트 전극에 의해 둘러싸인 것으로 도시되어 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 구체적으로 도시되지는 않았으나, 게이트 분리층에 의해 제1 게이트 전극(G1)의 하부 게이트 전극 및 상부 게이트 전극이 분리되고, 제2 게이트 전극(G2)의 하부 게이트 전극 및 상부 게이트 전극이 분리될 수 있다.
하부 소오스/드레인 영역(BSD)은 액티브 패턴(F) 상에서 제1 및 제2 게이트 전극(G1, G2) 각각의 적어도 일 측에 배치될 수 있다. 예를 들어, 하부 소오스/드레인 영역(BSD)은 액티브 패턴(F) 상에서 제1 및 제2 게이트 전극(G1, G2) 각각의 양 측에 배치될 수 있다. 하부 소오스/드레인 영역(BSD)은 제1 및 제2 복수의 하부 나노시트(BNW1, BNW2) 각각의 측벽 상에 배치될 수 있다. 하부 소오스/드레인 영역(BSD)은 제1 및 제2 복수의 하부 나노시트(BNW1, BNW2) 각각의 측벽과 접할 수 있다.
하부 소오스/드레인 영역(BSD)의 상면은 제1 복수의 하부 나노시트(BNW1) 중 최상부 나노시트의 상면보다 높게 형성될 수 있다. 하부 소오스/드레인 영역(BSD)의 상면은 제2 복수의 하부 나노시트(BNW2) 중 최상부 나노시트의 상면보다 높게 형성될 수 있다. 예를 들어, 하부 소오스/드레인 영역(BSD)의 상면은 제1 분리층(111) 및 제2 분리층(112) 각각의 하면보다 낮게 형성될 수 있다. 즉, 하부 소오스/드레인 영역(BSD)은 제1 분리층(111) 및 제2 분리층(112) 각각과 접하지 않을 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 복수의 하부 나노시트(BNW1) 및 제1 게이트 전극(G1)은 교대로 적층되어 제1 하부 구조체(BST1)를 형성할 수 있다. 제2 복수의 하부 나노시트(BNW2) 및 제2 게이트 전극(G2)은 교대로 적층되어 제2 하부 구조체(BST2)를 형성할 수 있다. 제1 복수의 상부 나노시트(UNW1) 및 제1 게이트 전극(G1)은 교대로 적층되어 제1 상부 구조체(UST1)를 형성할 수 있다. 제2 복수의 상부 나노시트(UNW2) 및 제2 게이트 전극(G2)은 교대로 적층되어 제2 상부 구조체(UST2)를 형성할 수 있다.
도 2를 참조하면, 제1 하부 구조체(BST1)의 제3 방향(DR3)을 따른 높이(H1)는, 제1 상부 구조체(UST1)의 제3 방향(DR3)을 따른 높이(H2)보다 높을 수 있다. 제2 하부 구조체(BST2)의 제3 방향(DR3)을 따른 높이도 마찬가지로, 제2 상부 구조체(UST2)의 제3 방향(DR3)을 따른 높이보다 높을 수 있다.
제1 층간 절연막(130)은 필드 절연막(105) 상에서 하부 소오스/드레인 영역(BSD)을 덮을 수 있다. 도시되어 있지는 않지만, 제1 층간 절연막(130)은 필드 절연막(105) 상에서 제1 및 제2 게이트 전극(G1, G2) 각각의 하부 측벽의 일부를 둘러쌀 수 있다. 또한, 제1 층간 절연막(130)은 필드 절연막(105) 상에서 제1 및 제2 게이트 전극(G1, G2) 각각의 상부 측벽의 일부를 둘러쌀 수 있다. 제1 층간 절연막(130)은 하부 소오스/드레인 영역(BSD) 상에서 제1 분리층(111) 및 제2 분리층(112) 각각의 제1 방향(DR1)의 양 측벽과 접할 수 있다.
제1 층간 절연막(130)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
상부 소오스/드레인 영역(USD)은 제1 층간 절연막(130) 상에서 제1 및 제2 게이트 전극(G1, G2) 각각의 적어도 일 측에 배치될 수 있다. 예를 들어, 상부 소오스/드레인 영역(USD)은 제1 층간 절연막(130) 상에서 제1 및 제2 게이트 전극(G1, G2) 각각의 양 측에 배치될 수 있다. 상부 소오스/드레인 영역(USD)은 제1 및 제2 복수의 상부 나노시트(UNW1, UNW2) 각각의 측벽 상에 배치될 수 있다. 상부 소오스/드레인 영역(USD)은 제1 및 제2 복수의 상부 나노시트(UNW1, UNW2) 각각의 측벽과 접할 수 있다. 상부 소오스/드레인 영역(USD)은 하부 소오스/드레인 영역(BSD)과 제3 방향(DR3)으로 오버랩될 수 있다.
상부 소오스/드레인 영역(USD)의 상면은 제1 복수의 상부 나노시트(UNW1) 중 최상부 나노시트의 상면보다 높게 형성될 수 있다. 상부 소오스/드레인 영역(USD)의 상면은 제2 복수의 상부 나노시트(UNW2) 중 최상부 나노시트의 상면보다 높게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
상부 소오스/드레인 영역(USD)은 제1 분리층(111) 및 제2 분리층(112) 각각과 접하지 않을 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
게이트 스페이서(123)는 액티브 패턴(F) 상에서 제1 및 제2 게이트 전극(G1, G2) 각각의 양 측벽 상에서 제2 방향(DR2)으로 연장될 수 있다. 게이트 스페이서(123)는 제1 복수의 상부 나노시트(UNW1) 중 최상부 나노시트 상에서 제1 게이트 전극(G1)의 양 측벽 상에 배치될 수 있다. 또한, 게이트 스페이서(123)는 제2 복수의 상부 나노시트(UNW2) 중 최상부 나노시트 상에서 제2 게이트 전극(G2)의 양 측벽 상에 배치될 수 있다. 게이트 스페이서(123)는 필드 절연막(105) 상에서 제1 및 제2 게이트 전극(G1, G2) 각각의 양 측벽 상에서 제2 방향(DR2)으로 연장될 수 있다.
게이트 스페이서(123)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 절연막(122)은 제1 및 제2 게이트 전극(G1, G2) 각각과 게이트 스페이서(123) 사이에 배치될 수 있다. 게이트 절연막(122)은 제1 및 제2 게이트 전극(G1, G2) 각각과 하부 소오스/드레인 영역(BSD) 사이에 배치될 수 있다. 게이트 절연막(122)은 제1 및 제2 게이트 전극(G1, G2) 각각과 상부 소오스/드레인 영역(USD) 사이에 배치될 수 있다. 게이트 절연막(122)은 제1 및 제2 게이트 전극(G1, G2) 각각과 액티브 패턴(F) 사이에 배치될 수 있다. 게이트 절연막(122)은 제1 및 제2 게이트 전극(G1, G2) 각각과 필드 절연막(105) 사이에 배치될 수 있다.
또한, 게이트 절연막(122)은 제1 게이트 전극(G1)과 제1 복수의 하부 나노시트(BNW1) 사이에 배치될 수 있다. 게이트 절연막(122)은 제1 게이트 전극(G1)과 제1 복수의 상부 나노시트(UNW1) 사이에 배치될 수 있다. 게이트 절연막(122)은 제2 게이트 전극(G2)과 제2 복수의 하부 나노시트(BNW2) 사이에 배치될 수 있다. 게이트 절연막(122)은 제2 게이트 전극(G2)과 제2 복수의 상부 나노시트(UNW2) 사이에 배치될 수 있다.
또한, 게이트 절연막(122)은 제1 게이트 전극(G1)과 제1 분리층(111) 사이에 배치될 수 있다. 게이트 절연막(122)은 제2 게이트 전극(G2)과 제2 분리층(112) 사이에 배치될 수 있다.
게이트 절연막(122)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
다른 몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(122)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압 이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 게이트 절연막(122)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 절연막(122)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(122)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
캡핑 패턴(124)은 제1 게이트 전극(G1), 제2 게이트 전극(G2), 게이트 절연막(122) 및 게이트 스페이서(123) 상에서 제2 방향(DR2)으로 연장될 수 있다. 예를 들어, 캡핑 패턴(124)은 게이트 스페이서(123)의 상면과 접할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 캡핑 패턴(124)은 게이트 스페이서(123) 사이에 배치될 수 있다. 이 경우, 캡핑 패턴(124)의 상면은 게이트 스페이서(123)의 상면과 동일 평면 상에 형성될 수 있다. 캡핑 패턴(124)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(140)은 제1 층간 절연막(130) 상에서 상부 소오스/드레인 영역(USD)을 덮을 수 있다. 도시되어 있지는 않지만, 제2 층간 절연막(140)은 필드 절연막(105) 상에서 제1 및 제2 게이트 전극(G1, G2) 각각의 측벽의 일부를 둘러쌀 수 있다.
예를 들어, 제2 층간 절연막(140)의 상면은 캡핑 패턴(124)의 상면과 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제2 층간 절연막(140)은 캡핑 패턴(124)의 상면을 덮을 수 있다. 예를 들어, 제2 층간 절연막(140)은 제1 층간 절연막(130)과 동일한 물질을 포함할 수 있다. 제2 층간 절연막(140)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
소오스/드레인 컨택(CA)은 제2 층간 절연막(140)을 제3 방향(DR3)으로 관통하여 상부 소오스/드레인 영역(USD)에 연결될 수 있다. 소오스/드레인 컨택(CA)의 적어도 일부는 상부 소오스/드레인 영역(USD)의 내부로 연장될 수 있다. 예를 들어, 소오스/드레인 컨택(CA)의 상면은 제2 층간 절연막(140)의 상면과 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 도 2에는 소오스/드레인 컨택(CA)이 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 소오스/드레인 컨택(CA)은 다중막으로 형성될 수 있다. 소오스/드레인 컨택(CA)은 도전성 물질을 포함할 수 있다.
실리사이드층(150)은 상부 소오스/드레인 영역(USD)과 소오스/드레인 컨택(CA) 사이에 배치될 수 있다. 실리사이드층(150)은 예를 들어, 금속 실리사이드 물질을 포함할 수 있다.
제1 게이트 컨택(CB1)은 제1 게이트 전극(G1) 상에 배치될 수 있다. 제1 게이트 컨택(CB1)은 캡핑 패턴(124)을 제3 방향(DR3)으로 관통하여 제1 게이트 전극(G1)에 전기적으로 연결될 수 있다. 제2 게이트 컨택(CB2)은 제2 게이트 전극(G2) 상에 배치될 수 있다. 제2 게이트 컨택(CB2)은 캡핑 패턴(124)을 제3 방향(DR3)으로 관통하여 제2 게이트 전극(G2)에 전기적으로 연결될 수 있다.
예를 들어, 제1 및 제2 게이트 컨택(CB1, CB2) 각각의 상면은 제2 층간 절연막(140)의 상면과 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 도 2 및 도 3에는 제1 및 제2 게이트 컨택(CB1, CB2) 각각이 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 제1 및 제2 게이트 컨택(CB1, CB2) 각각은 다중막으로 형성될 수 있다. 제1 및 제2 게이트 컨택(CB1, CB2) 각각은 도전성 물질을 포함할 수 있다.
식각 정지막(160)은 제2 층간 절연막(140) 및 캡핑 패턴(124) 각각의 상면 상에 배치될 수 있다. 식각 정지막(160)은 예를 들어, 컨포멀하게 형성될 수 있다. 도 2 및 도 3에는 식각 정지막(160)이 단일막으로 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 식각 정지막(160)은 다중막으로 형성될 수 있다. 식각 정지막(160)은 예를 들어, 알루미늄 산화물, 알루미늄 질화물, 하프늄 산화물, 지르코늄 산화물, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(170)은 식각 정지막(160) 상에 배치될 수 있다. 제3 층간 절연막(170)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
제1 비아(V1)는 제3 층간 절연막(170) 및 식각 정지막(160)을 제3 방향(DR3)으로 관통하여 제1 게이트 컨택(CB1)에 연결될 수 있다. 제2 비아(V2)는 제3 층간 절연막(170) 및 식각 정지막(160)을 제3 방향(DR3)으로 관통하여 제2 게이트 컨택(CB2)에 연결될 수 있다. 제3 비아(V3)는 제3 층간 절연막(170) 및 식각 정지막(160)을 제3 방향(DR3)으로 관통하여 소오스/드레인 컨택(CA)에 연결될 수 있다. 도 2 및 도 3에는 제1 내지 제3 비아(V1, V2, V3) 각각이 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 제1 내지 제3 비아(V1, V2, V3) 각각은 다중막으로 형성될 수 있다. 제1 내지 제3 비아(V1, V2, V3) 각각은 도전성 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 복수의 하부 나노시트(BNW1, BNW2) 상에 복수의 상부 나노시트(UNW1, UNW2)가 적층된 구조에서, 분리층(111, 112)의 형상을 오목하게 또는 중앙부의 폭을 좁게 형성할 수 있다. 결과, 단채널 효과(Short channel effect)를 저감하여 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도로, 도 2에 대응되는 도면이다. 도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도로, 도 2에 대응되는 도면이다. 도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도로, 도 2에 대응되는 도면이다. 설명의 편의를 위하여, 도 1 내지 도 4를 이용하여 설명한 내용과 중복되는 내용에 대해서는 설명을 생략할 수 있다.
도 5를 참조하면, 제1 하부 구조체(도 2의 BST1)의 제3 방향(DR3)을 따른 높이(H1)는, 제1 상부 구조체(도 2의 UST1)의 제3 방향(DR3)을 따른 높이(H2)보다 낮을 수 있다. 제2 하부 구조체(도 2의 BST2)의 제3 방향(DR3)을 따른 높이도, 제2 상부 구조체(도 2의 UST2)의 제3 방향(DR3)을 따른 높이보다 낮을 수 있다.
예를 들어, 제1 복수의 하부 나노시트(BNW1) 및 제2 복수의 하부 나노시트(BNW2) 각각이 제3 방향(DR3)으로 적층된 2개의 나노시트를 포함하고, 제1 복수의 상부 나노시트(UNW1) 및 제2 복수의 상부 나노시트(UNW2) 각각이 제3 방향(DR3)으로 적층된 3개의 나노시트를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 6을 참조하면, 하부 소오스/드레인 영역(BSD)이 형성되지 않고, 상부 소오스/드레인 영역(USD)이 액티브 패턴(F) 상에 형성될 수 있다.
상부 소오스/드레인 영역(USD)은 액티브 패턴(F) 상에서 제1 및 제2 게이트 전극(G1, G2) 각각의 적어도 일 측에 배치될 수 있다. 상부 소오스/드레인 영역(USD)은 액티브 패턴(F) 상에서 제1 및 제2 복수의 상부 나노시트(UNW1, UNW2) 각각의 측벽 상에 배치될 수 있다.
이 경우, 상부 소오스/드레인 영역(USD)은 제1 분리층(111) 및 제2 분리층(112) 각각과 접촉하지 않을 수 있다. 상부 소오스/드레인 영역(USD)과 액티브 패턴(F) 사이에는 제1 층간 절연막(130)이 개재될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 상부 소오스/드레인 영역(USD)과 액티브 패턴(F) 사이에는 제1 층간 절연막(130)과 다른 절연 물질층이 개재될 수 있다.
또한, 액티브 패턴(F)은 하부 구조체(BST)를 형성할 수 있다. 제1 복수의 상부 나노시트(UNW1) 및 제1 게이트 전극(G1)은 교대로 적층되어 제1 상부 구조체(도 2의 UST1)를 형성할 수 있다. 제2 복수의 상부 나노시트(UNW2) 및 제2 게이트 전극(G2)은 교대로 적층되어 제2 상부 구조체(도 2의 UST2)를 형성할 수 있다.
하부 구조체(BST)의 제3 방향(DR3)을 따른 높이(H1)는, 제1 상부 구조체(도 2의 UST1)의 제3 방향(DR3)을 따른 높이(H2)보다 높을 수 있다. 하부 구조체(BST)의 제3 방향(DR3)을 따른 높이는, 제2 상부 구조체(도 2의 UST2)의 제3 방향(DR3)을 따른 높이보다 높을 수 있다.
도 7을 참조하면, 도 6과 달리, 하부 구조체(BST)의 제3 방향(DR3)을 따른 높이(H1)는, 제1 상부 구조체(도 2의 UST1)의 제3 방향(DR3)을 따른 높이(H2)보다 낮을 수 있다. 하부 구조체(BST)의 제3 방향(DR3)을 따른 높이는, 제2 상부 구조체(도 2의 UST2)의 제3 방향(DR3)을 따른 높이보다 낮을 수 있다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도로, 도 3에 대응되는 도면이다. 설명의 편의를 위하여, 도 1 내지 도 4를 이용하여 설명한 내용과 중복되는 내용에 대해서는 설명을 생략할 수 있다.
도 8을 참조하면, 제1 분리층(111)의 제2 방향(DR2)을 따른 폭은 제1 복수의 하부 나노시트(BNW1) 및 제1 복수의 상부 나노시트(UNW1)와 인접한 영역에서 최대일 수 있다. 제1 분리층(111)의 제2 방향(DR2)을 따른 폭은 제1 복수의 하부 나노시트(BNW1) 및 제1 복수의 상부 나노시트(UNW1)와 먼 영역에서 최소일 수 있다.
제1 분리층(111)은 I자 형상일 수 있다. 이 경우, 도 3에 도시된 것과는 달리, 제1 분리층(111)은 곡선부를 포함하지 않을 수 있다.
한편, 전술한 제1 분리층(111)의 형상에 관한 설명이 제2 분리층(112)에 관하여서도 마찬가지로 적용될 수 있다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도로, 도 2에 대응되는 도면이다. 도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도로, 도 3에 대응되는 도면이다. 도 11은 도 10의 영역 P2를 확대한 확대도이다. 설명의 편의를 위하여, 도 1 내지 도 8을 이용하여 설명한 내용과 중복되는 내용에 대해서는 설명을 생략할 수 있다.
도 9를 참조하면, 제1 분리층(111)의 측벽의 프로파일은 각각 볼록한(convex) 형상일 수 있다. 제1 분리층(111)의 측벽은 제1 분리층(111)의 외측으로 돌출될 수 있다.
도 10 및 도 11을 참조하면, 제1 분리층(111)은 제1 복수의 하부 나노시트(BNW1)와 최인접한 일면(111_B), 제1 복수의 상부 나노시트(UNW1)와 최인접하고 상기 일면(111_B)과 마주하는 타면(111_T), 및 상기 일면(111_B)과 타면(111_T)을 연결하는 측벽(111_S)을 더 포함할 수 있다.
제1 분리층(111)의 측벽(111_S)이 이루는 가상선(IL1, IL2, IL3)을 가정한다. 제1 분리층(111)의 타면(111_T)과 제2 가상선(IL2)이 이루는 반시계 방향으로의 각도(a2)는 제1 분리층(111)의 타면(111_T)과 제1 가상선(IL1)이 이루는 반시계 방향으로의 각도(a1)보다 크다. 제1 분리층(111)의 타면(111_T)과 제3 가상선(IL3)이 이루는 반시계 방향으로의 각도(a3)는 제1 분리층(111)의 타면(111_T)과 제2 가상선(IL2)이 이루는 반시계 방향으로의 각도(a2)보다 크다.
제1 분리층(111)의 측벽(111_S)의 기울기(각도)는 복수의 상부 나노 시트(UNW1)에 인접한 영역에서 복수의 하부 나노시트(BNW1)와 인접한 영역으로 갈수록 증가할 수 있다. 제1 분리층(111)의 측벽(111_S)의 기울기는 제3 방향(DR3)을 기준으로 연속적으로 증가할 수 있다.
도 9 및 도 10을 참조하면, 제1 분리층(111)의 제1 방향(DR1) 또는 제2 방향(DR2)을 따른 폭(W1, W2)은, 제1 복수의 하부 나노시트(BNW1) 및 제1 복수의 상부 나노시트(UNW1)와 가장 먼 영역에서 최대일 수 있다. 제1 분리층(111)의 제1 방향(DR1) 또는 제2 방향(DR2)을 따른 폭(W1, W2)은 제1 복수의 하부 나노시트(BNW1) 및 제1 복수의 상부 나노시트(UNW1)와 멀어질수록 증가할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
한편, 전술한 제1 분리층(111)의 형상, 측벽의 기울기 및 폭에 관한 설명이 제2 분리층(112)에 관하여서도 마찬가지로 적용될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 복수의 하부 나노시트(BNW1, BNW2) 상에 복수의 상부 나노시트(UNW1, UNW2)가 적층된 구조에서, 분리층(111, 112)의 형상을 볼록하게 또는 중앙부의 폭을 넓게 형성할 수 있다. 결과, 게이트 전극과 핀 구조 사이의 기생 커패시턴스를 저감하여 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 9를 참조하면, 제1 하부 구조체(도 2의 BST1)의 제3 방향(DR3)을 따른 높이(H1)는, 제1 상부 구조체(도 2의 UST1)의 제3 방향(DR3)을 따른 높이(H2)보다 높을 수 있다. 제2 하부 구조체(도 2의 BST2)의 제3 방향(DR3)을 따른 높이는, 제2 상부 구조체(도 2의 UST2)의 제3 방향(DR3)을 따른 높이보다 높을 수 있다.
도 12를 참조하면, 제1 하부 구조체(도 2의 BST1)의 제3 방향(DR3)을 따른 높이(H1)는, 제1 상부 구조체(도 2의 UST1)의 제3 방향(DR3)을 따른 높이(H2)보다 낮을 수 있다. 제2 하부 구조체(도 2의 BST2)의 제3 방향(DR3)을 따른 높이는, 제2 상부 구조체(도 2의 UST2)의 제3 방향(DR3)을 따른 높이보다 낮을 수 있다.
도 13을 참조하면, 하부 소오스/드레인 영역(BSD)이 형성되지 않고, 상부 소오스/드레인 영역(USD)이 액티브 패턴(F) 상에 형성될 수 있다.
하부 구조체(BST)의 제3 방향(DR3)을 따른 높이(H1)는, 제1 상부 구조체(도 2의 UST1)의 제3 방향(DR3)을 따른 높이(H2)보다 높을 수 있다. 하부 구조체(BST)의 제3 방향(DR3)을 따른 높이는, 제2 상부 구조체(도 2의 UST2)의 제3 방향(DR3)을 따른 높이보다 높을 수 있다.
도 14를 참조하면, 도 13과 달리, 하부 구조체(BST)의 제3 방향(DR3)을 따른 높이(H1)는, 제1 상부 구조체(도 2의 UST1)의 제3 방향(DR3)을 따른 높이(H2)보다 낮을 수 있다. 하부 구조체(BST)의 제3 방향(DR3)을 따른 높이는, 제2 상부 구조체(도 2의 UST2)의 제3 방향(DR3)을 따른 높이보다 낮을 수 있다.
도 15를 참조하면, 제1 분리층(111)의 폭은 제1 복수의 하부 나노시트(BNW1) 및 제1 복수의 상부 나노시트(UNW1)와 인접한 영역에서 최소일 수 있다. 제1 분리층(111)의 폭은 제1 복수의 하부 나노시트(BNW1) 및 제1 복수의 상부 나노시트(UNW1)와 먼 영역에서 최소일 수 있다.
제1 분리층(111)은 십(十)자 형상일 수 있다. 이 경우, 도 9에 도시된 것과는 달리, 제1 분리층(111)은 곡선부를 포함하지 않을 수 있다.
한편, 전술한 제1 분리층(111)의 형상에 관한 설명이 제2 분리층(112)에 관하여서도 마찬가지로 적용될 수 있다.
이하에서, 도 16 내지 도 34를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 16 내지 도 34는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 16 및 도 17을 참조하면, 기판(100) 상에 제1 적층 구조체(10), 제2 희생층(20) 및 제3 적층 구조체(30)가 순차적으로 적층될 수 있다. 제1 적층 구조체(10)는 기판(100) 상에 교대로 적층된 제1 희생층(11) 및 제1 반도체층(12)을 포함할 수 있다. 예를 들어, 제1 적층 구조체(10)의 최하부에는 제1 희생층(11)이 형성되고, 제1 적층 구조체(10)의 최상부에는 제1 반도체층(12)이 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 희생층(11)은 제1 적층 구조체(10)의 최상부에도 형성될 수 있다. 제1 희생층(11)은 예를 들어, 실리콘 게르마늄(SiGe)을 포함할 수 있다. 제1 반도체층(12)은 예를 들어, 실리콘(Si)을 포함할 수 있다.
이어서, 제1 적층 구조체(10) 상에 제2 희생층(20)이 적층될 수 있다. 제2 희생층(20)의 제3 방향(DR3)의 두께는 제1 희생층(11)의 제3 방향(DR3)의 두께보다 클 수 있다. 제2 희생층(20)은 예를 들어, 실리콘 게르마늄(SiGe)을 포함할 수 있다. 예를 들어, 제2 희생층(20)에 포함된 게르마늄(Ge)의 농도는 제1 희생층(11)에 포함된 게르마늄(Ge)의 농도보다 클 수 있다.
제3 적층 구조체(30)는 제2 희생층(20) 상에 교대로 적층된 제3 희생층(31) 및 제2 반도체층(32)을 포함할 수 있다. 예를 들어, 제3 적층 구조체(30)의 최하부에는 제3 희생층(31)이 형성되고, 제3 적층 구조체(30)의 최상부에는 제2 반도체층(32)이 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제3 희생층(31)은 제3 적층 구조체(30)의 최상부에도 형성될 수 있다.
제3 희생층(31)은 예를 들어, 실리콘 게르마늄(SiGe)을 포함할 수 있다. 예를 들어, 제3 희생층(31)에 포함된 게르마늄(Ge)의 농도는 제2 희생층(20)에 포함된 게르마늄(Ge)의 농도보다 작을 수 있다. 제2 반도체층(32)은 예를 들어, 실리콘(Si)을 포함할 수 있다.
도 18 내지 도 19를 참조하면, 제1 적층 구조체(10), 제2 적층 구조체(20), 제3 적층 구조체(30) 및 기판(100)의 일부를 식각하여 기판(100) 상에 액티브 패턴(F)이 형성될 수 있다. 액티브 패턴(F)은 제1 방향(DR1)으로 연장될 수 있다. 액티브 패턴(F)은 기판(100)으로부터 제3 방향(DR3)으로 돌출될 수 있다.
이어서, 기판(100) 상에서 액티브 패턴(F)의 측벽을 둘러싸는 필드 절연막(105)이 형성될 수 있다. 예를 들어 액티브 패턴(F)은 필드 절연막(105)의 상면보다 제3 방향(DR3)으로 돌출될 수 있다.
도 20 내지 도 21을 참조하면, 필드 절연막(105), 제1 내지 제3 적층 구조체(10, 20, 30) 각각을 덮도록 패드 산화막(40)이 형성될 수 있다. 예를 들어, 패드 산화막(40)은 컨포멀하게 형성될 수 있다. 패드 산화막(40)은 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있다.
제1 내지 제3 적층 구조체(10, 20, 30) 상에서 패드 산화막(40) 상에 제1 및 제2 더미 게이트(DG1, DG2)가 형성될 수 있다. 제1 및 제2 더미 게이트(DG1, DG2) 각각은 제2 방향(DR2)으로 연장될 수 있다. 제2 더미 게이트(DG2)는 제1 더미 게이트(DG1)와 제1 방향(DR1)으로 이격될 수 있다. 또한, 제1 및 제2 더미 게이트(DG1, DG2) 각각 상에 더미 캡핑 패턴(50)이 형성될 수 있다.
예를 들어, 제1 및 제2 더미 게이트(DG1, DG2) 각각과 제3 방향(DR3)으로 오버랩되는 부분을 제외한 나머지 부분의 패드 산화막(40)은 제거될 수 있다.
도 22 내지 도 23을 참조하면, 제2 희생층(20)이 제거될 수 있다. 제2 희생층(20)은 습식 식각 공정을 통해 제거될 수 있다. 제2 희생층(20)이 제거되어 빈 공간(P)이 형성될 수 있다.
도 24 내지 도 25를 참조하면, 제1 및 제2 더미 게이트(DG1, DG2) 각각의 측벽, 더미 캡핑 패턴(50)의 측벽 및 상면을 덮도록 스페이서 물질층(SM)이 형성될 수 있다. 도시되어 있지는 않지만, 스페이서 물질층(SM)은 노출된 필드 절연막(105)의 상면, 제1 적층 구조체(10)의 측벽, 제3 적층 구조체(30)의 측벽 및 상면 상에도 형성될 수 있다. 또한, 스페이서 물질층(SM)은 제2 희생층(도 20 내지 도 21의 20)이 제거된 영역(P)을 채울 수 있다. 예를 들어, 스페이서 물질층(SM)은 컨포멀하게 형성될 수 있다. 스페이서 물질층(SM)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산탄질화물(SiOCN), 실리콘 붕소 탄질화물(SiBCN), 실리콘 탄질화물(SiCN), 실리콘 산질화물(SiON) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 26을 참조하면, 더미 캡핑 패턴(50), 제1 및 제2 더미 게이트(DG1, DG2)를 마스크로 이용하여 제3 적층 구조체(30)의 적어도 일부가 식각되어 상부 소오스/드레인 트렌치(U_ST)가 형성될 수 있다.
예를 들어, 상부 소오스/드레인 트렌치(U_ST)는 액티브 패턴(F)을 향하여 연장될 수 있다. 즉, 상부 소오스/드레인 트렌치(U_ST)는 액티브 패턴(F) 상에서 제1 더미 게이트(DG1)와 제2 더미 게이트(DG2) 사이에 형성될 수 있다.
이후, 상부 소오스/드레인 트렌치(U_ST) 내에 라이너 물질층(LM)을 형성할 수 있다. 라이너 물질층(LM)은 상부 소오스/드레인 트렌치(U_ST)의 측벽 및 바닥면을 따라 컨포멀하게 형성될 수 있다. 라이너 물질층(LM)은 스페이서 물질층(SM)의 상면의 적어도 일부에 형성될 수 있다.
도 27을 참조하면, 건식 식각 공정을 이용하여 라이너 물질층(LM)을 일부 제거할 수 있다. 이 경우, 라이너 물질층(LM)의 상부 일부 및 하부 일부가 제거되어 스페이서 물질층(SM)의 상면의 적어도 일부가 노출될 수 있다.
도 28을 참조하면, 라이너 물질층(LM)을 이용하여 하부 소오스/드레인 트렌치(B_ST)를 형성할 수 있다. 예를 들어, 라이너 물질층(LM)을 이용하여 제3 적층 구조체(30) 및 제1 적층 구조체(10)와 제3 적층 구조체(30) 사이의 스페이서 물질층(SM)이 식각되어 하부 소오스/드레인 트렌치(B_ST)가 형성될 수 있다. 이 경우, 라이너 물질층(LM)의 측벽의 프로파일과 하부 소오스/드레인 트렌치(B_ST)의 측벽의 프로파일은 실질적으로 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이와 같이 하부 소오스/드레인 트렌치(B_ST)가 형성되는 동안, 더미 캡핑 패턴(50)의 상면 상에 형성된 스페이서 물질층(SM) 및 더미 캡핑 패턴(50)의 일부가 제거될 수 있다. 제1 및 제2 더미 게이트(DG1, DG2), 남아있는 더미 캡핑 패턴(50) 각각의 측벽 상에 남아있는 스페이서 물질층(SM)은 게이트 스페이서(123)로 정의될 수 있다.
하부 소오스/드레인 트렌치(B_ST)가 형성된 후에, 제1 더미 게이트(DG1)의 하부에 남아있는 제1 반도체층(12) 및 제3 반도체 층(32) 각각은 제1 복수의 하부 나노시트(BNW1) 및 제1 복수의 상부 나노시트(UNW1)로 정의될 수 있다. 또한, 제2 더미 게이트(DG2)의 하부에 남아있는 제1 반도체층(12) 및 제3 반도체 층(32) 각각은 제2 복수의 하부 나노시트(BNW2) 및 제2 복수의 상부 나노시트(UNW2)로 정의될 수 있다.
또한, 하부 소오스/드레인 트렌치(B_ST)가 형성된 후에, 제1 더미 게이트(DG1)의 하부에 남아있는 스페이서 물질층(SM)은 제1 분리층(111)으로 정의되고, 제2 더미 게이트(DG2)의 하부에 남아있는 스페이서 물질층(SM)은 제2 분리층(112)으로 정의될 수 있다. 즉, 제1 복수의 하부 나노시트(BNW1)와 제1 복수의 상부 나노시트(UNW1) 사이에 제1 분리층(111)이 형성되고, 제2 복수의 하부 나노시트(BNW2)와 제2 복수의 상부 나노시트(UNW2) 사이에 제2 분리층(112)이 형성될 수 있다.
스페이서 물질층(SM)은 습식 식각 공정을 통해 적어도 일부가 제거될 수 있다. 이에 따라, 도 1 내지 도 8에 도시된 제1 및 제2 분리층(111, 112)을 갖는 반도체 장치가 형성될 수 있다.
또는, 스페이서 물질층(SM)의 일부 영역이 제거되지 않고 잔존할 수 있다. 이에 따라, 도 9 내지 도 15에 도시된 제1 및 제2 분리층(111, 112)을 갖는 반도체 장치가 형성될 수 있다.
도 29를 참조하면, 하부 소오스/드레인 트렌치(도 28의 B_ST)의 내부에 하부 소오스/드레인 영역(BSD) 및 제1 층간 절연막(130)이 순차적으로 형성될 수 있다.
예를 들어, 하부 소오스/드레인 트렌치(도 28의 B_ST)의 내부에서, 제1 및 제2 복수의 하부 나노시트(BNW1, BNW2) 각각의 측벽 상에 하부 소오스/드레인 영역(BSD)이 형성될 수 있다. 예를 들어, 하부 소오스/드레인 영역(BSD)의 상면은 제1 분리층(111) 및 제2 분리층(112) 각각의 하면보다 낮게 형성될 수 있다.
이어서, 하부 소오스/드레인 영역(BSD)을 덮도록 제1 층간 절연막(130)이 형성될 수 있다.
도 30을 참조하면, 라이너 물질층(LM)이 제거되고, 제1 및 제2 복수의 상부 나노시트(UNW1, UNW2) 각각의 측벽 상에 상부 소오스/드레인 영역(USD)이 형성될 수 있다.
한편, 전술한 라이너 물질층(LM)이 개재됨에 따라, 하부 소오스/드레인 영역(BSD)과 상부 소오스/드레인 영역(USD)의 부피가 서로 다르게 형성될 수 있다. 다만, 본 발명의 기술적 사상은 이에 제한되지 않으며, 하부 소오스/드레인 영역(BSD)과 상부 소오스/드레인 영역(USD)의 부피는 실질적으로 동일하게 형성될 수 있다.
도 31 내지 도 32를 참조하면, 상부 소오스/드레인 영역(USD), 게이트 스페이서(123) 및 더미 캡핑 패턴(도 30의 50) 각각을 덮도록 제2 층간 절연막(140)이 형성될 수 있다. 이어서, 평탄화 공정을 통해 제1 및 제2 더미 게이트(도 30의 DG1, DG2) 각각의 상면이 노출될 수 있다. 이어서, 제1 및 제2 더미 게이트(도 30의 DG1, DG2), 패드 산화막(도 30의 40), 제1 희생층(도 30의 11) 및 제3 희생층(도 30의 31) 각각이 제거될 수 있다. 제1 더미 게이트(도 30의 DG1)가 제거된 부분은 제1 게이트 트렌치(GT1)로 정의되고, 제2 더미 게이트(도 30의 DG2)가 제거된 부분은 제2 게이트 트렌치(GT2)로 정의될 수 있다.
도 32 내지 도 34를 참조하면, 제1 및 제2 더미 게이트(도 30의 DG1, DG2), 제1 희생층(도 30의 11) 및 제3 희생층(도 30의 31) 각각이 제거된 부분에 게이트 절연막(122)이 형성될 수 있다. 예를 들어, 게이트 절연막(122)은 컨포멀하게 형성될 수 있다.
이어서, 제1 게이트 트렌치(GT1)의 내부 및 제1 게이트 트렌치(GT1)와 제3 방향(DR3)으로 오버랩되는 영역에서, 제1 복수의 하부 나노시트(BNW1) 및 제1 복수의 상부 나노시트(UNW1)를 둘러싸는 제1 게이트 전극(G1)이 형성될 수 있다. 또한, 제2 게이트 트렌치(GT2)의 내부 및 제2 게이트 트렌치(GT2)와 제3 방향(DR3)으로 오버랩되는 영역에서, 제2 복수의 하부 나노시트(BNW2) 및 제2 복수의 상부 나노시트(UNW2)를 둘러싸는 제2 게이트 전극(G2)이 형성될 수 있다. 이어서, 제1 및 제2 게이트 전극(G1, G2) 각각 상에 캡핑 패턴(124)이 형성될 수 있다.
도 2 내지 도 3을 참조하면, 제2 층간 절연막(140)을 제3 방향(DR3)으로 관통하여 상부 소오스/드레인 영역(USD)에 연결되는 소오스/드레인 컨택(CA)이 형성될 수 있다. 상부 소오스/드레인 영역(USD)과 소오스/드레인 컨택(CA) 사이에 실리사이드층(150)이 형성될 수 있다. 또한, 캡핑 패턴(124)을 제3 방향(DR3)으로 관통하여 제1 게이트 전극(G1)에 연결되는 제1 게이트 컨택(CB1)이 형성되고, 캡핑 패턴(124)을 제3 방향(DR3)으로 관통하여 제2 게이트 전극(G2)에 연결되는 제2 게이트 컨택(CB2)이 형성될 수 있다.
이어서, 제2 층간 절연막(140), 캡핑 패턴(124), 소오스/드레인 컨택(CA), 제1 및 제2 게이트 컨택(CB1, CB2) 각각 상에 식각 정지막(160) 및 제3 층간 절연막(170)이 순차적으로 형성될 수 있다. 이어서, 제3 층간 절연막(170) 및 식각 정지막(160)을 제3 방향(DR3)으로 관통하여 제1 게이트 컨택(CB1), 제2 게이트 컨택(CB2) 및 소오스/드레인 컨택(CA) 각각에 연결되는 제1 비아(V1), 제2 비아(V2) 및 제3 비아(V3) 각각이 형성될 수 있다. 이러한 제조 공정을 통해, 도 2 내지 도 3에 도시된 반도체 장치가 제조될 수 있다.
이하에서, 도 35 및 도 36을 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 설명의 편의를 위하여, 도 1 내지 도 34를 이용하여 설명한 내용과 중복되는 내용에 대해서는 설명을 생략할 수 있다. 또한, 도 35 내지 도 36에서는 설명의 편의를 위해 제1 게이트 컨택(CB1), 제1 비아(V1), 캡핑 패턴(124), 식각 정지막(160) 및 제3 층간 절연막(170)에 관하여서는 설명을 생략할 수 있다.
도 35는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레아아웃도이다. 도 36은 도 35의 B-B' 선 및 C-C' 선을 따라 절단한 단면도이다.
도 35 및 도 36을 참조하면, 기판(100)은 제1 영역(I) 및 제1 영역(I)과 제1 방향(DR1)으로 이격된 제2 영역(II)을 포함할 수 있다.
제1 영역(I)에는, 제1 복수의 하부 나노시트(BNW1), 제1 복수의 상부 나노시트(UNW1), 제1 복수의 하부 나노시트(BNW1)와 제1 복수의 상부 나노시트(UNW1) 사이에 배치된 제1 분리 층(111) 및 제1 게이트 전극(G1)이 배치될 수 있다.
제2 영역(II)에는, 제1a 복수의 하부 나노시트(BNW1a), 제1a 복수의 상부 나노시트(UNW1a), 제1a 복수의 하부 나노시트(BNW1a)와 제1a 복수의 상부 나노시트(UNW1a) 사이에 배치된 제1a 분리 층(111a), 및 제1a 게이트 전극(G1a)이 배치될 수 있다.
제1 분리층(111)의 측벽의 기울기는 제1a 분리층(111a)의 측벽의 기울기와 다를 수 있다. 제1 분리층(111)의 측벽의 프로파일은 오목하고, 제1a 분리층(111a)의 측벽의 프로파일은 볼록할 수 있다.
제1 분리층(111)의 측벽은 제1 분리층(111)의 내측으로 만입되고, 제1a 분리층(111a)의 측벽은 제1a 분리층(111a)의 외측으로 돌출될 수 있다.
제1 분리층(111)의 폭은, 제1 복수의 하부 나노시트(BNW1) 및 제1 복수의 상부 나노시트(UNW1)와 인접한 영역에서 최대일 수 있다. 제1a 분리층(111a)의 폭은, 제1a 복수의 하부 나노시트(BNW1a) 및 제1a 복수의 상부 나노시트(UNW1a)와 인접한 영역에서 최소일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
F: 액티브 패턴
BNW1, BNW2: 제1 및 제2 복수의 하부 나노시트
UNW1, UNW2: 제1 및 제2 복수의 상부 나노시트
105: 필드 절연막
111, 112: 제1 및 제2 분리층
G1, G2: 제1 및 제2 게이트 전극
122: 게이트 절연막
BSD: 하부 소오스/드레인 영역
USD: 상부 소오스/드레인 영역
130: 제1 층간 절연막
140: 제2 층간 절연막
160: 식각 정지막

Claims (10)

  1. 기판 상에, 제1 방향으로 연장되는 액티브 패턴;
    상기 액티브 패턴 상에, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되어 적층된 복수의 하부 나노시트;
    상기 복수의 하부 나노시트 상에, 상기 복수의 하부 나노시트와 상기 제2 방향으로 이격된 분리층;
    상기 분리층 상에, 상기 제2 방향으로 서로 이격되어 적층된 복수의 상부 나노시트; 및
    상기 기판 상에, 상기 복수의 하부 나노시트, 상기 분리층 및 상기 복수의 상부 나노시트 각각을 둘러싸는 게이트 전극을 포함하되,
    상기 분리층의 측벽의 기울기는, 상기 제2 방향을 기준으로 연속적으로 증가하거나 감소하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 분리층의 측벽의 폭은, 상기 복수의 하부 나노시트 및 상기 복수의 상부 나노시트와 멀어질수록 감소하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 분리층의 측벽의 폭은, 상기 복수의 하부 나노시트 및 상기 복수의 상부 나노시트와 멀어질수록 증가하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 분리층의 측벽의 기울기는, 상기 복수의 상부 나노시트에 인접한 영역에서 상기 복수의 하부 나노시트와 인접한 영역으로 갈수록 감소하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 분리층의 측벽의 기울기는, 상기 복수의 상부 나노시트에 인접한 영역에서 상기 복수의 하부 나노시트와 인접한 영역으로 갈수록 증가하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 분리층의 측벽의 프로파일은 오목한(concave) 형상인 반도체 장치.
  7. 제 1항에 있어서,
    상기 분리층의 측벽의 프로파일은 볼록한(convex) 형상인 반도체 장치.
  8. 제 1항에 있어서,
    상기 액티브 패턴 상에, 상기 복수의 하부 나노시트의 측벽 상에 배치되는 하부 소오스/드레인 영역; 및
    상기 복수의 상부 나노시트의 측벽 상에 배치되고, 상기 하부 소오스/드레인 영역과 상기 제2 방향으로 이격된 상부 소오스/드레인 영역을 더 포함하되,
    상기 하부 소오스/드레인 영역 및 상기 상부 소오스/드레인 영역 각각은 상기 분리층과 접촉하지 않는 반도체 장치.
  9. 제 1항에 있어서,
    상기 액티브 패턴 상에, 상기 복수의 상부 나노시트의 측벽 상에 배치된 소오스/드레인 영역을 더 포함하는 반도체 장치.
  10. 기판 상에, 제1 수평 방향으로 연장되는 액티브 패턴;
    상기 액티브 패턴 상에, 상기 기판으로부터 수직 방향으로 서로 이격되어 적층된 복수의 하부 나노시트;
    상기 복수의 하부 나노시트 상에, 상기 복수의 하부 나노시트와 상기 수직 방향으로 이격된 분리층;
    상기 분리층 상에, 상기 수직 방향으로 서로 이격되어 적층된 복수의 상부 나노시트; 및
    상기 기판 상에 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되고, 상기 복수의 하부 나노시트, 상기 분리층 및 상기 복수의 상부 나노시트 각각을 둘러싸는 게이트 전극을 포함하되,
    상기 제2 수평 방향을 기준으로, 상기 분리층의 폭은, 상기 복수의 하부 나노 시트 및 상기 복수의 상부 나노 시트와 인접한 영역에서 최소 또는 최대인 반도체 장치.


















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