KR970030501A - 씨모스(cmos)소자의 제조방법 - Google Patents

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Abstract

본 발명은 씨모스(CM0S) 소자의 제조방법은, 피모스 영역에 p형 이온을 주입하여 p채널영역을 형성하는 공정과, 엔모스 영역 및 상기 피모스 영역에 동일한 마스크를 적용하여 게이트 전극 및 게이트 산화막을 형성하는 공정과, 상기 게이트 전극 및 게이트 산화막 측벽에 제1 측벽 스페이서를 형성하는 공정과, 상기 피모스 영역의 게이트 전극과 제1 측벽 스페이서를 마스크로 하여 상기 피모스 영역의 기판상에 p-형 이온을 주입함으로써 제1 LDD 영역을 형성하는 공정과, 상기 엔모스 영역의 게이트 전극과 제1 측벽 스페이서를 마스크로 하여 상기 피모스 영역의 기판상에 n+형 이온을 주입함으로써 제1소스/드레인 영역을 형성하는 공정과, 상기 엔모스 영역의 제1 측벽 스페이서를 제거한 후 게이트 전극을 마스크로 하여 상기 엔모스 영역의 기판상에 n-형 이온을 주입함으로써 제2 LDD영역을 형성하는 공정과, 상기 엔모스 영역의 게이트 전극과 게이트 산화막 및 피모스 영역의 제1 측벽스페이서 측면에 제2 측벽스페이서를 형성하는 공정과, 상기 피모스 영역의 게이트 전극 및 제2 측벽스페이서를 마스크로 하여 상기 피모스 영역의 기판상에 p+형 이온을 주입함으로써 제2 소스/드레인 영역을 형성하는 공정과, 상기 엔모스 영역의 게이트 전극 및 제2측벽 스페이서를 마스크로 하여 엔모스 영역의 기판상에 n형 이온을 주입함으로써 n채널영역을 형성하는 공정을 포함하여 이루어지며, 상기와 같이 엔모스는 소스/드레인 영역 형성후 채널영역을 형성함으로써 역 단채널 효과의 발생을 방지할 수 있으며, 상기 소스/드레인 영역이 채널쪽에 가깝게 위치하도록 함으로써 전류가 감소되지 않으며, 피모스의 경우 상기 엔모스 보다 게이트 전극의 측벽 스페이서를 두껍게 형성함으로써 소스/드레인 영역의 채널쪽으로의 확산을 감소시켜 단채널 효과를 줄일 수 있는 잇점이 있다.

Description

씨모스(CMOS)소자의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 씨모스(CMOS) 소자의 제조방법을 도시한 단면도.

Claims (3)

  1. 피모스 영역에 p형 이온을 주입하여 p채널영역을 형성하는 공정과, 엔모스 영역 및 상기 피모스 영역에 동일한 마스크를 적용하여 게이트 전극 및 게이트 산화막을 형성하는 공정과, 상기 게이트 전극 및 게이트 산화막 측벽에 제1 측벽 스페이서를 형성하는 공정과, 상기 피모스 영역의 게이트 전극과 제1 측벽 스페이서를 마스크로 하여 상기 피모스 영역의 기판상에 p-형 이온을 주입함으로써 제1 LDD영역을 형성하는 공정과, 상기 엔모스 영역의 게이트 전극과 제1 측벽 스페이서를 마스크로 하여 상기 피모스 영역의 기판상에 N+형 이온을 주입함으로써 제1소스/드레인 영역을 형성하는 공정과, 상기 엔모스 영역의 제1 측벽 스페이서를 제거한 후 게이트 전극을 마스크로 하여 상기 엔모스 영역의 기판상에 n-형 이온을 주입함으로써 제2 LDD영역을 형성하는 공정과, 상기 엔모스 영역의 게이트 전극과 게이트 산화막 및 피모스 영역의 제1 측벽스페이서 측면에 제2측벽스페이서를 형성하는 공정과, 상기 피모스 영역의 게이트 전극 및 제2 측벽스페이서를 마스크로 하여 상기 피모스 영역의 기판상에 p+형 이온을 주입함으로써 제2 소스/드레인 영역을 형성하는 공정과, 상기 엔모스 영역의 게이트 전극 및 제2측벽 스페이서를 마스크로하여 엔모스 영역의 기판상에 n형 이온을 주입함으로서 n채널영역을 형성하는 공정을 포함하여 이루어진 것을 특징으로 하는 씨모스(COMS) 소자의 제조방법.
  2. 제1항에 있어서, 상기 제1측벽스페이서는 산화막임을 특징으로 하는 씨모스(COMS) 소자의 제조방법.
  3. 제1항에 있어서, 상기 제2측벽스페이서는 CVD 질화막임 특징으로 하는 씨모스(CMOS) 소자의 제조방법.
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