CN1136615C - 半导体器件及其制造方法 - Google Patents

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Abstract

在电极上形成Si3N4膜和侧壁，以得到能够增大DRAM的存储单元触点的面积的Cs电容器，如果通过选择性腐蚀工艺穿过层间膜可形成孔。留下Si3N4膜和侧壁未腐蚀，暴露衬底的孔的面积小于孔的上部的面积。

Description

半导体器件及其制造方法
本发明一般涉及半导体器件及其制造方法，特别涉及具有关于电容器结构和关于制造该电容器方法的特征的半导体器件及其制造方法。
动态DRAM含有存储信息的电容器。这些电容器在存储器件中排列成矩形，根据外部提供的地址信息在这些电容器中选择位于预定位置的一个电容器。通过写控制系统将信息转换成电荷提供给所选择的电容器。
在读的过程中，根据地址信息选择预定位置中的电容器，将被选电容器的电荷读到预先由读控制系统充电的位线。通过读出放大器放大电荷，然后输出到外部。
图2为DRAM存储单元掩模图形的一个例子，显示了具有常规COB结构的DRAM中的电容器结构。在图2中AC区y1倾斜地形成，位线y2沿X方向延伸，而字线y3沿Y方向延伸。下面结合图3、5和7主要介绍X方向的结构及其制造方法，同时Y方向的结构显示在图4、6和8中。
图3显示的是在制造图2所示的电容器的工艺中的X方向部分。图4显示的是图2中的Y方向部分。在由如Si单晶或类似的半导体组成的衬底51上形成厚度为2000-4000埃数量级的场氧化膜52和厚度约为50-150埃的MOS晶体管(Tr)栅氧化膜53，这两种膜通常通过LOCS(局部硅氧化：选择性氧化)法形成。
形成栅氧化膜53和场氧化膜52之后，为电容器提供信号的多个电极54形成在这些膜上。然后，绝缘氧化膜55形成在这些电极54的两侧。由多晶硅或多硅化物(polycide)组成的电极54形成的厚度约为1000-2000埃，通过通常的光刻在Y方向构图并腐蚀。
形成电极54和氧化膜55后，通过CVD(化学汽相淀积)法在其上形成BPSG(硼磷硅玻璃)膜56。在BPSG膜56上形成贯穿BPSG膜56和栅氧化膜53直达衬底51的孔57。再将电极58连接到通过孔57暴露的衬底51上。通过通常的光刻和腐蚀对由多晶硅或多硅化物组成的电极58进行X方向构图，因而形成电极58。
此后，如图5所示，通过通常的光刻形成光刻胶图形60，通过腐蚀得到孔61(Y方向部分显示在图6中)。接下来，如图7所示，厚度约为5000-10000埃的多晶硅层62作为电极层形成，用作电容器的一个极板。此后，在电极层62的表面上形成厚度为30-100埃数量级的Si3N膜63，作为电容器的介质层，在Si3N膜63上形成厚度约为1000-2000埃的多晶硅层64，作为电容器的另一个极板。因此完成电容器的制造。图8显示了该电容器的Y方向部分。
然而，在以上介绍的结构中，当减小器件时，DRAM的存储单元触点61的面积不能增大，因此产生为增大电容器的面积使步骤数量增加的问题。另一个问题是存储单元触点的光刻的孔余量很小。
本发明的首要目的是设法消除以上提到的问题，提供一种半导体器件及其制造方法，能够增大DRAM的存储单元触点的面积。
本发明的另一目的是提供一种半导体器件及其制造方法，能够增大存储单元触点的光刻的孔余量。
根据本发明的半导体器件包括半导体衬底、形成在半导体衬底上并在第一方向内延伸的栅电极、沿栅电极的侧壁在栅电极上形成并显示绝缘特性的第一保护层、形成在包括第一保护层的半导体衬底上的层间绝缘层、具有延伸到第一保护层和半导体衬底的开口部分，在腐蚀工艺中显示出对第一保护层的选择性，还包括开口部分内形成的电容器。
第一保护层可以是例如氮化物层，层间绝缘层可以是例如氧化物层。
此外，电容器可以由连接到半导体衬底并具有粗糙的表面的第一导电层、形成在第一导电层上的电容器绝缘膜、形成在电容器绝缘膜上的第二导电层构成。
作为选择，层间绝缘层可以由第一绝缘层和形成在第一绝缘层上的第二绝缘层构成。层间绝缘层包含形成在第一绝缘层和第二绝缘层之间的位线，该位线在基本垂直于第一方向的方向内延伸，以及第二保护层，沿位线的侧壁形成在位线上，在腐蚀工艺中显示出对层间绝缘层的选择性及绝缘特性。开口部分延伸到第二保护层。
本发明的半导体器件的制造方法可用于制造本发明的半导体器件。
该制造方法包括在半导体衬底上形成在第一方向内延伸的栅绝缘膜和栅电极的步骤，在栅电极的上部沿其侧壁形成显示绝缘特性的保护层的步骤，在包括保护层的半导体衬底上形成层间绝缘层的步骤，通过选择性腐蚀层间绝缘层形成延伸到保护层和半导体衬底的开口部分的步骤，和形成开口部分内的电容器的步骤。
在下面结合附图的讨论期间，本发明的其它目的和优点将变得更加明显，其中：
图1为根据本发明第一实施例的DRAM的基本部分的结构平面图；
图2为显示现有技术DRAM的结构平面图；
图3为显示制造现有技术DRAM的步骤剖面图；
图4为显示制造现有技术DRAM的步骤剖面图；
图5为显示制造现有技术DRAM的步骤剖面图；
图6为显示制造现有技术DRAM的步骤剖面图；
图7为显示现有技术DRAM的结构剖面图；
图8为显示现有技术DRAM的结构剖面图；
图9为显示本发明第一实施例的DRAM的基本部分的结构剖面图；
图10为显示以上介绍的DRAM的基本部分的结构剖面图；
图11为显示在本发明第二实施例制造DRAM的方法中制造步骤的剖面图；
图12为显示在制造以上DRAM的方法中制造步骤的剖面图；
图13为显示在制造以上DRAM的方法中制造步骤的剖面图；
图14为显示在制造以上DRAM的方法中制造步骤的剖面图；
图15为显示在制造以上DRAM的方法中制造步骤的剖面图；
图16为显示在制造以上DRAM的方法中制造步骤的剖面图；
图17为显示在制造以上DRAM的方法中制造步骤的剖面图；
图18为显示在制造以上DRAM的方法中制造步骤的剖面图；
图19为显示在制造以上DRAM的方法中制造步骤的剖面图；
图20为显示在制造以上DRAM的方法中制造步骤的剖面图；
图21为显示在制造以上DRAM的方法中制造步骤的剖面图；
图22为显示在制造以上DRAM的方法中制造步骤的剖面图；
图23为根据本发明第三实施例的DRAM的基本部分的结构剖面图；
图24为显示在本发明第四实施例制造DRAM的方法中制造步骤的剖面图；
图25为根据本发明第五实施例的DRAM的基本部分的结构平面图；
图26为以上DRAM的基本部分的结构剖面图；
图27为DRAM的基本部分的结构剖面图；
图28为显示在本发明第六实施例制造DRAM的方法中制造步骤的剖面图；
图29为制造以上DRAM的方法中制造步骤的剖面图；
图30为制造以上DRAM的方法中制造步骤的剖面图；
图31为制造以上DRAM的方法中制造步骤的剖面图；
图32为制造以上DRAM的方法中制造步骤的剖面图；
图33为制造以上DRAM的方法中制造步骤的剖面图；
图34为制造以上DRAM的方法中制造步骤的剖面图；
图35为根据本发明第七实施例的DRAM的基本部分的结构剖面图；
图36为根据本发明第八实施例制造DRAM的方法中制造步骤的剖面图；
(第一实施例)
图1、9和10图示了根据本发明第一实施例的DRAM的电容器结构。图1为DRAM的俯视图。图9和10分别为X-X部分和Y-Y部分的示意图。
在衬底(半导体衬底)1上形成场氧化膜2，该场氧化膜用于将元件和对应于MOS(金属氧化物半导体)晶体管(Tr)的栅的栅氧化膜3隔开。在该栅氧化膜3上形成电极(栅电极)4，在电极4上形成Si3N4膜(保护层)5。此外，形成由电极4的侧表面延伸到Si3N4膜5的侧表面的侧壁6。
进一步在场氧化膜2、Si3N4膜5和侧壁6上形成的是层间膜(层间绝缘层)7，用于将这些层与其上形成的层隔开。形成的该层间膜7有一个孔8，露出衬底1用于位线接触。再形成连接到孔8露出的衬底1的电极9和将电极9与其上形成的层隔开的层间膜(层间绝缘层)10。注意在图1和9中示出的孔8和电极9在图1的X-X部分上不存在。
然后，形成穿过层间膜10、7的孔(开口)12。露出衬底1未被保护层5、6覆盖的部分的孔11形成在孔12的底部。积累对应于要保持数据的电荷的电容器向内地形成在该孔12中。
该电容器包括形成在层间膜10表面上的电极(第一导电层)13，该电极由孔11沿孔12的外围延伸，并连接到孔11露出的衬底1上。电容器也包括形成在该电极13表面上的电容器绝缘膜14，和进一步形成于其上的电极(第二导电层)15。即，孔11作为存储单元触点，用于将衬底1连接到电极13上。
衬底1由单晶硅(Si)组成。通过通常的LOCOS(局部硅氧化：选择性氧化)法形成厚度为2000-4000埃数量级的场氧化膜2。栅氧化膜3厚度约为50-150埃。电极4由多晶硅或多硅化物组成，厚度约为1000-3000埃。和Si3N4膜5一样，侧壁6由Si3N4形成。电极4由厚度约为1000-3000埃的侧壁(Si3N4膜)6和Si3N4膜5覆盖。层间膜7由BPSG(硼磷硅玻璃：加入硼和磷的氧化膜)组成，约为3000-5000埃厚。和电极4一样，电极9由多晶硅或多硅化物组成，宽度约为1000-2000埃。
和层间膜7一样，层间膜10由BPSG组成，厚度约为3000-5000埃。电极13由厚度小于1/2孔12宽度的多晶硅组成。通过高选择腐蚀速率，相对于Si3N4膜5、6选择性腐蚀层间BPSG膜7、10形成孔11。因此，Si3N4膜5、6留在孔11的底部，孔11的孔径区域小于孔12的上部的孔径区域。这种形成保护层(Si3N4膜5、6)并仅保留未被保护层覆盖的区域的方法称做自对准。
如上所述，根据第一实施例，使用自对准形成存储单元触点可以增大存储单元触点(孔12)的孔径区域，同时保持存储单元触点的下表面(孔11)的小孔径区域。因此，存储单元触点可形成在栅电极上，因而触点(孔12)的侧壁可用做电容器表面区域。因此，单元芯片区域上的电容器表面积比现有技术的更大。在保持电容器的容量的同时，可减少芯片上的占用面积。
此外，孔12的孔面积变大，因此在光刻中开孔存储单元触点时，通过图形传递在光刻胶层上开孔时，余量增大。
(第二实施例)
本发明的第二实施例是关于具有图1、9和10中所示结构的DRAM的制造方法。图11-22显示了该制造方法的各个步骤。
根据该制造方法，开始，厚度约为2000-4000埃的场氧化膜2形成在Si单晶半导体衬底1上。该步骤通常使用LOCOS法。此后，如图11所示，形成厚度约为50-150埃的MOS-Tr的栅氧化膜3。
接下来，通过CVD(化学汽相淀积)法在场氧化膜2和栅氧化膜3上形成厚度约为1000-3000埃数量级的层X1，该层X1由多晶硅或多硅化物组成，此后将成为电极4。然后，如图12所示，在该层X1上形成厚度约为1000-3000埃的Si3N4层X2，此后层X2将成为Si3N4膜5。
之后，光刻胶层X3形成在层X2上，如图13所示，当进行腐蚀工艺去掉除必要图形以外的光刻胶时，形成如图14所示的电极4和Si3N4膜5。此后，如图15所示，通过CVD法形成以后将为侧壁6的Si3N4层X4，进行腐蚀工艺。在图15中，该腐蚀为显示出高上－下方向性的各向异性腐蚀。随着该腐蚀的进行，如图16的虚线所示，仅在上-下方向均匀地腐蚀Si3N4层X4，残留的Si3N4层X4成为侧壁6。
接下来，如图17所示，通过CVD法形成厚度约为3000-5000埃的BPSG膜7，通过控制流量使表面平坦。此后，如图18所示，在BPSG膜7上形成光刻胶层X5，在孔8要形成的位置X6除去光刻胶。
此后，进行腐蚀工艺形成孔8，通过CVD法进一步形成一层多晶硅或多硅化物。此外，如图19所示，在垂直于层表面的方向即，在平行于衬底1表面的方向进行构图时，形成电极9。随后，通过CVD法在该电极9上形成厚度约为3000-5000埃的BPSG膜10，通过控制流量使表面平坦。
接下来，如图20所示，在该BPSG膜10上形成光刻胶层11，进行选择性腐蚀工艺去掉对应于以后的孔12位置处的光刻胶。在该选择性腐蚀工艺中，相对于氮化膜(Si3N4膜5、6)选择性腐蚀氧化膜(BPSG膜7、10)，因此，如图21所示，Si3N4膜5、6留在孔12的底部没有被腐蚀。该腐蚀工艺包括使用混有C4F2、CO、Ar和O2的气体或加入CH2F2和CHF3的气体。注意该气体的组分比根据器件的尺寸(例如孔12的宽度)适当变化。使用以上介绍的气体进行腐蚀工艺相对于氮化膜(Si3N4膜5、6)选择性腐蚀氧化膜(BPSG膜7、10)。
形成对氮化膜的腐蚀显示出耐久性的保护层，通过控制选择性腐蚀，采用形成孔11的自对准，形成孔12，因而孔11的宽度可以设定小于孔12上部分的宽度。
此外，通过CVD法形成厚度小于孔12宽度1/2的多晶硅电极层，使用光刻法除去不需要的多晶硅，最终形成的电极13显示在图22中。
此后，通过热氮化、热氧化或CVD法等，在电极13的表面上形成如氧化膜和氮化膜的绝缘膜(电容器绝缘膜)14，最后通过CVD法等形成包括多晶硅或类似物的电极15。因此完成具有图1、9和10所示结构的DRAM。
如上所述，根据第二实施例，使用自对准形成存储单元触点，因而可使存储单元触点(孔12)的孔径区域增大，同时保持存储单元触点底面(孔11)的小孔径区域。因此，可在栅电极上形成存储单元触点，从而接触(孔12)的侧壁可用做电容器表面区域。因此，每单位芯片面积上的电容器表面积比现有技术的更大。
此外，孔12的孔径区域可以变大，因此在光刻中开孔存储单元触点时，通过图形传递在光刻胶层上开孔时，余量可以增大。
注意在以上讨论的第一和第二实施例中，使用BPSG(硼磷硅玻璃：加入硼和磷的氧化膜)作为层间膜7、10，但也可以使用氧化膜。此时，在以上介绍的情况中，通过改变腐蚀使用的气体的组分进行高选择性的腐蚀工艺。
(第三实施例)
图23为根据本发明第三实施例的DRAM的电容器结构图。图23为图1的X-X部分，即对应于图9的剖面图。在图23中，与图9中相比，相同或对应的元件使用相同的数字表示。此外，除了电极13′、15′的构形，对应于Y-Y的部分与图1相同，因此进行了省略。同样，平面图与图1相同。
在图1、9和10所示的DRAM中，电容器的电极13为平面。然而，在第三实施例中，如图2 3所示，电极13′为粗糙表面。和图1、9和10所示的电极13一样，电极13′由多晶硅组成，厚度小于1/2的孔12宽度。电容器绝缘膜14′和电极15′也有粗糙表面，与电极13′的粗糙表面相对应。
第三实施例显示出与以上讨论的第一实施例相同的效果。此外，在第三实施例中的电极13′、15′都具有粗糙表面，因此比表面平坦的电极有更大的表面积。这可进一步增大每单位芯片面积上的电容器表面积。
(第四实施例)
本发明的第四实施例涉及具有图22所示构形的DRAM的制造方法。根据该制造方法，采用以上图11-22中相同的工艺步骤开始，因此得到图21中所示的结构。
接下来，使用CVD法，形成厚度小于1/2的孔12宽度的多晶硅等的电极层。此时，通过通常的CVD法形成平坦的层后，如多晶硅等的颗粒粘附到该层上，从而形成颗粒状的粗糙表面。然后，通过光刻除去不需要的多晶硅，因此，如图24所示，形成具有粗糙表面的电极13′。
此后，通过热氮化、热氧化或CVD法等，在电极13′的表面上形成如氧化膜和氮化膜的绝缘膜(电容器绝缘膜)14′，电容器绝缘膜14′的粗糙度对应于电极13′的粗糙度。最后通过CVD法形成包括多晶硅或类似物的电极15，因此完成具有图23所示结构的DRAM。
第四实施例显示出与以上讨论的第二实施例相同的效果。此外，在第四实施例中的电极13′、15′都具有粗糙表面，因此比表面平坦的电极有更大的表面积。这可进一步增大每单位芯片面积上的电容器表面积。
(第五实施例)
图25-27为根据本发明第五实施例的DRAM的电容器结构图。图25为DRAM的俯视图。图26和27分别显示了X-X部分和Y-Y部分的示意图。
在具有图1、9和10或23所示构形的DRAM中，保护层(Si3N4膜5、6和保护层)仅形成在最底层的电极(栅电极)4上，在自对准的基础上开孔形成存储单元触点(孔11)。然而，根据第五实施例，保护层(Si3N4膜38、39和第二保护层)形成在上层的电极(位线)37上，在自对准的基础上开孔形成存储单元接触(孔41)。
在衬底(半导体衬底)31上形成场氧化膜32，该场氧化膜用于将元件和形成在场氧化膜32上的电极(栅电极)33隔开。在电极33上形成Si3N4膜(第一保护层)34。此外，形成由电极33的侧表面延伸到Si3N4膜34的侧表面的侧壁35。
进一步在Si3N4膜和侧壁35上形成层间膜(层间绝缘层)36，用于将这些层与其上形成的层隔开。在该层间绝缘膜36上形成的是电极(第二信号线)37、Si3N4膜(第二保护层)38和侧壁39，这与显示在图1、9和10中的电极4、Si3N4膜5和侧壁6具有相同的结构。在Si3N4膜38和侧壁39上再形成层间膜(层间绝缘层)40，用于隔开其上形成的层。注意图25和27中图示的电极37和保护层38，39在图25中的Y-Y部分上不存在。
然后，形成穿过层间膜40、36的孔(开口)42。露出衬底41未被保护层34、35覆盖的部分的孔41形成在孔42的底部。积累对应于要保持数据的电荷的电容器向内地形成在该孔42中。
该电容器包括形成在层间膜36、40表面上的电极(第一导电层)43，该电极由孔41沿孔42的外围延伸，并连接到孔41露出的衬底31。电容器也包括形成在该电极33表面上的电容器绝缘膜44，和进一步形成于其上的电极(第二导电层)45。即，孔41作为存储单元触点，用于将衬底3连接到电极43。
衬底31由单晶硅组成。通过通常的LOCOS法在衬底31上形成厚度为2000-4000埃数量级的场氧化膜32。电极33由多晶硅或多硅化物组成，厚度约为1000-3000埃。和Si3N4膜34一样，侧壁35由Si3N4形成，厚度约为1000-3000埃数量级。
层间膜36由BPSG组成，厚度约为3000-5000埃。电极37由多晶硅或多硅化物组成，厚度约为1000-2000埃。该电极37被厚度约为1000-3000埃的侧壁Si3N4膜38和Si3N4膜39覆盖。和层间膜36一样，层间膜40由BPSG组成，厚度约为3000-5000埃。电极43由多晶硅等组成，厚度小于1/2的孔12宽度。
通过高选择腐蚀速率，相对于Si2N4膜38、39选择性腐蚀层间BPSG膜36、40形成孔41。此外，在图27中，该腐蚀显示出高上-下方向性，即在垂直于图25的薄片表面的方向中，如图26所示，用Si3N4膜38、39覆盖的层间膜36未被腐蚀。因此，孔41的孔径区域小于孔42的上部分的孔径区域。
如上所述，根据第五实施例，使用自对准形成存储单元触点，可以适当地放大存储单元触点(孔42)的孔径区域，同时保持小的存储单元触点的底面的孔径区域(孔41)。因而在栅电极上形成存储单元触点，通过形成厚度小于存储单元触点的向内1/2孔宽度接触(孔42)的侧壁可用做电容器表面。因此，每单位芯片面积的电容器表面积可设置得比现有技术更大，因此可在保持电容器容量的同时，减小在芯片上所占据的面积。
此外，孔12的孔面积可以做大，因此在光刻中开孔存储单元触点时，通过图形传递在光刻胶上形成孔时，余量可以增大。
(第六实施例)
本发明的第六实施例涉及具有图25-27所示构形的DRAM的制造方法。图28-34显示了该制造方法的各个步骤。
根据该制造方法，开始，厚度约为2000-4000埃的场氧化膜32形成在Si单晶半导体衬底31上。该步骤通常使用LOCOS法。此后，如图28所示，形成厚度约为50-150埃的MOS-Tr的栅氧化膜X10。
接下来，通过CVD(化学汽相淀积)法在场氧化膜32和栅氧化膜x10上形成厚度为1000-3000埃数量级的层X11，该层由多晶硅或多硅化物组成，此后将成为电极33。然后，如图29所示，在该层X11上形成厚度约为1000-3000埃的Si3N4层X12，此后层X12将变为Si3N4膜34。
此后，通过进行与图13-16中相同的构图工艺，形成电极33、Si3N4膜34和侧壁35。该工艺后，如图30所示，通过CVD法在其上形成厚度约为3000-5000埃的BPSG膜36，通过控制流量使表面平坦。
在平坦工艺末尾，在BPSG膜36上形成一层多晶硅或多硅化物和Si3N4层。然后，进行以上介绍的相同图形化工艺，如图31所示，形成电极37、Si3N4膜38和侧壁39。
此后，如图32所示，通过CVD法在其上形成厚度约为3000-5000埃的BPSG膜40，通过控制流量使表面平坦。当平坦工艺结束时，在BPSG膜40上形成光刻胶层X13，除去对应孔42的光刻胶部分。
除去光刻胶后，进行选择性腐蚀。相对于氮化膜(Si3N4膜35，36，38，39)，该选择性腐蚀为选择性腐蚀氧化膜(BPSG膜36，40)的工艺。此外，该腐蚀显示出垂直于图33中层表面的高方向性，如图所示，用Si3N4膜38、39覆盖的层间膜36未被腐蚀。该腐蚀工艺涉及使用混有C4F8、CO、Ar、O2的气体，或加入CH2F2、CHF3得到的气体。注意气体的组分比根据器件的尺寸(例如孔12的宽度)适当变化。相对于氮化膜(Si3N4膜5、6)选择性腐蚀氧化膜(BPSG膜7、10)。
形成对氮化膜(Si3N4膜38、39)的腐蚀显示出耐久性的保护层，通过进行选择性腐蚀，采用形成孔41的自对准，形成孔42，因而孔41的宽度可以设定小于孔12上部分的宽度。
此外，通过CVD法形成厚度小于孔12宽度1/2的多晶硅电极层，使用光刻法除去不需要的多晶硅，最终形成的电极43显示在图34中。
此后，通过热氮化、热氧化或CVD法等，在电极43的表面上形成如氧化膜和氮化膜的绝缘膜(电容器绝缘膜)44，最后通过CVD法等形成包括多晶硅或类似物的电极45。因此完成具有图25-27所示结构的DRAM。
如上所述，根据第六实施例，使用自对准形成存储单元触点，因而可使存储单元触点(孔12)的孔径区域增大，同时保持存储单元触点底面(孔11)的小孔径区域。因此，可将栅电极形成于存储单元触点(孔12)内部，从而触点(孔12)的侧壁可用做电容器表面区域。因此，每单位芯片面积上的电容器表面积比现有技术的更大。
此外，孔12的孔面积可以做得大，因此在光刻中开孔存储单元触点时，通过图形传递在光刻胶层上开孔时，余量可以增大。
注意在以上讨论的第五和第六实施例中，使用BPSG(硼磷硅玻璃：加入硼和磷的氧化膜)作为层间膜36、40，但也可以使用氧化膜。此时，在以上介绍的情况中，通过改变腐蚀使用的气体的组分进行高选择性的腐蚀工艺。
(第七实施例)
图35为根据本发明第七实施例的DRAM的电容器结构图。图35为图25的X-X部分，即对应于图26的剖面图。在图35中，与图26中相比，相同或对应的元件使用相同的数字表示。此外，除了电极43′、45′的构形，对应于Y-Y的部分与图27相同，因此进行了省略。同样，平面图与图25相同。
在图25-27所示的DRAM中，电容器的电极43为平面。然而，在第七实施例中，如图35所示，电极43′为粗糙表面。和图25-27所示的电极43一样，电极43′由多晶硅组成，厚度小于1/2的孔42宽度。电容器绝缘膜44′和电极45′也有粗糙表面，与电极43′的粗糙表面相对应。
第七实施例显示出与以上讨论的第五实施例相同的效果。此外，该实施例中的电极43′、45′都具有粗糙表面，因此比表面平坦的电极有更大的表面积。这可进一步增大每单位芯片面积上的电容器表面积。
(第八实施例)
本发明的第八实施例涉及具有图35所示构形的DRAM的制造方法。根据该制造方法，采用以上图28-33中相同的工艺步骤开始，因此得到图33中所示的结构。
接下来，使用CVD法，形成厚度小于1/2的孔12宽度的多晶硅等的电极层。此时，通过通常的CVD法形成平坦的层后，如多晶硅等的颗粒粘附到该层上，从而形成颗粒状的粗糙表面。然后，通过光刻除去不需要的多晶硅，因此，如图36所示，形成具有粗糙表面的电极43′。
此后，通过热氮化、热氧化或CVD法等，在电极43的表面上形成如氧化膜和氮化膜的绝缘膜(电容器绝缘膜)44′，电容器绝缘膜44′的粗糙度对应于电极43′表面的粗糙度。最后通过CVD法形成包括多晶硅或类似物的电极45，因此完成具有图35所示结构的电容器。
第八实施例显示出与以上讨论的第六实施例相同的效果。此外，该实施例中的电极43′、45′都具有粗糙表面，因此比表面平坦的电极有更大的表面积。这可进一步增大每单位芯片面积上的电容器表面积。
注意在以上讨论的每个实施例，保护膜由氮化膜形成，中间层由BPSG形成。然而，既使保护层由氧化膜或如BPSG的玻璃形成，通过控制以上介绍的用于腐蚀工艺的气体的混合比例，调节腐蚀的选择比例，从而用以上介绍的相同方式可形成上部分的孔径区域大于暴露的衬底(半导体衬底)的面积的孔。
根据本发明，当形成开口部分时，可设定孔的上部分的区域大于暴露到孔的底部的半导体衬底的区域。形成该孔内电容器，因此可增大DRAM的存储单元触点的面积。此外，由于可增大孔的上部分的面积，可增加光刻中用于存储单元触点的孔径余量。
显然，在该发明中，在本发明的基础上可形成宽范围的不同的工作模式，但未脱离本发明的精神和范围。本发明不受它的具体的工作模式的限定，而受附带的权利要求的限制。

Claims (7)

1.一种半导体器件，包括：
半导体衬底；
栅电极，形成在所述半导体衬底上并在第一方向内延伸；
第一保护层，沿所述栅电极的侧壁并在所述栅电极上形成，显示绝缘特性；
层间绝缘层，形成在包括所述第一保护层的所述半导体衬底上，具有延伸到所述第一保护层和所述半导体衬底的开口部分，从而露出所述第一保护层的部分表面，所述层间绝缘层在腐蚀工艺中显示出对所述第一保护层的选择性；和
所述开口部分内形成的电容器。
2.根据权利要求1的半导体器件，其中所述第一保护层为氮化物层，并且所述层间绝缘层为氧化物层。
3.根据权利要求1或2的半导体器件，其中所述电容器由连接到所述半导体衬底并具有粗糙的表面的所述第一导电层；
形成在所述第一导电层上的电容器绝缘膜；和
形成在所述电容器绝缘膜上的第二导电层构成。
4.根据权利要求1到3中任意一个的半导体器件，其中所述层间绝缘层可以由第一绝缘层和形成在所述第一绝缘层上的第二绝缘层构成，
所述层间绝缘层包含形成在所述第一绝缘层和所述第二绝缘层之间的位线，所述位线在基本垂直于第一方向的方向内延伸；第二保护层，沿所述位线的侧壁在所述位线上形成，在腐蚀工艺中显示出对所述层间绝缘层的选择性及绝缘特性，和
所述开口部分延伸到所述第二保护层。
5.一种制造半导体器件的方法，包括：
在半导体衬底上形成栅绝缘膜和栅电极的步骤；
在所述栅电极的上部分上并沿它的侧壁形成显示绝缘特性的第一保护层的步骤；
在包括所述保护层的所述半导体衬底上形成层间绝缘层的步骤；
通过选择性腐蚀所述层间绝缘层，形成具有延伸到所述保护层和所述半导体衬底的开口部分从而露出所述保护层的部分表面的步骤；和
形成所述开口部分内的电容器的步骤。
6.一种制造半导体器件的方法，包括：
在半导体衬底上形成在第一方向内延伸的栅绝缘膜和栅电极的步骤；
在所述栅电极的上部分上并沿它的侧壁形成显示绝缘特性的第一保护层的步骤；
在包括所述第一保护层的所述半导体衬底上形成第一层间绝缘层的步骤，在腐蚀工艺中，相对于所述第一保护层，所述第一层间绝缘层具有选择性；
在所述第一层间绝缘层上形成在基本垂直于第一方向的第二方向内延伸的位线的步骤；
在所述位线的上部分及沿它的侧壁上形成第二保护层的步骤，在腐蚀工艺中，相对于所述第一层间绝缘层，所述第二保护层具有选择性；
在包括所述第二保护层的所述第一层间绝缘层上形成第二层间绝缘层的步骤，相对于所述第一和第二保护层，所述第二层间绝缘层具有选择性及绝缘特性；
通过选择性腐蚀所述第一和第二层间绝缘层，形成延伸到所述第一和第二保护层及所述半导体衬底的开口部分从而露出所述第一和第二保护层的部分表面的步骤；
形成所述开口部分内的电容器的步骤。
7.根据权利要求5或6的制造半导体器件的方法，其中所述形成电容器的步骤包括：
通过将导电颗粒粘附到所述导电层上，形成所述开口部分内的导电层和形成具有粗糙度的第一导电层的步骤；
在所述第一导电层上形成电容器绝缘膜的步骤；和
在所述电容器绝缘膜上形成第二导电膜的步骤。
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