KR20090035146A - 메모리 소자의 제조방법 - Google Patents

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Abstract

본 발명은 메모리 소자의 제조방법에 관한 것으로, 게이트 사이에 랜딩 플러그가 형성된 반도체 기판 상부에 식각 정지막 및 제1 도전막을 형성하는 단계와, 상기 제1 도전막을 패터닝하여 비트 라인을 형성하는 단계와, 상기 비트 라인 사이를 제1 절연막으로 채우는 단계와, 상기 제1 절연막 및 식각 정지막을 식각하여 상기 랜딩 플러그를 노출시키는 스토리지 노드 콘택 홀을 형성하는 단계와, 상기 비트 라인 측벽에 스페이서를 형성하는 단계와, 식각 공정으로 상기 노출된 랜딩 플러그 상부 영역과 측면을 식각하는 단계를 포함한다.
DRAM, 스토리지 노드 콘택 홀, 스페이서, 랜딩 플러그, 과도 식각

Description

메모리 소자의 제조방법{Method of manufacturing a memory device}
본 발명은 메모리 소자의 제조방법에 관한 것으로, 특히, 스토리지 노드 콘택(storage node contact; SNC) 홀 하부 영역의 오픈 마진(open margin)을 극대화하여 소자의 수율을 향상시키기 위한 메모리 소자의 제조방법에 관한 것이다.
메모리 소자가 고집적화 및 소형화되어 감에 따라 워드 라인과 비트 라인에 미세 선 폭이 요구되어지면서 자기 정렬 콘택(Self Align Contact; SAC) 홀 형성 공정이 어려워지고 있다.
특히, DRAM 소자의 경우, 스토리지 노드 콘택(storage node contact; SNC) 홀 형성 공정 시 버퍼 역할을 하는 스페이서가 비트 라인 측벽에 형성되어 있기 때문에 비트 라인 사이에 형성되는 스토리지 노드 콘택(SNC) 홀은 20nm 내지 30nm로 좁아진다. 이로 인해 스토리지 노드 콘택 홀 형성 공정 시 콘택 홀 하부 영역이 오픈되지 않는 문제가 발생하여 콘택 홀 불량이 발생할 수 있다. 콘택 홀 불량으로 인해 메모리 소자의 수율을 저하한다.
또한, 콘택 홀 하부 영역이 오픈되는 면적이 작아 저항이 증가하게 되어 소자 특성을 열악하게 한다.
본 발명은 비트 라인 및 스토리지 노드 콘택 홀(storage node contact; SNC) 측벽에 스페이서를 형성하기 위한 식각 공정 후 랜딩 플러그(landing plug) 상부 영역을 과도 식각함으로써 스토리지 노드 콘택 홀(SNC) 하부 영역의 오픈 마진(open margin)을 극대화시킬 수 있다.
본 발명의 일 실시 예에 따른 메모리 소자의 제조방법은, 게이트 사이에 랜딩 플러그가 형성된 반도체 기판 상부에 식각 정지막 및 제1 도전막을 형성한다. 제1 도전막을 패터닝하여 비트 라인을 형성한다. 비트 라인 사이를 제1 절연막으로 채운다. 제1 절연막 및 식각 정지막을 식각하여 랜딩 플러그를 노출시키는 스토리지 노드 콘택 홀을 형성한다. 비트 라인 측벽에 스페이서를 형성한다. 식각 공정으로 노출된 랜딩 플러그 상부 영역과 측면을 식각한다.
상기에서, 식각 정지막과 제1 도전막 사이에 베리어 메탈막을 더 형성한다. 스페이서 형성 공정은, 스토리지 노드 콘택 홀을 포함한 비트 라인 상부에 제2 절연막을 형성한 후 식각 공정으로 비트 라인 상부와 스토리지 노드 콘택 홀 하부 영역에 형성된 제2 절연막을 식각하여 스페이서를 형성한다. 제2 절연막을 식각하는 식각 공정은 CF4 또는 CHF3 계열의 가스를 이용한다. 제2 절연막을 식각하는 식각 공정은 건식(dry) 식각 공정으로 실시한다.
노출된 랜딩 플러그를 식각하기 위한 식각 공정은 TCP(Transformer Coupled Plasma), ICP(Inductively Coupled Plasma), DPS(Device Power Supply) 또는 ECR(Electron Cyclotron Resonance) 타입의 고밀도 플라즈마(High Density Plasma; HDP) 소스 식각 장비에서 실시한다. 노출된 랜딩 플러그를 식각하기 위한 식각 공정은 CHF3 및 SF6 가스를 혼합한 혼합 가스와 O2 가스를 이용하여 실시한다. 노출된 랜딩 플러그를 식각하기 위한 식각 공정은 50W 내지 400W의 바텀 파워와 3mT 내지 50mT의 압력으로 실시한다. CHF3 및 SF6 가스는 6:4 내지 9:1로 혼합하여 10sccm 내지 100sccm의 유량을 사용한다. O2 가스는 1sccm 내지 10sccm의 유량을 사용한다.
랜딩 플러그를 식각하기 위한 식각 공정은 건식 식각 공정으로 실시한다. 랜딩 플러그는 100Å 내지 200Å의 두께 정도 식각된다. 스페이서를 형성하기 위한 식각 공정과 랜딩 플러그를 식각하기 위한 식각 공정은 인-시튜(in-situ)로 실시한다. 스토리지 노드 콘택 홀 내에 제2 도전막을 채워 스토리지 노드 콘택 플러그를 형성한다.
본 발명의 다른 실시 예에 따른 메모리 소자의 제조방법은, 제1 도전막이 형성된 반도체 기판이 제공된다. 제1 도전막을 포함한 반도체 기판상에 절연막을 형성한다. 제1 도전막이 노출되도록 절연막에 콘택홀을 형성한다. 콘택홀을 통해 노출된 제1 도전막의 상부를 식각한다. 제1 도전막이 식각된 부분과 콘택홀이 채워지 도록 제2 도전막을 형성한다.
상기에서, 반도체 기판과 제1 도전막 사이에 식각 정지막 및 베리어 메탈막을 더 형성한다. 콘택홀을 형성한 후, 콘택 홀 측벽에 스페이서를 더 형성한다.
제1 도전막의 식각 공정은 TCP(Transformer Coupled Plasma), ICP(Inductively Coupled Plasma), DPS(Device Power Supply) 또는 ECR(Electron Cyclotron Resonance) 타입의 고밀도 플라즈마(High Density Plasma; HDP) 소스 식각 장비에서 실시한다. 제1 도전막의 식각 공정은 CHF3 및 SF6 가스를 혼합한 혼합 가스와 O2 가스를 이용하여 실시한다. 제1 도전막의 식각 공정은 50W 내지 400W의 바텀 파워와 3mT 내지 50mT의 압력으로 실시한다. CHF3 및 SF6 가스는 6 : 4 내지 9:1로 혼합하여 10sccm 내지 100sccm의 유량을 사용한다. O2 가스는 1sccm 내지 10sccm의 유량을 사용한다.
제1 도전막은 100Å 내지 200Å의 두께 정도 식각된다. 스페이서 형성 공정과 제1 도전막의 상부를 식각하기 위한 식각 공정은 인-시튜(in-situ)로 실시한다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, 비트 라인 및 스토리지 노드 콘택 홀(storage node contact; SNC) 측벽에 스페이서를 형성하기 위한 식각 공정 후 랜딩 플러그(landing plug) 상부 영역을 과도 식각함으로써 스토리지 노드 콘택 홀(SNC) 하부 영역의 오픈 마진(open margin)을 극대화하여 소자의 수율을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1f는 본 발명의 실시 예에 따른 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 다수의 소자가 형성된 반도체 기판(100) 상부에 소자 분리막(미도시)을 형성하여 활성 영역과 소자 분리 영역을 정의한다.
그런 다음, 반도체 기판(100) 상부에 게이트 절연막(102), 제1 도전막(104) 및 제1 하드 마스크막(106)을 형성한 후 식각 공정으로 제1 하드 마스크막(106), 제1 도전막(104) 및 게이트 절연막(102)을 패터닝하여 게이트 절연막(102), 제1 도전막(104) 및 제1 하드 마스크막(106)으로 적층 된 게이트를 형성한다. 구체적으로, 제1 하드 마스크막(106), 제1 도전막(104) 및 게이트 절연막(102)은 워드 라인(W/L) 형태로 패터닝 된다.
그런 다음, 게이트를 포함한 반도체 기판(100) 상부에 SAC(Self Align Contact) 질화막(108)을 형성한 후 게이트 사이에 이온 주입 마스크(미도시)를 이용한 이온 주입 공정을 실시하여 소스 및 드레인 접합(110)을 형성한다.
그런 다음, 게이트 사이가 채워지도록 SAC 질화막(108) 상부에 제1 절연 막(112)을 형성한다. 제1 절연막(112)을 형성한 후 제1 하드 마스크막(106) 상부가 노출될 때까지 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시한다. 이로써, 제1 절연막(112)은 게이트 사이에만 잔류하게 된다. 이어서, 소스 및 드레인 접합(110) 상부의 제1 절연막(112) 및 SAC 질화막(108)을 식각하여 소스 및 드레인 접합(110)을 오픈시키는 콘택 홀을 형성한다. 이때, SAC 질화막(108)은 게이트 측벽에 스페이서(108a) 형태로 잔류된다.
그런 다음, 콘택 홀이 채워지도록 제2 도전막을 형성한 후 화학적 기계적 연마(CMP) 공정을 실시하여 랜딩 플러그(landing plug; 114)를 형성한다.
도 1b를 참조하면, 랜딩 플러그(114)가 형성된 반도체 기판(100) 상부에 식각 정지막(116), 베리어 메탈막(118), 비트 라인용 제3 도전막(120) 및 제2 하드 마스크막(122)을 형성한다. 이때, 제3 도전막(120)은 텅스텐(W)막으로 형성하는 것이 바람직하다.
그런 다음, 식각 공정으로 제2 하드 마스크막(122), 제3 도전막(120) 및 베리어 메탈막(118)을 패터닝하여 드레인에 형성된 플러그와 연결되는 비트 라인을 형성한다.
도 1c를 참조하면, 비트 라인 사이를 절연시키기 위해 비트 라인 사이가 채워지도록 제2 절연막(124)을 형성한 후 제2 하드 마스크막(122) 상부가 노출될 때까지 화학적 기계적 연마(CMP) 공정을 실시하여 제2 절연막(124)을 평탄화시킨다.
그런 다음, 제2 절연막(124)과 식각 정지막(116)을 식각하여 랜딩 플러그(114)를 노출하는 스토리지 노드 콘택 홀(SNC; 126)을 형성한다.
도 1d를 참조하면, 스토리지 노드 콘택 홀(SNC; 126)을 포함한 제2 하드 마스크막(122) 및 제2 절연막(124) 상부에 제3 절연막을 형성한다. 이때, 제3 절연막은 질화물로 형성한다. 식각 공정으로 제2 절연막(124) 및 제2 하드 마스크막(122) 상부와 스토리지 노드 콘택 홀(SNC; 126) 하부에 형성된 제3 절연막을 식각하여 비트 라인 및 스토리지 노드 콘택 홀(SNC; 126) 측벽에 스페이서(128)를 형성한다. 이때, 식각 공정은 CF4 또는 CHF3 계열의 가스를 이용한 건식(dry) 식각 공정을 실시한다. 스페이서(128)를 형성하기 위한 식각 공정 시 랜딩 플러그(114)가 노출된다.
도 1e를 참조하면, 식각 공정으로 노출된 랜딩 플러그(114) 상부 영역과 측면을 과도 식각한다. 이때, 식각 공정은 TCP(Transformer Coupled Plasma), ICP(Inductively Coupled Plasma), DPS(Device Power Supply) 또는 ECR(Electron Cyclotron Resonance) 타입의 고밀도 플라즈마(High Density Plasma; HDP) 소스 식각 장비에서 CHF3 및 SF6 가스를 혼합한 혼합 가스와 O2 가스를 이용하여 50W 내지 400W의 바텀 파워와 3mT 내지 50mT의 압력으로 실시한다. 여기서, CHF3 및 SF6 가스는 6:4 내지 9:1로 혼합하여 10sccm 내지 100sccm의 유량을 사용하고, O2 가스는 1sccm 내지 10sccm의 유량을 사용한다. 식각 공정 시 랜딩 플러그(114)는 100Å 내지 200Å의 두께 정도 손실된다. 스페이서(128)를 형성하기 위한 식각 공정과 랜딩 플러그(114) 상부 영역을 과도 식각하기 위한 식각 공정은 건식 식각 공정을 이용하여 인-시튜(in-situ)로 실시한다. 노출된 랜딩 플러그(114) 상부 영역을 식각할 때 랜딩 플러그(114) 측면도 과도 식각된다.
도 1f를 참조하면, 스토리지 노드 콘택 홀(SNC; 126)이 채워지도록 스토리지 노드 콘택 홀(SNC; 126) 상부에 제4 도전막을 형성한 후 에치백(etchback) 또는 화학적 기계적 연마(CMP) 공정으로 평탄화하여 후속 공정에서 형성되는 스토리지 노드(미도시)와 접촉할 스토리지 노드 콘택 플러그(130)를 형성하여 스토리지 노드 콘택 구조를 형성한다.
이후, 스토리지 노드 콘택과 접촉하는 커패시터 및 나머지 배선 형성 공정은 통상의 공정에 따라 진행된다.
상기와 같이, 랜딩 플러그(114) 상부 영역을 과도 식각함으로써 스토리지 노드 콘택 홀(SNC; 126) 하부 영역의 오픈 마진(open margin)을 극대화하여 소자의 수율을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1f는 본 발명의 실시 예에 따른 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 게이트 절연막
104 : 제1 도전막 106 : 제1 하드 마스크막
108 : SAC 질화막 108a : 스페이서
110 : 소스 및 드레인 접합 112 : 제1 절연막
114 : 랜딩 플러그 116 : 식각 정지막
118 : 베리어 메탈막 120 : 제3 도전막
122 : 제2 하드 마스크막 124 : 제2 절연막
126 : 스토리지 노드 콘택 홀 128 : 스페이서
130 : 스토리지 노드 콘택 플러그

Claims (24)

  1. 게이트 사이에 랜딩 플러그가 형성된 반도체 기판 상부에 식각 정지막 및 제1 도전막을 형성하는 단계;
    상기 제1 도전막을 패터닝하여 비트 라인을 형성하는 단계;
    상기 비트 라인 사이를 제1 절연막으로 채우는 단계;
    상기 제1 절연막 및 식각 정지막을 식각하여 상기 랜딩 플러그를 노출시키는 스토리지 노드 콘택 홀을 형성하는 단계;
    상기 비트 라인 측벽에 스페이서를 형성하는 단계; 및
    식각 공정으로 상기 노출된 랜딩 플러그 상부 영역과 측면을 식각하는 단계를 포함하는 메모리 소자의 제조방법.
  2. 제1항에 있어서,
    상기 식각 정지막과 제1 도전막 사이에 베리어 메탈막을 더 형성하는 메모리 소자의 제조방법.
  3. 제1항에 있어서,
    상기 스페이서 형성 공정은,
    상기 스토리지 노드 콘택 홀을 포함한 상기 비트 라인 상부에 제2 절연막을 형성하는 단계; 및
    식각 공정으로 상기 비트 라인 상부와 상기 스토리지 노드 콘택 홀 하부 영역에 형성된 상기 제2 절연막을 식각하여 상기 스페이서를 형성하는 단계를 더 포함하는 메모리 소자의 제조방법.
  4. 제3항에 있어서,
    상기 제2 절연막을 식각하는 식각 공정은 CF4 또는 CHF3 계열의 가스를 이용하는 메모리 소자의 제조방법.
  5. 제3항에 있어서,
    상기 제2 절연막을 식각하는 식각 공정은 건식(dry) 식각 공정으로 실시하는 메모리 소자의 제조방법.
  6. 제1항에 있어서,
    상기 노출된 랜딩 플러그를 식각하기 위한 상기 식각 공정은 TCP(Transformer Coupled Plasma), ICP(Inductively Coupled Plasma), DPS(Device Power Supply) 또는 ECR(Electron Cyclotron Resonance) 타입의 고밀도 플라즈마(High Density Plasma; HDP) 소스 식각 장비에서 실시하는 메모리 소자의 제조방법.
  7. 제1항에 있어서,
    상기 노출된 랜딩 플러그를 식각하기 위한 상기 식각 공정은 CHF3 및 SF6 가스를 혼합한 혼합 가스와 O2 가스를 이용하여 실시하는 메모리 소자의 제조방법.
  8. 제1항에 있어서,
    상기 노출된 랜딩 플러그를 식각하기 위한 상기 식각 공정은 50W 내지 400W의 바텀 파워와 3mT 내지 50mT의 압력으로 실시하는 메모리 소자의 제조방법.
  9. 제7항에 있어서,
    상기 CHF3 및 SF6 가스는 6:4 내지 9:1로 혼합하여 10sccm 내지 100sccm의 유량을 사용하는 메모리 소자의 제조방법.
  10. 제7항에 있어서,
    상기 O2 가스는 1sccm 내지 10sccm의 유량을 사용하는 메모리 소자의 제조방법.
  11. 제1항에 있어서,
    상기 랜딩 플러그를 식각하기 위한 상기 식각 공정은 건식 식각 공정으로 실시하는 메모리 소자의 제조방법.
  12. 제1항에 있어서,
    상기 랜딩 플러그는 100Å 내지 200Å의 두께 정도 식각되는 메모리 소자의 제조방법.
  13. 제1항에 있어서,
    상기 스페이서를 형성하기 위한 식각 공정과 상기 랜딩 플러그를 식각하기 위한 상기 식각 공정은 인-시튜(in-situ)로 실시하는 메모리 소자의 제조방법.
  14. 제1항에 있어서,
    상기 스토리지 노드 콘택 홀 내에 제2 도전막을 채워 스토리지 노드 콘택 플러그를 형성하는 메모리 소자의 제조방법.
  15. 제1 도전막이 형성된 반도체 기판이 제공되는 단계;
    상기 제1 도전막을 포함한 상기 반도체 기판상에 절연막을 형성하는 단계;
    상기 제1 도전막이 노출되도록 상기 절연막에 콘택홀을 형성하는 단계;
    상기 콘택홀을 통해 노출된 상기 제1 도전막의 상부를 식각하는 단계; 및
    상기 제1 도전막이 식각된 부분과 상기 콘택홀이 채워지도록 제2 도전막을 형성하는 단계를 포함하는 메모리 소자의 제조방법.
  16. 제15항에 있어서,
    상기 반도체 기판과 상기 제1 도전막 사이에 식각 정지막 및 베리어 메탈막을 더 형성하는 메모리 소자의 제조방법.
  17. 제15항에 있어서,
    상기 콘택홀을 형성한 후,
    상기 콘택 홀 측벽에 스페이서를 더 형성하는 메모리 소자의 제조방법.
  18. 제15항에 있어서,
    상기 제1 도전막의 식각 공정은 TCP(Transformer Coupled Plasma), ICP(Inductively Coupled Plasma), DPS(Device Power Supply) 또는 ECR(Electron Cyclotron Resonance) 타입의 고밀도 플라즈마(High Density Plasma; HDP) 소스 식각 장비에서 실시하는 메모리 소자의 제조방법.
  19. 제15항에 있어서,
    상기 제1 도전막의 식각 공정은 CHF3 및 SF6 가스를 혼합한 혼합 가스와 O2 가스를 이용하여 실시하는 메모리 소자의 제조방법.
  20. 제15항에 있어서,
    상기 제1 도전막의 식각 공정은 50W 내지 400W의 바텀 파워와 3mT 내지 50mT의 압력으로 실시하는 메모리 소자의 제조방법.
  21. 제19항에 있어서,
    상기 CHF3 및 SF6 가스는 6:4 내지 9:1로 혼합하여 10sccm 내지 100sccm의 유량을 사용하는 메모리 소자의 제조방법.
  22. 제19항에 있어서,
    상기 O2 가스는 1sccm 내지 10sccm의 유량을 사용하는 메모리 소자의 제조방법.
  23. 제15항에 있어서,
    상기 제1 도전막은 100Å 내지 200Å의 두께 정도 식각되는 메모리 소자의 제조방법.
  24. 제17항에 있어서,
    상기 스페이서 형성 공정과 상기 제1 도전막의 상부를 식각하기 위한 식각 공정은 인-시튜(in-situ)로 실시하는 메모리 소자의 제조방법.
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KR20110041760A (ko) * 2009-10-16 2011-04-22 삼성전자주식회사 배선 구조물 및 이의 형성 방법

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