KR19990062731A - 선택 성장 콘택트 패드를 갖는 반도체 장치 - Google Patents
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Abstract
이방성 선택 실리콘 성장 기술에 의해서 성장된 콘택트 패드를 갖는 반도체 장치는, 소자 분리 영역에 의해 직각으로 둘러싸이며 기판 상에 형성된 확산층을 교차하는 제 1 워드선, 이 확산층의 라운딩된 코너 상에 형성된 제 1 워드선과 평행한 제 2 워드선, 및 이 제 1 및 제 2 워드선에 의해 직사각형으로 나누어진 확산층 영역을 포함한다. 따라서, 확산층의 이 영역으로부터 이방성 선택 에피택셜 실리콘 성장이 수행되어 라운딩된 코너에 의해서 저하되는 등방성 성장을 피할 수 있다.
Description
본 발명은 반도체 장치에 장치에 관한 것으로, 특히 자기 정렬 콘택트 패드를 갖는 반도체 장치에 관한 것이다.
통상적으로, 반도체 장치의 집적도가, 반도체 장치의 설계 치수를 미세화하여 증가한다면, 하부 반도체층 및 하부 배선에 대한 콘택트홀의 정렬 여유를 확보하기가 더욱 어렵게 된다.
종래에는, 이러한 문제점들을 해결하기 위해, 이방성 선택 에피택셜 실리콘 성장 기술을 이용한 콘택트 패드 형성법이 공지되었다. 이방성 선택 에피택셜 실리콘 성장 기술을 이용한 상기 형성법은 예컨대, 1995 년도 IEDM Technical Digest 의 페이지 665 에서 Hada 등에 의해 A Self-Aligned Contact Technology Using Anisotropic Selective Epitaxial Silicon For Giga-Bit DRAMs. 으로 기술되었다.
도 1 은 확산층 (1) 의 코너 부분들 (2) 이 워드선들 (3) 사이에서 노출되는 배치를 도시한다. 이 확산층 (1) 의 형태는 직사각형이다. 확산층 (1) 의 긴 변 및 짧은 변의 결정 방위 (crystal orientation) 는 110 으로 배치된다. 이러한 경우에, 실리콘은 확산층 (18) 상에서 선택적으로 성장한다. 예를 들어, Si2H6와 PH3가스를 이용하여, Si2H6가스의 유량을 1cc/분, 실리콘 기판 온도를 700 ℃ 로 설정하여, 이방성 선택 에피택셜 성장 기술로 실리콘을 성장시킨다.
그러나, 확산층 (1) 의 코너 부분 (2) 이 라운딩된 경우에는, 코너 부분 (2) 의 결정 방위는 110 이 되지 않는다. 결과적으로, 이상적인 이방성 성장이 일어나지 않고, 등방성 성장이 발생하는 경우가 있다.
도 2 는 Ⅱ-Ⅱ 선을 따라 취해진 단면도로서, 실리콘 에피택셜 성장이 등방성 성장이면, 수평 방향으로 성장한 에피택셜 실리콘 (8) 이 소자 분리 영역 (5) 상으로 성장하여, 서로 접촉하여 단락되는 문제점이 있다.
또한, 도 3 에서 도시된 바와 같이, [100] 이외의 결정 방위를 갖는 결정면 (파셋트;facet) 이 발생하는 경우도 있다. 도 3 에서 도시된 바와 같이, 그러한 파세트가 발생되면, 제 1 파셋트 (19) 및 제 2 파셋트의 상부 모두가 성장하는 동안 연결되어, 수직 방향으로는 그 이상 에피택셜 성장하지 않는다는 문제점이 있다.
본 발명의 목적은, 실리콘이 메모리셀 트랜지스터의 소스 영역들 및 드레인 영역들 상에서 이방성 선택 에피택셜 성장 기술에 의해 성장될 경우에, 등방성 성장을 방지할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 실리콘이 메모리셀 트랜지스터의 소스 및 드레인 영역 상에서 이방성 선택 에피택셜 성장할 경우, [100] 이외의 결정 방위를 갖는 결정면이 발생하지 않는 반도체 장치를 제공하는 것이다.
본 발명의 또다른 목적은 확산층의 라운딩된 코너들을 워드선으로 도포하여 확산층으로부터 바람직하게 소스 또는 드레인 콘택트 패드를 성장시키는 반도체 장치를 제공하는 것이다.
도 1 은 종래의 동적 임의 접근 메모리의 메모리셀 어레이를 도시한 평면도이다.
도 2 는 도 1 에서 Ⅱ-Ⅱ 을 따라서 취해진 단면도이다.
도 3 은 [100] 이외의 결정 방위를 갖는 결정면 (파세트) 의 발생을 도시한다.
도 4 는 본 발명에 따른 반도체 장치의 예로서 동적 임의 접근 메모리의 메모리셀 어레이를 도시한 평면도이다.
도 5 는 도 4 에서 Ⅴ-Ⅴ 선을 따라 취해진 단면도이다.
도 6 은 이방성 성장을 도시한 설명도이다.
도 7 은 이방성 성장을 도시한 설명도이다.
도 8 은 실리콘이 메모리셀 내에서 이방성 선택 에피택셜 성장할 경우, 도 4 에서 Ⅷ-Ⅷ 선을 따라서 취해진 단면도이다.
도 9 는 실리콘이 메모리셀 내에서 이방성 선택 에피택셜 성장할 경우, 도 4 에서 Ⅸ-Ⅸ 선을 따라 취해진 단면도이다.
도 10 은 본 발명에 따른 반도체 장치의 예를 제조하기 위한 공정을 보여주는 설명도이다.
도 11 은 본 발명에 따른 반도체 장치의 예를 제조하기 위한 공정을 보여주는 설명도이다.
도 12 는 본 발명에 따른 반도체 장치의 예를 제조하기 위한 공정을 설명하는 설명도이다.
도 13 은 본 발명에 따른 반도체 장치의 예를 제조하기 위한 공정을 설명하는 설명도이다.
도 14 는 본 발명에 따른 반도체 장치의 또다른 예에서 메모리셀 어레이를 도시한 평면도이다.
도 15 는 도 14 에서 XV-XV 선을 따라 취해진 단면도이다.
도 16 은 도 14 에서 XⅥ-XⅥ 선을 따라 취해진 단면도이다.
* 도면의주요부분에대한부호의설명 *
1, 18 : 확산층 2 : 확산층의 코너 부분
3 : 워드선 5 : 소자 분리 영역
6 : 절연막 7 : 직사각형 확산층
8 : 에피택셜 실리콘 9 : 반도체 기판
10 : 제 1 실리콘 산화막 11 : 실리콘 질화막
12, 16 : 포토레지스트 13 : 게이트 산화막
14 : 다결정 실리콘 15 : 제 2 실리콘 산화막
19 : 제 1 파세트
본 발명은 도면들을 참고하여 이하에서 설명될 것이다.
도 4 는 본 발명에 따른 메모리셀 어레이를 도시한 평면도이다. 도면에서 도시된 실시예는 반도체 장치로서 이용되는 동적 임의 접근 메모리 (DRAM) 이다. 도 5 는 도 4 에서 Ⅴ-Ⅴ 선을 따라 취해진 단면도이다.
또한 도 5 를 참고하여, 소자 분리 영역 (5) 이 실리콘 기판 (9) 상에 형성된다. 확산층 (1) 상에 트랜지스터들이 형성되며, 이러한 확산층들은 소자 분리 영역 (5) 에 의해 분리된다. 또한 트랜지스터의 게이트 전극으로서 기능하는 워드선 (3) 은 확산층 (1) 및 소자 분리 영역 (5) 상에 형성된다. 또한, 절연막 (6) 은 워드선 (3) 의 상면 및 측면 상에 형성된다. 그리고, 확산층 패턴의 모든 코너 부분들 (2) 은 워드선 (3) 아래에 배열된다.
상기 배열에서, 확산층 (1) 의 노출된 부분은 110 방위로 연장된 워드선의 각 측면과 함께, 확산층의 110 방위로 연장된 소자 분리 영역 및 확산층 사이의 한 쌍의 경계선에 의해서 성형된다. 확산층의 노출된 부분의 형태는 사방이 110 방향인 직사각형이다.
따라서, 실리콘은 워드선들 사이에서 확산층의 노출 영역 상에서만 이방성 선택 에피택셜 성장을 하여, 등방성 성장이 억제되고, [100] 이외의 결정 방위를 갖는 결정면들도 억제된다.
도 6 및 7 을 참고하여 더욱 상세히 설명될 것이다. 도 6 및 7 은 개념적으로 선택 에피택셜 실리콘 성장을 도시한다. 도 6 은 이방성 성장을 도시하고, 도 7 은 등방성 성장을 도시한다.
도 6 에서 도시된 바와 같이, 이상적인 이방성 선택 에피택셜 실리콘 성장이 실행되는 경우에, 실리콘은 직사각형 확산층 (7) 상에 수직 방향으로만 성장한다. 실리콘은 결정 방위 110 의 방향으로 연장된 네 변 상에 수평으로는 성장하지 않는다.
다른 한편, 도 7 에서 도시된 바와 같이, 등방성 선택 에피택셜 실리콘 성장이 실행된 경우, 상기 직사각형 확산층 (7) 상에 수직으로 성장된 실리콘의 양은 둘러싸는 소자 분리 영역 상에 수평으로 성장된 실리콘의 양과 동일하다.
실리콘을 메모리셀 내의 확산층 상에서 선택적으로 에피택셜 성장시킴으로써 실리콘 패드를 형성시킨 경우에, 인접한 실리콘 패드들이 접촉하여 그들 사이가 단락되는 것을 방지하기 위해서 이방성을 높게 유지하는 것이 필요하다.
도 8 및 도 9 는, 실리콘이 메모리셀 내에서 이방성 선택 에피택셜 성장하는 경우의 단면도이다. 도 8 은 도 4 의 Ⅷ-Ⅷ 선을 따라 취해진 단면도이고, 도 9 는 도 4 의 Ⅸ-Ⅸ 선을 따라 취해진 단면도이다. 에피택셜 실리콘 (8) 이 확산층 (1) 의 소스 또는 드레인 콘택트 패드들로서 이용된다. 전술한 바와 같이, 도 4 에서 도시된 메모리셀 어레이에서, 확산층들의 코너 부분들이 워드선들 아래에서 배열된다. 결과적으로, 실리콘이 메모리셀 내에서 이방성 선택 에피택셜 실리콘 성장할 경우에, 소자 분리 영역 (5) 또는 수평 방향으로 에피택셜 실리콘 성장 효과 억제가 현저하게 향상된다.
도 10 내지 도 12 를 참고하여, 본 발명에 따른 메모리셀의 제조를 이하에서 설명한다.
먼저, 제 1 실리콘 산화막 (10) 을 5 내지 30 ㎚ 의 범위 내에서, 바람직하게는 약 20 ㎚ 의 두께로 통상의 습식 산화법을 이용하여 실리콘 기판 (9) 의 표면 상에 형성한다 (도 10).
다음에, 실리콘 질화막 (11) 을 150 내지 350 ㎚ 의 범위 내에서, 바람직하게는 약 250 ㎚ 의 두께로 화학 기상 증착 (이후 CVD 라 부른다) 에 의해 제 1 실리콘 산화막 (10) 상에 형성한다 (도 10).
다음에, 포토레지스트 (12) 를 공지된 포토리소그래피를 이용하여 확산층이 실리콘 질화막 (11) 상에 형성되는 위치에서 잔류 형성한다. 그 후, 상기 레지스트 (12) 를 마스크로 이용한 이방성 건식 에칭으로 실리콘 질화막 (11) 및 제 1 실리콘 산화막 (10) 을 연속적으로 에칭한다 (도 10).
다음에, 도 11 에 도시된 바와 같이, 레지스트 (12) 를 산소 플라즈마 에싱 또는 유기 용제를 이용한 방법으로 제거한 후, 통상 습식 산화법을 이용하여 노출된 실리콘 기판을 산화하여, 소자 분리 영역을 200 내지 400 ㎚ 의 범위 내에서 바람직하게는 약 300 ㎚ 의 두께로 형성한다. 이 때, 확산층이 위치해야할 위치에 내산화 마스크로서 실리콘 질화막 (11) 이 존재하기 때문에, 이 부분의 실리콘 기판의 표면이 산화되지 않는다.
또한, 예를 들면, 110 내지 150 ℃ 의 범위의 온도에서 가열된 인산 용액을 이용하여 실리콘 질화막 (11) 을 제거한다. 플루오르산 용액을 이용하여 제 1 실리콘 산화막을 제거한다. 습식 산화법을 이용화여 확산층 (1) 의 표면을 10 내지 15 ㎚ 의 범위로 산화하여, 게이트 산화막 (13) 을 형성한다.
다음에, 인을 다량으로 도프한 다결정 실리콘 (14) 을 100 ㎚ 내지 250 ㎚ 의 범위 내에서, 바람직하게는 약 200 ㎚ 의 두께로 형성하며, 이어서 CVD 법에 의해 제 2 실리콘 산화막 (15) 을 100 내지 200 ㎚ 의 범위로 형성한다 (도 11).
다음에, 포토리소그래피를 이용하여 워드선이 형성될 예정의 위치에 포토레지스트 (16) 를 잔류 형성한다 (도 12). 그 후, 이방성 건식 에칭 기술을 이용하여 레지스트 (16) 를 마스크로서 제 2 실리콘 산화막 (15), 다결정 실리콘 (14) 을 순차 에칭한다. 불필요한 부분을 에칭으로 제거한 다결정 실리콘 (14) 이 워드선 (3) 으로서 기능한다 (도 12).
또한, 레지스트 (16) 를 산소 플라즈마 애싱법 또는 유기 용제를 이용하여 제거한 후, CVD 법을 이용하여 실리콘 산화막을 전면에 형성한다 (도 13). 실리콘 산화막의 두께는 워드선과 워드선의 사이가 완전히 매설되지 않도록 막두께를 설정해야 한다. 그 후, 이방성 건식 에칭 기술을 이용하여 전체막을 에치백하고, 워드선의 측벽에 실리콘 산화막으로 이루어지는 스페이서를 형성한다. 이 스페이서와, 워드선 상의 제 2 실리콘 산화막에 의해서, 워드선 (3) 은 절연막 (6) 으로 측벽과 상면이 피복된다 (도 13).
다시 도 8 을 참고하여, 마지막으로 이방성 선택 성장 기법을 이용하여 확산층 (1) 의 소스 또는 드레인 영역들로부터 에피택셜 실리콘 (8) 을 성장시켜서, 소스 또는 드레인 콘택트 패드를 형성한다.
상술한 바와 같이, 반도체 장치가 형성되지만, 도면에 도시된 실시예와 같이 확산층 (1) 과 워드선 (3) 을 형성할 때, 확산층의 코너 부분이 모두 워드선의 밑으로 배치되는 것을 보증하는 레이아웃을 갖는다. 확산층 (1) 워드선 (3) 이 그러한 방식으로 형성된 경우에는, 라운딩된 코너 부분들이 워드선과 워드선 사이에 노출되지 않는다. 이 결과, 워드선과 워드선 사이에서 노출된 확산층 상에만 실리콘을 선택적으로 이방성 에피택셜 성장하는 경우에, 이방성이 저하되어 등방성의 성장이 야기되거나, 결정 방위 [100] 이외의 결정면이 발생하는 결함을 억제할 수 있게 된다.
상기 예에서, 워드선 (3) 을 다결정 실리콘으로 구성하는 예를 게시하였지만, 워드선 저항을 감소시키기 위해서 다결정 실리콘과, 실리사이드 재료, 예를 들면 텅스텐 실리사이드나 티탄 실리사이드, 코발트 실리사이드 등을 적층한 구조가 이용될 수도 있다. 또한, 저항을 감소시키기 위해서 다결정 실리콘과 텅스텐 등의 고융점 금속을 적층한 구조도 이용될 수 있다.
또한, 상기 예에서, 소자 분리 영역 (5) 을 선택 실리콘 산화법 (Local Oxidation of Silicon, 이하 LOCOS 라고 부른다) 을 이용하여 형성하였지만, 홈분리법 (Shallow Trench Isolation 이하 STI 라고 부른다) 을 이용하여 성형할 수도 있다.
도 14 및 15 를 참고하여 본 발명에 따른 반도체 장치의 또다른 실시예를 이하에서 설명한다.
이전에, 확산층의 형태가 직사각형인 메모리셀 어레이를 설명하였다. 그러나, 본 발명은 확산층의 형태가 직사각형 이외의 형태, 예를 들어 콘벡스 형태 (convex shape) 인 메모리셀 어레이에 대해서도 적용될 수 있다.
도 14 에서 도시된 바와 같이, 콘벡스 확산층 (1) 의 중앙에서 확산층의 라운딩된 코너 부분들 (2) 이 워드선들 (3) 사이에서 노출된다. 일반적으로, 이 라운딩된 부분을 전술한 바와 같이 포함하면, 실리콘의 선택 성장의 이방성이 저하되어, 도 16 (도 14 에서 XⅥ-XⅥ 선을 따라서 취해진 단면도) 에서 도시된 바와 같이 성장한 에피택셜 실리콘이 소자 분리 영역 (5) 상으로 더 성장하도록 수평 방향으로 성장한다.
그러나, 도면에서 도시된 실시예에서, 콘벡스 확산층 (1) 의 중앙 부분과 그 인접한 확산층의 중앙 부분 사이의 거리가, 확산층의 단부와 그 인접한 확산층의 단부 사이의 거리보다 길다. 따라서, 수평 방향으로의 성장이 일어나더라도, 인접한 에피택셜 실리콘 (8) 끼리 접촉하여 단락되는 것을 피할 수 있을 만큼 충분히 여유가 크다. 도 14 에서 XV-XV 선을 따라 취해진 단면도인 도 15 에서 도시한 바와 같이, 확산층의 단부와 인접한 확산층의 단부 사이의 거리는 짧고, 적은 여유만이 있다. 그러나, 확산층의 단부에서 라운딩된 확산층의 코너 부분들 (2) 은 노출되지 않기 때문에, 에피택셜 실리콘 (8) 은 수평 방향 성장을 거의 하지 않는다.
상술한 바와 같이, 본 실시예에 있어서의 메모리셀의 레이아웃으로서, 확산층의 형태가 콘벡스이기 때문에, 확산층의 형태가 단순한 직사각형인 경우에 비해서 확산층의 중앙부에 접속하는 콘택트홀을 만들 수 있는 영역이 더 넓다. 따라서, 확산층의 중앙에 접속된 콘택트홀의 정렬 여유가 커진다.
상술한 바와 같이, 본 발명에 따르면, 워드선이 형성된 후에 노출되는 확산층이, 확산층을 규정하는 측면 중 110 방위의 한 쌍과 워드선들로 규정되는 직사각형이고, 확산층 코너 부분들은 워드선 밑으로 배치되도록 하였기 때문에, 워드선과 워드선 사이에서 노출되는 확산층에만 실리콘을 선택적으로 이방성 에피택셜 성장시킬 때, 이방성이 저하하여 등방성의 성장이 야기되지 않고, 또한 결정 방위 [100] 이외의 결정면이 발생하지 않는다는 효과가 있다.
Claims (19)
- 기판;상기 기판 상에 형성된 소자 분리 영역;상기 소자 분리 영역에 의해 둘러싸이며, 상기 기판 상에 형성된 확산층;상기 확산층을 교차하는 제 1 게이트 전극;상기 확산층의 단부 상에 형성되어 상기 단부의 코너들을 도포하는 제 2 게이트 전극; 및상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 사이의 중간에 배치된, 상기 확산층의 노출된 부분 상에 오버랩되면서 선택적으로 성장한 소스 및 드레인 콘택트 패드를 구비하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 반도체 장치는 반도체 메모리 장치이며, 상기 게이트 전극이 워드선인 것을 특징으로 반도체 장치.
- 제 1 항에 있어서, 상기 게이트 전극의 상부 및 측면이 절연막으로 도포되는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 드레인 또는 소스 콘택트 패드가 이방성 선택 에피택셜 실리콘 성장층인 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 상기 소자 분리 영역 및 상기 확산층 사이의 경계선과 각각 수직으로 만나는 것을 특징으로 하는 반도체 장치.
- 제 5 항에 있어서, 상기 경계선이 결정 방위 방향 110 으로 연장되는 것을 특징으로 하는 반도체 장치.
- 제 5 항에 있어서, 상기 제 1 게이트 전극 및 제 2 게이트 전극이 결정 방위 방향 110 으로 연장되는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 확산 영역의 상기 코너가 라운딩된 코너인 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 확산층의 상기 노출된 부분이 직사각형인 것을 특징으로 하는 반도체 장치.
- 소자 분리 영역으로 둘러싸이며, 기판 상에 각각 형성된 다수의 확산층들;상기 다수의 확산층들 중 하나 이상과 각각 교차하며, 상기 다수의 확산층들 중 다른 확산층들의 코너와 겹쳐지는 다수의 게이트 전극들; 및상기 다수의 게이트 전극들 중 두 개의 사이에 있는, 상기 다수의 확산층들의 노출된 부분들로부터 선택적으로 성장한 다수의 콘택트 패드들을 구비하는 것을 특징으로 하는 반도체 장치.
- 제 10 항에 있어서, 상기 반도체 장치가 반도체 메모리 장치이며, 상기 다수의 게이트 전극들 각각은 워드선인 것을 특징으로 하는 반도체 장치.
- 제 10 항에 있어서, 상기 콘택트 패드들 중 하나와, 인접한 게이트 전극사이에 절연막을 더 구비하는 것을 특징으로 하는 반도체 장치.
- 제 10 항에 있어서, 상기 다수의 콘택트 패드들 각각이 이방성 선택 에피택셜 성장층인 것을 특징으로 하는 반도체 장치.
- 제 10 항에 있어서, 다수의 게이트선들의 에지 (edge) 는 각각 상기 소자 분리 영역 및 상기 다른 확산층들 사이의 경계선과 수직으로 만나는 것을 특징으로 하는 반도체 장치.
- 제 14 항에 있어서, 상기 경계선이 결정 방위 방향 110 으로 연장되는 것을 특징으로 하는 반도체 장치.
- 제 14 항에 있어서, 상기 게이트선의 상기 에지는 각각 결정 방위 방향 110 으로 연장되는 것을 특징으로 하는 반도체 장치.
- 제 10 항에 있어서, 상기 확산층의 상기 코너는 라운딩된 코너인 것을 특징으로 하는 반도체 장치.
- 제 10 항에 있어서, 상기 노출된 영역들 중 하나는 통상적으로 제 1 단부에는 라운딩된 코너를 갖고, 제 2 단부에는 직각 코너를 갖는 직사각형인 것을 특징으로 하는 반도체 장치.
- 제 10 항에 있어서, 상기 노출된 영역들이 직각 코너들을 갖는 직사각형인 것을 특징으로 하는 반도체 장치.
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