TWI294667B - Method for forming buried plate of trench capacitor - Google Patents

Method for forming buried plate of trench capacitor Download PDF

Info

Publication number
TWI294667B
TWI294667B TW093116877A TW93116877A TWI294667B TW I294667 B TWI294667 B TW I294667B TW 093116877 A TW093116877 A TW 093116877A TW 93116877 A TW93116877 A TW 93116877A TW I294667 B TWI294667 B TW I294667B
Authority
TW
Taiwan
Prior art keywords
trench
substrate
dopant
doping
doped
Prior art date
Application number
TW093116877A
Other languages
English (en)
Other versions
TW200518277A (en
Inventor
Kangguo Cheng
Ramachandra Divakaruni
Original Assignee
Ibm
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibm filed Critical Ibm
Publication of TW200518277A publication Critical patent/TW200518277A/zh
Application granted granted Critical
Publication of TWI294667B publication Critical patent/TWI294667B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0387—Making the trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3215—Doping the layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Description

一、 【發明所屬之技術領域】 本發明係關於一種積體電路（丨c)，尤其是關於一種溝 渠式電容。舉例而言，這類㈣包括有記憶體^，例如隨 機存取圮憶體（RAM)、動態隨機存取記憶體（DRAM)、同步 動態隨機存取記憶體（SDRAM)、靜態隨機存取記憶體 (SRAM)、以及唯讀記憶體（R〇M)或其他記憶體ic。其他 包括例如可程式邏輯陣列（PLA)元件、特殊應用ic (ASIC)、合併邏輯/記憶體Ic(嵌入式⑽-，或eDRAM)，或 任何其他利用溝渠式電容的電路元件。具體來說，本發明 係有關於在溝渠式電容中形成埋入式電極板的新方法，尤 其是在深溝渠電容中。 二、 【先前技術】 積體電路（1C)或晶片（chip)係運用電容作為電荷儲 存。其中-種以電容作為電荷儲存的IC就是記憶體IC，例 如DRAM晶片。傳統上，DRAM記憶晶胞係包含連結到電容的 電晶體。it常DRAM所用# t容其中之一種型態係溝渠式電 容。溝渠式電容係在基材上形成三維的結構，而且通常包 括蝕刻到基材之深溝渠。溝渠係填充著，例如，n_型掺雜 多晶矽（n-type doped p〇ly)。摻雜多晶矽係被用來做為 電容之一個電極（稱做「儲存電極」）。n_型摻雜區圍繞 在溝渠之底部，以作為第二電極。這個摻雜區就被稱為 「埋入式電極板（bUried Piate)」。節點介電層（n〇de dielectric)將埋入式電極板與儲存電極彼此分開。 1294667 五、發明說明（2) 溝渠式DRAM技術製程中，形成埋入式電極板是改善其 效能很重要的一部分。傳統上，形成埋入式電極板包括， 外部擴散摻雜物（out dif fusion dopants)到圍繞在溝渠底 部的基材區中。摻雜源通常係由η-型矽酸玻璃所提供，像 是砷矽酸玻璃（ASG)。傳統上，埋入式電極板之形成，係 在溝渠底部之側壁沉積一薄砷矽酸玻璃層，然後利用高溫 回火（thermal anneal) ’也就是利用一般所熟知的「離子 驅入（drive-in)」製程，以形成埋入式電極板。砷矽酸玻 璃層是作為砷的來源’用以摻雜埋入式電極板。 隨著溝渠技術的特徵尺寸減小，尤其是，溝渠的尺寸 變小，砷矽酸玻璃（ASG)層的厚度也必須跟著因此而降 低。然而’過度降低ASG層的厚度，使得薄層的砷被耗 盡，會導致在埋入式電極板中砷的濃度也降低。因此，溝 渠技術的發展深深地受到傳統ASG製程的限制。 n Vir 5$ 一 α %令叩吕，環頸U〇 U ) 構亦是十分地重要，因為它H姑A A 4
7匕疋被用來作為硬光罩 (hardmask)，以阻絕溝渠上绫的由 緣的岬擴散及矽蝕刻。值竑 上，在沉積ASG之前就先形成严吨 r 1 得統 ϋ〜成％頸。習知技術中已經 有數種環頸結構，包括反環,Ν η + · t 1展 夕曰a, ., 衣碩（antl—collar)結構、犧牷 多晶矽（sacrificial p〇iy)处椹 俄往 • 7、、、°構及修正的反環頸 (modified anti-collar) ^ ^、。構，然而由於其本身結構特
第7頁 !294667
性’每個結構仍都有其限制。 =反環頸結構中，先形成一氧化層（〇xide丨 J二然後在溝渠中填充阻抗劑— Μ)，使阻 層凹陷到低於溝渠上緣的一預定深度。 ^ =渠上部暴露的側壁上移除’然後去除溝渠底部中的 ^蜊。這樣就只留下溝渠底部側壁上覆蓋著氧化物。接 泪=’將晶圓暴露在含氮的環境中，例如氨（NH3)。由於 在、、# ί σ卩係设蓋著氧化物，所以一薄氮化物層以高溫成長 ^渠側壁的上部。最後，從側壁底部移除氧化物，只留 下氮化物環頸在溝渠的上部。 ^ 反環頸結構的限制就是，熱成長的氮化物層其最厚只 月匕長到約25埃（Angstrom)或者更薄，在後續的製程中這樣 的環頸厚度是不夠的。 ’
犧牲多晶矽結構係開始於在溝渠側壁上形成第一氧化 層’通常係以熱氧化製程（thermal oxidation)所形成。 接著利用低壓化學氣相沉積（LPCVD)使得第一氮化層形成 在溝渠側壁。然後，溝渠填充著多晶矽，且使多晶矽的上 表面凹陷至低於溝渠之頂部一定深度。利用同步蒸氣成長 (in-situ steam growth ;ISSG)製程，使多晶石夕與氮化層 的表面氧化，接著利用LPCVD製程沉積第二氮化層。利用 反應離子钱刻（Reactive Ion Etching ;RIE)技術進行非
第8頁
1294667 五、發明說明（4) H敍刻二f移除氮化物及ISSG製程在多晶石夕上產生的氧 上。，/、召下氮化物與I SSG產生的氧化物於溝渠的側壁 ，繼續積極蝕刻，以移除溝渠底部所有的多晶矽。 層了，日上的第一氮化層就被去除，並停止於第一氧化 ’溝渠上部的第二氮化層也被去除。在溝渠底部 下一 :Γ化層與溝渠上部的1SSG氧化物也被去除，而只留 > ^頸形成在溝渠的上部。此環頸包括一薄 層與一 鼠化層。
^ f ^頸結構中利用熱成長（thermal growth)來形成 氣化物％頊不同的是，在犧牲多晶矽結構中，氮化物係利 ，LPCVD製程形成的。因此，犧牲多晶矽結構中的氮化物 ^ ^ Ϊ任何的厚度。然而，這種結構仍有著以下的缺點： 製程複$，以及在從溝渠底部移除多晶矽的過程中產生嚴 重$缺陷。為了要完全地移除多晶矽，移除的製程是利用 非$積極的敍刻製程。這將造成嚴重缺陷的問題，例如在 ，:的側壁產生小孔（pinh〇les)，而且會對某些區域造成 損壞’像是在對準記號（alignment marks)。 在修正的反環頸結構中，利用熱成長（thermal growth)製程形成第一氧化層於溝渠側壁上。然後，利用 LPCVD^形成第一氮化層於溝渠側壁上。接著利用LPCVD製程 形成第二氧化層於溝渠側壁上。接下來利用LPCVD製程沉 積一薄多晶石夕層於溝渠側壁上，接著氧化表面使其形成一 | 1111 圓 »1
__ 1294667 五、發明說明（5) 第二氧化層。溝渠就因此埴 、， 渠頂部的一預定π庚。楚1、f 圳，亚凹陷到低於溝 頂部移除之，、技！Γ又^弟二乳化層係從溝渠側壁所曝露的 化製程形成第二氮化層於溝除二然後僅利用高溫氮 己增覆盍者，稭此以抑制氮:乳 來，利用移除制妒r π隹4木的底部。接下 層所選擇的彭；=〇一va=cess)，係針對第二氮化 移除製程，俜針針楚層從溝渠底部被去除。利用 在第-=二，鼠化層也從溝渠底部被去掉，而停 除而；在溝渠頂部的第二氣化層也被去 —氧化層也從溝渠的麻部1 w f員。卩除掉多晶矽層。第 二氧化層也被本^°卩被除掉。同時，在溝渠頂部的第 部。類：於犧牲Γ:因此僅有一環頭結構形成於溝渠的頂 氮化層犧牲夕晶石夕結構’此環頸包括-薄氧化層與- 修正的反環頸結構 多晶矽的步驟。缺而甘：=其可避免掉積極華 頌結構的品質不佳，复 裊私禝雜，以石
孔」形成。多層臈沉 、生 貝+仫曰有d 工, 積月匕'^成鼠化物的卢田石4士 立a 重缺陷。此一結構仍古1 4 +初的J衣頸結構產4 r · u 再1乃有可能產生在窄溝準Φ A内拔4占 (Pinch-off)的可能。 再木中向内擠掉 二所有習知的結構中 再者，在這进* M f 在埋入式電極板形
1294667 五、發明說明（6) 成之前就已經先形成瓶形的溝渠。在製作瓶形的過程中， 環頸結構很可能被破壞’使得無法有效完成接下來的埋入 式電極板之製程。 舉例而言’可利用在溝渠底部中的犧牲材料 (sacnficial material)，使環頸結構形成於溝渠側 =:^國專利第6,5()9,599號專利中，多_152“ 積在B曰圓上，以填充溝渠1〇8 (說明書第6攔第16]7行 所述）。接著將多晶矽1 5 2向下移除，古 ， 頸之底邊（說明書第6欄，第27〜28環 介電層於晶圓，覆蓋住溝渠的側，（J明書第、“ΊΟ 〜42 行所述 ） 。 蝕刻 介電層 ，以 形曰索 7欄，第卜3行所述）。接下來，移=明書第 W咏多晶石夕犧牲層〗5 ? (說明書第7欄，第12~13行所述）。移除多_
形成埋入式電極板（說明書第7攔，第58 6〇 P -類似的製程’係利用多晶料為犧牲材肖 ^ 國專利號第6, 3 1 9, 788中。 达在果 另外，還有一種是 ，一一，…，，a ,u们竹忭马犧
:專利，n，m號中’氧化層112係形成於= 上，亚填充於溝渠結構110中，麸德每 土 W以 除基材1 02頂部表面上的氧化層i i 2及部分溝準的/的驟氧^ 第,：Ξ ί露出側壁上部11 la (說明書第4攔第63〜 欄弟7仃所迷）。接著形成環頸氮化物間隙扣〇ik
1294667
Spacers)U6於側壁上部1Ua (說明書第5欄，第 ^ ^所述）_。’然後，氧化層11 2即被移除之（說明書第 *弟7〜4 0行所述），以及形成摻雜區丨丨7於溝渠結構 ^底部ii〇b與側壁底部lllb (說明書第5攔，第48〜49行所 述)。另一種利用犧牲介電材料的類似製程，係描述於美 國專利第6, 365, 485號中。 、 在上述的方法中，深溝渠係完全地形成於基材，然後 沉積-犧牲材料於溝渠巾’並使其凹陷至暴露溝渠側壁的 上部。、此環頸係形成於側壁的上部，然後移除犧牲材料， 即形成埋入式電極板於溝渠的底部。在另一種麥程方法 中，形成部分的深溝渠，環頸係形成於部分溝^的側辟 上’然後蝕刻出完整的溝渠，並且埋入式電極板即形成於 環頸下方的溝渠側壁。舉例而言，美國專利第6,225，158 號中，深溝渠的上部39係以氮化物環頸43為内襯（說明書 第3欄，第3行〜第6行之說明），然後完成深溝渠的蝕刻曰 (說明書第3欄，第10行~第13行之說明）。深溝渠係以砷 矽酸玻璃（ASG)49為内襯，並利用離子驅入製程（drive_ in)形成π +型擴散電極板51，係環繞著深溝渠的底部47 (說明書第3欄，第14行~第20行之說明）。另一個類似的 製程係描述於美國專利第6, 1 9 0, 98 8號說明書中。 同樣地’上述所有的製程結構中，仍需在埋入式電極 板形成之前就先形成瓶形溝渠。在製作瓶形的過程中，環
Ϊ294667 五、發明說明（8) 被破壞，使得無法有效完成接下來的埋人式 —薄砰石夕^ ^外’埋人式電極板之形成，係藉由沉積 火，也1 θ 曰於溝渠底部的側壁，然後施以高溫回 之特徵「離子驅入」製程。由於溝渠技術要求 地降低ASG的厚戶μ, ’/：/是溝渠的尺寸要縮+ ’然而過度 降低，故容易使V個二致埋入式電極板’的砷濃度隨之 尺寸變化嚴重地：：：：的效能不I。因此’溝渠技術的 厭更地叉制於傳統的ASG製程。 領域仍有需要：5溝；n容，埋入$電極板的方法技術 溝渠的側壁上，而』員’儿積一薄的摻雜源薄膜層於 才能沉積換雜源材料製程㈣& Μ形成環頸結構之後 三、【發明内容】 入式=板種形成溝渠式電容之埋 發明之梦方法使溝渠中；制。尤其是，本 ASG ”，、、後才使摻雜源材料凹陷/太称；斗來填充，像是 於’：積環頸材料’以 '明另—方面係在 頸結構係在填充摻雜源材料的上部。因此，環 在本發明另—方面，其方 體基材上形成至少-具有側壁之溝：下列步驟··在-半導 ________ /木，部分地填充摻雜源 第〗3頁 五、發明說明（9) ，料（dopant source material)於溝渠’以 二表面的摻雜源，此頂部表面位在該溝渠的頂m 二雜源材料係含有至少—摻雜物；形成一=匕下’而 (^electric coUar)於摻雜源之上的溝準衣1 材，使得摻雜物在溝槽内擴散 ，、土，加熱基 基材中，藉此以形成埋入式=未：^電環頸所覆蓋的 雜源材料。 ’及從溝槽中移除摻 本發明之另一方面中，盆古、土 —人 體基材上形成至少-具有側壁之二'：列步驟：在半導 材料於溝渠，以形成具有—頂=二=分地填充摻雜源 面位在溝渠的頂部之ΤΓ，而# 杉雜源，此頂部表 二材料在摻雜少-摻雜 並且覆蓋位在掺雜源之上的、甚$ 7充溝朱剩下的部 :摻雜物在溝槽内擴散進工：壁；加熱基材，使 :心=…心材 #面立在溝渠的頂部，或位於其2 ·、、摻雜源，此頂部表 、凹陷，使其低於溝渠的頂杳卜，M及使摻雜源的頂部 四 實施方式 1294667 五、發明說明（ίο) 本發明的詳細說明請同時參照所附之圖 其係以簡潔的方式呈現出本發明各式結構的二^蔣 在以下所提供之詳細說明中描述的更清楚。兮 、 係用以舉例，而並非用以限制本發明 〜^式說明 之到面圖式的各個方面係以直角表示之再=本 技藝之人士所周知者，這些結構實際上係逐漸變尖：自 (tapered)。此外，本發明並非限制於任何的特殊結構。 為了方便解說之目的，本發明在以下 DRAM晶胞（cell)說明之。然而， =^係以 雪交的來忐。盔7击7知丄 +七月係延伸到一般溝渠 電合的形成。為了更了解本發明，於此 DRAM的傳統製程。 供$成溝朱電谷 在習知的方法上，如圖1 所 材10，豆且有墊氧化物彳（a)所不，係開始於提供一基 nitride^ ΐ :/= Xlde)U 及墊氮化物(― # )12。溝朱13係形成於基材10。在圖1(b)中，沉_ 摻雜源材料層! 5，例如ASG，於溝渠底部二b”，儿積 (S1deWalls)。然後，以犧牲材料16溝,
所示。犧牲材料16可以是，例如，多^溝*如圖KO (Polysi 1 icon)、或是介電材料， 材料。在圖1U)巾，犧牲材料16係凹疋乳化物、或g疋阻抗 頂部的程纟’然後藉由蝕刻穿程：低於溝渠13之上 的部分移除，如圖1(e)所示，、藉此==材料15所暴露出 部。然後移除溝渠13中剩餘的‘牲材;二，上 i 第15頁 1294667 發明說明（11) 示0 如圖 1 ( 2 ) Pir ~~ 、r>> /儿積一介電環頸材料（d i e 1 e c t r i c ’例如未摻雜的石夕酸玻璃（USG)，於 二木則土上。然後施以摻雜離子的驅入製程，典型地係 藉由加熱基材’使得摻雜離子擴散進入基材，藉此以形成 埋入式電極板18，如圖1(h)所示。最後，將介電環頸材料 17及摻雜源材料15從溝渠中除掉，如圖i(i)所示。
本發=提供一種更為簡單的製法，具有更有效的整合 度，以同時形成埋入式電極板與環頸（c〇1 Ur)。與圖丨（a) 至1 (1)的習知方法相比較，本發明具有以下的優點。第 一 ’不用仰賴沉積一薄摻雜層於溝渠側壁上，而是利用換 雜源材料完全地填充於溝渠，以形成埋入式電極板，因此 可以解決習知砷耗盡的問題。第二，介電環頸係在摻雜 材料填充於溝渠之後才形成，因此可以免去沉積多層薄Λ、 的製程。利用傳統的製程所導致在溝渠尺寸的限制，可= 用本發明獲得明顯改善，而且利用本發明的方法可進— 到次100奈米（sub-l〇〇nm)的等級。 V 本發明的第三個優點是在於溝渠的形狀。像是石夕基 的材料上所形成的溝渠，典型地係呈現類似六角形。^ 而’為了要使電容有更好的效能以及更寬廣之製程範圍 (Process window)的製程，溝渠的形狀最好是矩形的。
1294667 五、發明說明（12) ___ _____ 用濕蝕刻製程，視結晶方向以 一 出方形的溝渠。本發明的方、去不同速率蝕刻矽，可以製作 process)可在摻雜源材料凹陷此成形的製程（shap i ng 的上部有受到成形，而溝渠^ 7後才進行，所以只有溝渠 所保護著。因此，溝渠底$仍=2，所填充的摻雜源材料 減輕由於溝渠底部之尖角、’、字著原來的形狀，藉此並 dielectric)的可靠性問題，生的θ節點介電層（⑽心 極介電形成的地方。 疋在埋入式電極板與電 現在^L明本發明方法之一實施例，請參照圖2 ;始於如圖2(a)所示之結構，其包括基材 !二、墊氧化物⑴以及塾氮化物112。基材ιι〇的材料較佳 為矽（S1l1C〇n)，然而其他各種的半導體材料也適用作為 基材110，像是砷化鎵（gallium arsenide)、鍺 (germanium)、矽鍺（silicon germanium)、或是絕緣層上 石夕（SOI )等。基材11 〇可選擇輕摻雜p型摻雜物，像是硼 (boron)，特別是在埋入式電極板是要摻雜像是砷之類的n 型摻雜物時。通常墊氧化物111係利用熱氧化製程 (thermal oxidation)形成於基材110上。塾氮化物112係 形成於墊氧化物111之上，作為後續像是化學機械研磨製 程（CMP)的終止層（stopper)。 墊氮化物1 1 2可利用低壓化學氣相沉積（LPCVD)製程所 形成，或是利用電漿加強化學氣相沉積（PECVD)。可利用
1294667 五、發明說明（13) 化學氣相沉積（C V D )製程’將硬遮罩（h a r d m a s k)(未圖 示），例如摻雜硼的矽酸玻璃（BSD)，形成於墊氮化物11 2 之上。藉由蝕刻硬遮罩、墊氮化物丨丨2、及墊氧化物丨丨J以 定義溝渠圖案（trench pattern)。然後，溝渠113即形成 在基材11 0中。在一較佳實施例中，溝渠丨丨3係利用反應離 子蝕刻（RIE)步驟形成，並施以NF3/HBr/〇2作為蝕刻化學 劑。或者’亦可使用其他的蝕刻劑像是s丨c 1“ c 1 、 尸13/C12、或SF6/Br2 ’以形成溝渠113。溝渠4心度約為 〇 · 5 // m到1 0 # m，較佳者约為7至8 # m。 亍、甚3Γ摻雜源材料115填充溝渠丨13，如圖2(W所 者為之步驟係可利用任何合適的技術，較佳 ί二;積(LPCVD)，,或是高密度電衆化學氣 、 ），、他合適的技術尚包括電襞；^^彳卜與$ 相沉積⑽VD)或旋塗（spin,)技術等。^ =化干耽 雜物2ΪΪ為ΪΪ源材料115可以是任何含有η型的摻 係摻雜砰的化ί。尤其是’較佳的摻雜源材料 伟甲的虱化物玻璃。其它合適 化物玻璃，或是摻雜坤或鱗的多晶石夕。雜破的乳 入式電極板，則摻雜$ w衣作Ρ型的埋 例如硼。 *原材枓115可含有任何Ρ型的摻雜物， 陷 接下來，凹 極板的預定深度 J ，雜源材料1 1 5的頂部表面至埋入式電 藉此暴露出溝渠側壁的上部，如圖2(c)
第18頁 五、發明說明（14) 3二人3 t ί雜源材料115的步驟可利用乾钱刻製程，例 刿氟化合物類（例如C4Fe)的環境中施以反應離子 1 )，或可利用氟化氫施以濕蝕刻製程。應選擇適 製程，使得氧化物被有效地姓二高應二 留下的$夕。 摻雜源材料115凹陷之後，可選用地對溝 ί ϋ Ϊ驟使Ϊ ^ ^製J係用於將六角形的溝渠上部修 使電备具有較佳的效能與較寬廣的製程範圍。 如圖Gd用)2形成一薄氧化層11 7於溝渠側壁暴露的上部’ Π的ΪΓ作為一緩衝層，以緩和環頸直接與= 法。或者，：:v 或旋塗技術等氧化物沉積 二 矛用冋溫形成一薄氮化層於溝準側辟μ 、 加強環頸U9與溝渠側壁之間的黏著性'、“側壁上’以 接Τ來’環頸材料119沉積在溝 (，。環頸材料119可為任何作為阻障：的上：如圖2 ί ί的上方區域受到掺雜。環頸材料119較佳者為’，防 員H9可利用任何的化學氣相沉積製=鼠化 佳者為利用LPCVD，因為其具有均句薄膜的品質。7成’較 第19頁 1294667 五、發明說明（15) 在圖2 (f )中 etching)的步驟 料’只留下溝渠 此一步驟可藉由 間隙壁反應離子 有兩個目的。其 的氧化步驟（如 式電極板區域的 料被除掉之後， (drive-in)的製 頸區域。因此， 摻雜。 顯示貫施一間隙壁飯刻（s p a c e r ’移除摻雜源材料1 1 5頂部上的環啯 側壁上的環頸材料m，以二;二 任何適當的間隙壁蝕刻製程，像是 =刻（spacer RIE)製程。環頸119的形的 一，防止環頸區域的溝渠側壁在後續课 圖2 (g)所示）中被氧化。因此，只有土、 化。，此：氧化物以及;參雜G 口 y成瓶形的溝渠。第二，在離子驅入 ，中，環頸11 9防止摻雜物擴散進入到環 只有埋入式電極板的區域丨丨8會被大量^ 斜岁丨^ ^成埋入式電極板的製程中，圖2(f)所示的間隙辟 :二=為選用#。如果省去此步驟 子ς 二;；散進入到基材，而形成埋入式電極板。少了 = ΐ驅驟，摻雜源材料115頂部上的環頸材料可以在離、 115的側辟？邑乳的擴散。溝渠底部覆蓋著摻雜源材料 此’、、聋泪土广，立在離子驅入製程中就無法有效地被氧化。因 的步擴大會被極小化。再*，省略間隙壁餘刻 ΐίΐΐ溝渠電容的強化的難以進行，像是半球形石夕 此（emlspherical silicon grain，HSG)&法沉積。因 此’較k是保留間隙壁蝕刻的步驟。
第20頁 1294667 五、發明說明 ^發明方法的下一個步驟是摻雜離子驅入的製程，如 二虐\所不，利用熟習本技藝之人士所周知的技術來進行 ^ 2 1 ’將摻雜物從摻雜源材料丨丨5擴散進入到溝渠側壁 广邱1f表面’以形成擴散電極板118，其係圍繞著溝渠的 P π η π車又佳者將晶圓進行高溫回火，其溫度約在8 0 〇 °c到 你A 更佳者是在1 050 °c，時間約為1到60分鐘。摻雜 搞1； 入進入到溝渠底部的基材1 1 〇中，以形成埋入式電 / 。溝渠上部的氮化物環頸1 1 9被作為一硬遮罩 m ask)以防止摻雜物擴散到溝渠的上部區域。回火 中可含有氧、氮、氫、氬、或任何上述的組合。如 =〃有氧，則溝渠底部的側壁會被氧化，形成氧化物 1 ^ 0 ° 接下來的步驟，如圖2(h)所示，去除氧化物12〇與摻 ::==5，舉例而言，係利用氟化氫(HF)以傳統的濕 划製私去除之。其中的蝕刻劑可包括緩衝氟化氫 bUffered HF，BHF)、稀釋的i化氫（DHF)或濃縮的i化 ，。或者，亦可以利用傳統的乾蝕刻製程去除此氧化物。 需注意者，在去除氧化物之後，溝渠的表面區 妗 可藉此強化溝渠式電容。另一種強化溝渠式電容二段也 可利用此一觀點來實施，例如在未被環頸丨丨9所 渠底部中形成半球形矽顆粒（HSG)、以濕式或乾式蝕未 破環頸11 9所覆蓋的溝渠底部以形成瓶形溝渠底部、氣相
五、發明說明（17) 摻雜（GPD)、電漿摻雜、電臂 何方法組合者。濕式叙列入式離子植入、或以上任 ^(v〇u\ uv υ Χ 土材的钱刻劑可含有氨、氡氧化 鉀（ΚΟΗ)、或HF:HN03:CH3C00H。使用务气各如 化 污染，所以可能需要多一個？ #可能造成鉀 劑可含有cι2電漿。 β Λ、、y驟。蝕刻基材的蝕刻 隶後’去除環頸11 9 中，璟頤119孫务儿仏u 所不。在較佳實施例 -,.;.— -#(HF and ethylene 熱磷酸（hot H3P〇4)。如果轰枨细思,）的-^物，或者 在環頸119之下，I仍可利V^'(ixide iiner)117是位 如用HF化人丄二 何適當的技術去除之，例 如用HF化合物類，而以傳統的濕蝕刻製程去除之。 Μ ί :二間隙壁蝕刻步驟的實施射，從溝渠中移除摻 雜源材枓115之前，就先去除掉環頸119。 本發明之另一實施例，請參考圖3(a)〜（e)。同樣地， ，方法開始於如圖3(a)所示之結構，其包括基材ιι〇、墊 乳化，111以及墊氮化物112。可形成一硬遮罩（未圖示） 於墊氮化物11 2上，其係利用化學氣相沉積（CVD)製程。藉 =蝕刻硬遮罩、墊氮化物112、及墊氧化物〗丨丨，以定義溝 渠圖案（trench pattern)。然後，溝渠113即形成在基材 11 0中。然後’以一摻雜源材料1〗$填充溝渠丨丨3，如圖3 1294667 I I ι··ι I ,. 五、發明說明（18) (式b極示板的接二來’摻雜源材料115的頂部表面凹陷到埋入 二;的預定深度’暴露出溝渠側壁的上部，如圖々 二材m二社材料m於溝渠的上部圖3⑷所示。第 ::斤又―佺者為未摻雜的氧化物，但亦可為未摻雜的 虱匕物、虱氧化物（oxynitride)、碳化矽、多晶矽、〃、 i二料之Λ何組合者。可利用任何適當的方法沉積第 二f將，較佳者係利用低壓化學氣相沉積（LPCVD)、、或古〜 度電漿化學氣相沉積（HDPCVD)。 A间雄、 然後使用熱處理或者高溫製程，以使得摻雜物擴 f渠侧壁底部的表面’以形成擴散電極板丨18，其係圍縝 著溝渠的㈣。接下來從溝渠移除第二材料12 = 材料115，如圖3(e)所示。 L雜源 ,本發明提供一種更為簡單且更有效的方法，即可 瓶形溝渠與埋入式電極板，而並不需要許多的薄膜芦， 此明顯的可改善溝渠尺寸的限制。所以本發明的姓^ 伸到下幾代的溝渠DRAM技術，包括次100奈米（nm)°的等 級。本發明其他的優點還包括：與其他所有電容強化 程相比，其可抑制溝渠頂部的擴大，以及改良修正的反^ 頭（a n t i - c ο 11 a r )結構與犧牲多晶碎結構的缺點。 第23頁 1294667 五、發明說明（19) 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟悉本技藝之人士，在不脫離本發明之 精神和範圍内，當可做些許之更動與潤飾，因此本發明之 保護範圍當視後附之申請專利範圍所界定者為準。
第24頁 1294667
圖式簡單說明 本發明之特色是新穎的 申請專利範圍所述。圖式之 其並未按照實際尺寸繪製。 相同的元件。本發明之結構 及圖式而更為人清楚地理解 圖1 (a)至1 (i)係描繪習知技 式電極板的方法； 圖2(a)至2(i)係本發明的一 容之埋入式電極板的方法； 圖3(a)至3(e)係本發明的另 容之埋入式電極板的方法。 圖示元件符號說明 10 基材 12 塾氮化物 15 摻雜源材料層 17 介電環頸材料 110 基材 11 2墊氮化物 11 5 摻雜源材料 11 8埋入式電極板 1 2 0氧化物 ’而且本發明之元件特徵係如 目的僅用以說明本發明，因此 此外’圖式中相同的編號代表 與操方法，係藉由詳細說明以 ，其中： 術中’形成溝渠式電容之埋入 種實施例，描繪形成溝渠式電 以及 一實施例，描繪形成溝渠式電 11 墊氧化物 13 溝渠 16 犧牲材料 18 埋入式電極板 111墊氧化物 113溝渠 117薄氧化層 11 9環頸 121 第二材料
第25頁

Claims (1)

1294667 六、申請專利範圍 埋入式電極板的方法，該方法 1、一種形成溝渠式電容之 包含下列步驟： 側壁； 形成至少一溝渠於一半導體 基材中，該溝渠係具有 於今^二地填充一 #雜源材料（dopant source material) = =成具有—頂部表面的-摻雜源，該頂部表 曲你位在該溝渠的頂部之下， 摻雜物； 形成一介電環頸（dieleetFi 在該摻雜源之上的側壁； 該摻雜源材料係含有至少一 C col lar)於該溝渠中位 力口熱该基材，使得兮换 &,.J.. y, 才乡雜物在該漢槽内撼私；隹λ Z丨I 被該介電環頸新螬芸沾4 U π //再h Μ擴政進入到未 %辰4所覆盍的該基材，蕤卜 板；以及 τ 稭此以形成戎埋入式 從4溝槽中移除該摻雜源材料。 2、如請求項〗所述之方法， 〔silicon)形成。 上亥+ V體基材 電極 係以石夕 3法如Λ求含項 方法’其中部分地填充該溝渠 的方 、一穆雜源材料至該溝渠，以形成且右一 ::，該煩部表面係位在該溝渠的頂部或：部表面 陷該摻雜源的頂部表面，使低於該溝渠 的項部。
第26頁 1294667
六、申請專利範圍 4、 如請求項1所述之方法，其中該摻雜源材料係砷摻雜 璃（arsenic-doped glass)。 -沛破 5、 如請求項1所述之方法，其中該介電環頸係由氮化物所 形成。 6、 如請求項5所述之方法，其中該介電環頸係藉由低壓化 學氣相沉積（LPCVD)所形成。 7、 如請求項5所述之方法’更包含在形成該介電環頸之 前，形成一薄氧化物層於該溝渠的側壁上之步驟。 8、 如請求項1所述之方法’其中加熱該基材的溫度係約為 8 0 0 °C到約1 2 〇 0 °C，時間約為1到約6 〇分鐘。 9、 如請求項8所述之方法’其中加熱該基材的溫度係约為 1 0 5 0 〇C。
1 0、如請求項1所述之方法，其中該基材係在含氧的環境 中加熱。 11、如請求項1 〇戶斤述之方法，其中在加熱的步驟中，一氧 化物層係成長於該摻雜源材料與該基材之間。
第27頁 1294667 六、申請專利範圍 1 2、如請求項1 1所述之方法，進一步包含步驟··移除該氧 化物層，藉此形成/瓶形溝槽（bottle-shaped trench)。 1 3、如請求項1所述之方法，更包含移除該摻雜源材料之 後，沉積複數個半球形顆粒（hemispherical grain)於該 溝槽之步驟。 1 4、如請求項1所述之方法，更包含移除該介電環頸之步 驟0 1 5、如請求項i所述之方法， 、、席姑枓之播 ^ ^ ^ 更包含步驟·在移除該摻雜 渠。 何敉低的部分，以形成一瓶形溝 利用氨 1 6、如請求項丨5所述之方 )來蝕刻 17、一種形成溝渠式電容 包含下列步驟·· 里入式 形成至少一溝渠於 側壁； (ammonia)來斜*丨。 ”中该基材係 電極板的方法，該方法 半導體基材中，該溝渠係具有一 口P刀地填充一摻雜源材 該^部表面係位：該溝 部表面的一摻雜源，諸作i ^於該溝渠，以形成具有一頂 渠的頂部之 第28 1 1294667 六、申請專利範圍 的部分，並且覆蓋該溝渠中位在摻3溝渠剩τ 如勒奸*丨· a…斗μ 〜雜源之上的側壁· 仔该摻雜物在哕、、#她一 ^ 奶隹°亥溝槽内擴散進入 的5亥基材，藉〖μ、 稭此以形成該埋入式電極 下，^摻雜源材料係含有至少一摻雜物； /冗積一第二材料在該摻雜源上， 、加熱該基材，使得該摻雜物在該漢二=上的側 被該第二材料所覆蓋的該基材，藉^ ^二上擴散進入到未 板；以及 從該溝槽十移除該第二材料與該摻雜源材料 18、如請求項17所述之方法，其中該半導體 成0 基材係以 石夕形 方 ===:之方法…部分地填充該溝渠的 填充一摻雜源材料至該溝渠，以形成具有一頂音 的一摻雜源，該頂部表面係位在該溝渠的頂部或頂^表面 上，以及 以 凹陷該摻雜源的頂部表面，使低於該溝渠的頂部。 20、如請求項丨7所述之方法’其中該摻雜源材料 玻璃。 “ 21如明求項1 7所述之方法，其中该第二材料係|摻雜的 氧化物。 μ / 第29頁 1294667 六、申請專利範圍 1 2 2三如請求項2 1所述之方法，其中沉積該第二材料之步驟 係藉由低壓化學氣相沉積（LPCVD)，或藉由高密度電漿化 學氣相沉積（HDPCVD)。 7 2 3如明求項1 7所述之方法，其中加熱該基材的溫度係約 為80〇°C到約1 200 °C，時間約為^彳約“分鐘。 2 4如明求項2 3所述之方法，其中加熱該基材的溫度係約 為 1 0 5 0 〇C 。 25、如請求項丨7所述之方法，其中該基材係在含氧的環境 中加熱。 2 6如明求項2 3所述之方法，其中在加熱的步驟中，一氧 化物層係成長於該摻雜源材料與該基材之間。 27、如請求項！所述之方法，更包含步驟：暴露該基材至 下列至〉、其中之一.氣相摻雜（gas phase doping， GPD)、電浆摻雜（plasma d〇ping)、及電漿浸入式離子植 入(plasma immersi〇n ion implantati〇n)。 2 8、如睛求項丨3所述之方法，更包含步驟：沉積該複數個 半球形顆粒的步驟之後，暴露該基材至下列至少其中之 一 ·氣相摻雜、電漿掺雜、及電漿浸入式離子植入。
§
lib
第30頁
TW093116877A 2003-06-25 2004-06-11 Method for forming buried plate of trench capacitor TWI294667B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/604,081 US6969648B2 (en) 2003-06-25 2003-06-25 Method for forming buried plate of trench capacitor

Publications (2)

Publication Number Publication Date
TW200518277A TW200518277A (en) 2005-06-01
TWI294667B true TWI294667B (en) 2008-03-11

Family

ID=33564129

Family Applications (1)

Application Number Title Priority Date Filing Date
TW093116877A TWI294667B (en) 2003-06-25 2004-06-11 Method for forming buried plate of trench capacitor

Country Status (4)

Country Link
US (1) US6969648B2 (zh)
JP (1) JP4091929B2 (zh)
KR (1) KR100537584B1 (zh)
TW (1) TWI294667B (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6967137B2 (en) * 2003-07-07 2005-11-22 International Business Machines Corporation Forming collar structures in deep trench capacitors with thermally stable filler material
US7232718B2 (en) * 2003-09-17 2007-06-19 Nanya Technology Corp. Method for forming a deep trench capacitor buried plate
DE102004029516B3 (de) * 2004-06-18 2005-12-29 Infineon Technologies Ag Herstellungsverfahren für eine Schattenmaske in einem Graben einer mikroelektronischen oder mikromechanischen Struktur sowie Verwendung derselben
KR100696761B1 (ko) * 2005-07-29 2007-03-19 주식회사 하이닉스반도체 웨이퍼 마크 형성 방법
US7619872B2 (en) 2006-05-31 2009-11-17 Intel Corporation Embedded electrolytic capacitor
US7709341B2 (en) * 2006-06-02 2010-05-04 Micron Technology, Inc. Methods of shaping vertical single crystal silicon walls and resulting structures
US7628932B2 (en) 2006-06-02 2009-12-08 Micron Technology, Inc. Wet etch suitable for creating square cuts in si
US7625776B2 (en) * 2006-06-02 2009-12-01 Micron Technology, Inc. Methods of fabricating intermediate semiconductor structures by selectively etching pockets of implanted silicon
US7494891B2 (en) * 2006-09-21 2009-02-24 International Business Machines Corporation Trench capacitor with void-free conductor fill
US7563670B2 (en) * 2006-11-13 2009-07-21 International Business Machines Corporation Method for etching single-crystal semiconductor selective to amorphous/polycrystalline semiconductor and structure formed by same
US7858514B2 (en) * 2007-06-29 2010-12-28 Qimonda Ag Integrated circuit, intermediate structure and a method of fabricating a semiconductor structure
US20090170331A1 (en) * 2007-12-27 2009-07-02 International Business Machines Corporation Method of forming a bottle-shaped trench by ion implantation
US7888723B2 (en) * 2008-01-18 2011-02-15 International Business Machines Corporation Deep trench capacitor in a SOI substrate having a laterally protruding buried strap
US9484269B2 (en) * 2010-06-24 2016-11-01 Globalfoundries Inc. Structure and method to control bottom corner threshold in an SOI device
US8592883B2 (en) * 2011-09-15 2013-11-26 Infineon Technologies Ag Semiconductor structure and method for making same
US20130102123A1 (en) * 2011-10-19 2013-04-25 Nanya Technology Corporation Method for fabricating single-sided buried strap in a semiconductor device
TW201440118A (zh) * 2013-04-11 2014-10-16 Anpec Electronics Corp 半導體功率元件的製作方法
KR102312040B1 (ko) * 2016-01-19 2021-10-14 한국전자통신연구원 반도체 소자의 선택적 도핑 방법
CN113497006A (zh) * 2020-03-20 2021-10-12 中芯国际集成电路制造(北京)有限公司 电容结构及其形成方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US629088A (en) * 1899-01-24 1899-07-18 William Schimper & Co Ink-well stand.
US6008103A (en) * 1998-02-27 1999-12-28 Siemens Aktiengesellschaft Method for forming trench capacitors in an integrated circuit
US6190988B1 (en) 1998-05-28 2001-02-20 International Business Machines Corporation Method for a controlled bottle trench for a dram storage node
US6225158B1 (en) 1998-05-28 2001-05-01 International Business Machines Corporation Trench storage dynamic random access memory cell with vertical transfer device
EP0971414A1 (de) 1998-06-15 2000-01-12 Siemens Aktiengesellschaft Grabenkondensator mit Isolationskragen und vergrabenen Kontakt und entsprechendes Herstellungsverfahren
US6177696B1 (en) * 1998-08-13 2001-01-23 International Business Machines Corporation Integration scheme enhancing deep trench capacitance in semiconductor integrated circuit devices
DE19842665C2 (de) * 1998-09-17 2001-10-11 Infineon Technologies Ag Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen
US6232171B1 (en) * 1999-01-11 2001-05-15 Promos Technology, Inc. Technique of bottle-shaped deep trench formation
US6426254B2 (en) * 1999-06-09 2002-07-30 Infineon Technologies Ag Method for expanding trenches by an anisotropic wet etch
TW429613B (en) 1999-10-21 2001-04-11 Mosel Vitelic Inc Dynamic random access memory with trench type capacitor
US6319788B1 (en) 1999-12-14 2001-11-20 Infineon Technologies North America Corp. Semiconductor structure and manufacturing methods
US6282115B1 (en) 1999-12-22 2001-08-28 International Business Machines Corporation Multi-level DRAM trench store utilizing two capacitors and two plates
US6365485B1 (en) 2000-04-19 2002-04-02 Promos Tech., Inc, DRAM technology of buried plate formation of bottle-shaped deep trench
US6495411B1 (en) 2000-07-13 2002-12-17 Promos Technology Inc. Technique to improve deep trench capacitance by increasing surface thereof
US6437401B1 (en) 2001-04-03 2002-08-20 Infineon Technologies Ag Structure and method for improved isolation in trench storage cells
JP2003142604A (ja) * 2001-11-05 2003-05-16 Toshiba Corp 半導体記憶装置とその製造方法
TWI300948B (zh) * 2002-09-27 2008-09-11 Nanya Technology Corp

Also Published As

Publication number Publication date
KR20050001324A (ko) 2005-01-06
KR100537584B1 (ko) 2005-12-20
US6969648B2 (en) 2005-11-29
JP4091929B2 (ja) 2008-05-28
TW200518277A (en) 2005-06-01
JP2005019994A (ja) 2005-01-20
US20050009268A1 (en) 2005-01-13

Similar Documents

Publication Publication Date Title
TWI294667B (en) Method for forming buried plate of trench capacitor
TW454341B (en) A trench capacitor with isolation collar
TWI358821B (en) Transistor, memory cell array and method of manufa
TWI270108B (en) Semiconductor devices having a bottle-shaped deep trench capacitor and methods for making the same using Epi-Si growth process
TW495906B (en) Single sided buried strap
US7081384B2 (en) Method of forming a silicon dioxide layer
TW522506B (en) A method for fabricating a trench capacitor
TW472340B (en) Semiconductor integrated circuit device and its manufacturing method
US8227311B2 (en) Method of forming enhanced capacitance trench capacitor
JP2006140488A (ja) ストレージキャパシタの製造方法及びストレージキャパシタ
TW201210001A (en) Enhanced capacitance deep trench capacitor for eDRAM
TW200905886A (en) Vertical floating body cell of a semiconductor device and method for fabricating the same
TW546781B (en) Method for fabricating a storage capacitor
CN107919278A (zh) 湿蚀刻的方法和使用其制造半导体装置的方法
US8021945B2 (en) Bottle-shaped trench capacitor with enhanced capacitance
TW574754B (en) Semiconductor integrated circuit device and method of manufacturing the same
TWI258204B (en) Method for fabricating deep trench capacitor
TW200901378A (en) Recess channel MOS transistor device and fabricating method thereof
US20020022316A1 (en) Method for fabricating capacitor electrodes
JPH10275902A (ja) 半導体素子の電荷貯蔵電極形成方法及びフラッシュメモリ素子の電極形成方法
US6670235B1 (en) Process flow for two-step collar in DRAM preparation
US6916704B2 (en) Multiple deposition of metal layers for the fabrication of an upper capacitor electrode of a trench capacitor
TW200933710A (en) Method for preparing doped polysilicon conductors and method for preparing trench capacitor structures using the same
JP2820065B2 (ja) 半導体装置の製造方法
TWI227541B (en) Method for removal of hemispherical grained silicon in deep trench

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees