KR20110121346A - 반도체장치의 수직셀의 접합 형성 방법 - Google Patents

반도체장치의 수직셀의 접합 형성 방법 Download PDF

Info

Publication number
KR20110121346A
KR20110121346A KR1020100040901A KR20100040901A KR20110121346A KR 20110121346 A KR20110121346 A KR 20110121346A KR 1020100040901 A KR1020100040901 A KR 1020100040901A KR 20100040901 A KR20100040901 A KR 20100040901A KR 20110121346 A KR20110121346 A KR 20110121346A
Authority
KR
South Korea
Prior art keywords
film
forming
doped
junction
layer
Prior art date
Application number
KR1020100040901A
Other languages
English (en)
Other versions
KR101116357B1 (ko
Inventor
이보미
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020100040901A priority Critical patent/KR101116357B1/ko
Priority to US13/025,586 priority patent/US8211769B2/en
Publication of KR20110121346A publication Critical patent/KR20110121346A/ko
Application granted granted Critical
Publication of KR101116357B1 publication Critical patent/KR101116357B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • H01L21/28531—Making of side-wall contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 필라형 활성영역의 측벽 일부에 형성되는 접합의 도핑농도를 용이하게 제어할 수 있고, 접합의 깊이를 얕게 형성할 수 있고, 필라형 활성영역의 측벽 일부에 형성되는 접합 이외 영역으로 도펀트가 불필요하게 확산하는 것을 방지할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 본 발명의 반도체장치 제조 방법은 기판을 식각하여 트렌치에 의해 분리되는 활성영역을 형성하는 단계; 상기 활성영역의 측벽 일부를 노출시키는 오프닝을 갖는 절연막을 형성하는 단계; 상기 오프닝을 매립하는 언도우프드막을 형성하는 단계; 상기 언도우프드막을 포함한 전면에 확산제어막을 형성하는 단계; 및 상기 노출된 측벽 일부에 접합을 형성하는 단계를 포함하며, 상술한 본 발명은 오프닝이 형성된 절연막의 오프닝을 매립하는 언도우프드막을 형성하므로써 후속 확산제어막의 단차피복성을 향상시킬 수 있는 효과가 있다. 또한, 본 발명은 확산제어막을 적용하므로써 접합의 깊이를 얕게 제어할 수 있다.

Description

반도체장치의 수직셀의 접합 형성 방법{METHOD FOR FORMING JUNCTION OF VERTICAL CELL IN SEMICONDUCTOR DEVICE}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 반도체장치의 수직셀의 접합 형성 방법에 관한 것이다.
반도체장치(Semiconductor device) 제조 공정시 특정 영역을 도핑(Doping)시켜 접합(Junction)을 형성하는 방법으로는 이온빔 이온주입(Ion beam Implant) 방식이 주로 사용된다. 이온빔 이온주입은 빔라인 이온주입(Beam line implant)이라고도 일컫는다.
하지만, 최근에 반도체장치가 고집적화됨에 따라 보다 복잡한 4F2 구조의 수직셀(Vertical cell)을 형성해야 하므로, 이온빔 이온주입 방식을 이용하여 도핑하는데는 한계가 있다. 수직셀은 측벽을 갖는 필라형 활성영역을 포함한다. 필라형 활성영역은 '활성필라(Active pillar)'라고 일컬으며, 이를 이용하여 3차원 수직셀(Vertical Cell)을 제조한다.
일예로, 이온빔 이온주입 방식을 이용하여 필라형 활성영역의 특정영역에 선택적으로 도핑시키기 위해서는 일정 각도를 주어 진행할 수 밖에 없다. 이를 틸트 이온주입(Tilt implant)이라 한다.
도 1은 종래기술에 따른 반도체장치의 접합 형성 방법을 설명하기 위한 도면이다.
도 1을 참조하면, 하드마스크막(14)을 식각장벽으로 기판(11)을 식각하여 트렌치(12)에 의해 분리되는 필라형의 활성영역(13)을 형성한다.
활성영역(13)의 어느 하나의 측벽일부를 노출시키는 오프닝을 갖는 절연막(15)을 형성한다.
오프닝에 의해 노출된 측벽일부를 도핑시켜 접합(17)을 형성하기 위해서는, 활성영역(13) 사이의 간격이 좁고, 활성영역(13)이 일정 높이를 갖고 형성되므로, 도핑 진행시 틸트 이온주입(16)을 적용한다.
틸트 이온주입(16)은 틸트 각도(Tilt angle)가 필요하다. 따라서, 틸트 이온주입(16) 진행시 새도우효과(Shadow effect, 16A)에 의해 원하는 위치에 도핑을 진행하지 못하는 문제가 있다. 즉, 틸트 이온주입(16)을 진행할 때 인접하는 활성영역(13)에 의한 새도우효과에 의해 원하는 위치에 도핑을 진행할 수 없다.
또한, 틸트이온주입(16)을 이용하더라도 활성영역(13)의 높이가 높고 활성영역(13) 사이의 간격이 좁기 때문에 요구되는 수준의 도핑농도(Doping concentration) 및 도핑깊이(Doping depth)를 갖는 접합(17)을 용이하게 형성하기가 어렵다.
본 발명은 필라형 활성영역의 측벽 일부에 형성되는 접합의 도핑농도를 용이하게 제어할 수 있고, 접합의 깊이를 얕게 형성할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 필라형 활성영역의 측벽 일부에 형성되는 접합 이외 영역으로 도펀트가 불필요하게 확산하는 것을 방지할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 기판을 식각하여 트렌치에 의해 분리되는 활성영역을 형성하는 단계; 상기 활성영역의 측벽 일부를 노출시키는 오프닝을 갖는 절연막을 형성하는 단계; 상기 오프닝을 매립하는 언도우프드막을 형성하는 단계; 상기 언도우프드막을 포함한 전면에 확산제어막을 형성하는 단계; 및 상기 노출된 측벽 일부에 접합을 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 언도우프드막을 형성하는 단계는, 상기 절연막을 포함한 상기 트렌치를 갭필하는 언도우프드폴리실리콘을 형성하는 단계; 및 상기 언도우프드폴리실리콘을 평탄화 및 에치백하는 단계를 포함하는 것을 특징으로 한다. 상기 언도우프드막을 형성하는 단계는 상기 절연막을 포함한 상기 트렌치를 갭필하는 언도우프드폴리실리콘을 형성하는 단계; 및 상기 언도우프드폴리실리콘을 평탄화 및 에치백하는 단계를 포함하는 것을 특징으로 한다. 상기 접합을 형성하는 단계는 상기 트렌치를 갭필하는 도우프드막을 형성하는 단계; 및 어닐을 실시하는 단계를 포함하는 것을 특징으로 한다. 상기 확산제어막은 금속막을 포함하는 것을 특징으로 한다.
상술한 본 발명은 오프닝이 형성된 절연막의 오프닝을 매립하는 언도우프드막을 형성하므로써 후속 확산제어막의 단차피복성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 확산제어막을 적용하므로써 접합의 깊이를 얕게 제어할 수 있다.
결국, 본 발명은 3차원 수직셀 형성시 접합의 깊이 및 도즈를 용이하게 제어할 수 있으므로, 신뢰성 있는 수직셀을 제조할 수 있다.
도 1은 종래기술에 따른 반도체장치의 접합 형성 방법을 설명하기 위한 도면.
도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 반도체장치 제조 방법을 도시한 도면.
도 3a 내지 도 3g는 본 발명의 제2실시예에 따른 반도체장치 제조 방법을 도시한 도면.
도 4a 내지 도 4k는 제1실시예 및 제2실시예에 따른 오프닝의 형성 방법을 도시한 도면.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 기판(201) 상에 트렌치(202)에 의해 분리된 복수의 활성영역(203)을 형성한다. 기판(201)은 실리콘기판을 포함한다. 활성영역(203)은 기판(201)을 식각하므로써 형성된다. 기판(201)이 실리콘기판을 포함하므로, 활성영역(203)은 실리콘을 포함한다. 활성영역(203)은 기판(201)의 표면으로부터 수직방향으로 연장된다. 활성영역(203)은 필라(pillar)를 포함한다. 잘 알려진 바와 같이, 활성영역(203)은 트랜지스터의 채널영역, 소스영역 및 드레인영역이 형성되는 영역이다. 소스영역 및 드레인영역은 접합이라고도 한다. 활성영역(203)은 복수개의 측벽을 갖는다. 적어도 2개의 측벽을 갖는다. 활성영역(203)은 필라형 활성영역을 포함한다. 필라형 활성영역은 '활성필라'라고 일컫는다.
활성영역(203)의 상부에는 하드마스크막(204)이 형성되어 있다. 하드마스크막(204)은 활성영역(203) 형성시 식각 장벽 역할을 한다. 하드마스크막(204)은 산화막(Oxide), 질화막(Nitride)과 같은 절연물질(Dielectric material)을 포함한다. 실시예에서, 질화막이 하드마스크막(204)으로 사용된다. 하드마스크막(204)은 실리콘질화막(Silicon nitride)을 포함한다.
활성영역(203)의 양쪽 측벽, 활성영역(203) 사이의 기판(201) 표면 및 하드마스크막(204)의 표면 상에 절연막이 형성되어 있다. 절연막은 라이너산화막(205)과 라이너질화막(206)을 포함한다. 라이너산화막(205)은 활성영역(203)의 양쪽 측벽 및 기판(201) 표면에 형성된다. 라이너질화막(206)은 라이너산화막(205)의 일부 표면에 형성된다.
절연막 상에 트렌치(202)를 일부 매립하는 희생막(207)이 형성된다. 희생막(207)은 언도우프드 폴리실리콘을 포함한다.
절연막의 일부가 제거되어 오프닝(Opening, 208)이 형성된다. 오프닝(208)은 활성영역(203)의 어느 하나의 측벽 일부를 선택적으로 노출시키는 OSO(One-Side- Opening) 구조이다. 오프닝(208)은 라인 형태의 오프닝(Line type opening)을 포함한다. 오프닝(208)은 비트라인콘택을 포함한다. 오프닝(208)은 절연막 중 라이너산화막(205)이 일부 제거되어 형성되며, 희생막(207)과 라이너산화막(205) 사이에 단차가 발생될 수 있다.
상술한 절연막에 의해 활성영역(203)의 측벽 일부를 노출시키는 오프닝(208)이 제공된다. 오프닝(208)의 형성 방법은 도 4a 내지 도 4k를 참조하기로 한다.
도 2b에 도시된 바와 같이, 확산제어막(Diffusion control layer, 209)을 형성한다. 확산제어막(209)은 금속막을 포함한다. 확산제어막(209)은 티타늄막(Ti) 또는 코발트막(Co)을 포함한다. 확산제어막(209)은 CVD(Chemical Vapor Deposition), PVD(Physical Vapor Deposition), 또는 ALD(Atomic Layer Deposition)를 이용하여 형성한다. 확산제어막(209)은 후속 어닐시 도펀트의 확산을 제어하는 층이며, 아울러 오믹콘택을 형성하기 위한 층으로 사용된다. 확산제어막(209)은 10∼100Å의 두께로 형성한다. 다른 실시예에서, 확산제어막(209)을 형성한 후에는 오믹콘택을 위한 실리사이드를 형성할 수 있다.
도 2c에 도시된 바와 같이, 확산제어막(209) 상에 트렌치를 갭필하는 도우프드막(Doped layer, 210)을 형성한다. 이때, 도우프드막(210)은 접합을 형성하기 위한 도펀트가 도핑되어 있다. 예를 들어, 도우프드막(210)은 도우프드폴리실리콘막(Doped polysilicon)을 포함한다. 도우프드폴리실리콘막은 단차피복성이 우수하여 확산제어막(209)이 형성되어 있는 트렌치(202)를 보이드 없이 갭필(Void free gapfill)이 가능하며, 이에 따라 후속 접합의 도즈 균일도가 좋다. 도우프드막(210)에 도핑되어 있는 도펀트는 인(Ph) 등의 N형 불순물을 포함할 수 있다. 도우프드막(210)은 화학기상증착법(Chemical Vapor Deposition; CVD)을 이용하여 500∼5000Å의 두께로 형성할 수 있다. 도우프드막(210)에 도핑된 도펀트는 1×1015 ∼1×1017atoms/cm2의 도즈를 포함한다.
도우프드막(210)은 평탄화가 수행된다. 이에 따라, 도우프드막(210)은 트렌치(202)를 갭필하는 형태가 된다.
이어서, 어닐(Anneal, 211)을 실시한다. 이때, 도우프드막(210)에 도핑되어 있는 도펀트가 오프닝(도 2a의 '208')에 의해 노출되어 있는 활성영역(203)의 어느 하나의 측벽 내로 확산하여 접합(212)이 형성된다. 도오프드막(210)에 도핑된 도펀트가 N형 불순물인 경우, 접합(212)은 N형 접합(N type junction)이 된다.
바람직하게, 어닐(211)은 퍼니스어닐(Furnace anneal) 또는 급속열어닐(Rapid Thermal Anneal) 방식 중 어느 한 방식을 적용하거나 두 방식을 함께 적용한다. 어닐 온도는 600∼1000℃로 한다. 접합(212)은 적어도 1×1020atoms/cm3 이상의 도핑농도(Doping concentration)를 갖는다.
이와 같이, 도우프드막(210) 형성 및 어닐(211)을 통한 열확산(Thermal diffusion)에 의해 접합(212)을 형성하므로써 접합(212)의 깊이를 얕게 제어할 수 있고, 또한, 도펀트의 농도 조절이 용이하다. 어닐(211) 공정시에 확산제어막(209)에 의해 트렌치(202)의 바닥 및 접합(212) 이외 영역으로 도펀트가 확산하는 것을 방지한다.
도 2d에 도시된 바와 같이, 도우프드막(210)을 제거한다. 이때, 도우프드막(210)은 습식 또는 건식식각으로 제거할 수 있다. 도우프드막(210)이 도우프드폴리실리콘막인 경우, 건식식각은 HBr, Cl2 계열의 화합물을 이용하며, 추가로 O2, N2, He, Ar 등을 첨가하여 프로파일을 수직하게 얻는다. 습식식각을 이용하는 경우는 질화막 및 산화막과 고선택비를 이용하는 세정액을 이용한다.
이어서, 비트라인도전막(213)을 형성한다. 이때, 비트라인도전막(213)은 활성영역(203) 사이를 갭필하도록 전면에 형성한다. 비트라인도전막(213)은 티타늄질화막(TiN), 텅스텐막(W) 등의 금속막을 포함한다. 예를 들어, 비트라인도전막(213)은 티타늄질화막과 텅스텐막을 적층(TiN/W)하여 형성할 수 있다. 비트라인도전막(213)이 금속막인 경우 실리콘 재질인 접합(212)과 금속막간에 오믹콘택(Ohmic contact)이 필요하다. 오믹콘택(도시 생략)은 확산제어막(209)에 대해 일련의 과정을 진행하여 형성한다. 오믹콘택은 티타늄실리사이드와 같은 금속실리사이드를 포함한다. 오믹콘택을 형성하기 위해 확산제어막(209)은 티타늄막을 포함하며, 바람직하게는 티타늄막과 티타늄질화막을 적층한다. 이후, 열처리를 실시하여 티타늄실리사이드를 형성한다. 확산제어막(209)으로 사용되는 티타늄막은 화학기상증착법(CVD)을 이용하여 10∼200Å 두께로 형성한다. 티타늄질화막은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 10∼200Å 두께로 형성한다.
도 2e에 도시된 바와 같이, 접합(212)에 접하는 높이까지 비트라인도전막(213)과 확산제어막(209)을 제거한다. 이에 따라, 접합(212)과 전기적으로 연결되는 매립비트라인이 형성된다. 여기서, 매립비트라인은 확산제어막패턴(209A)과 비트라인도전막패턴(213A)을 포함한다.
도 3a 내지 도 3g는 본 발명의 제2실시예에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 3a에 도시된 바와 같이, 기판(301) 상에 트렌치(302)에 의해 분리된 복수의 활성영역(303)을 형성한다. 기판(301)은 실리콘기판을 포함한다. 활성영역(303)은 기판(301)을 식각하므로써 형성된다. 기판(301)이 실리콘기판을 포함하므로, 활성영역(303)은 실리콘을 포함한다. 활성영역(303)은 기판(301)의 표면으로부터 수직방향으로 연장된다. 활성영역(303)은 필라(pillar)를 포함한다. 잘 알려진 바와 같이, 활성영역(303)은 트랜지스터의 채널영역, 소스영역 및 드레인영역이 형성되는 영역이다. 소스영역 및 드레인영역은 접합이라고도 한다. 활성영역(303)은 복수개의 측벽을 갖는다. 적어도 2개의 측벽을 갖는다. 활성영역(303)은 필라형 활성영역을 포함한다. 필라형 활성영역은 '활성필라'라고 일컫는다.
활성영역(303)의 상부에는 하드마스크막(304)이 형성되어 있다. 하드마스크막(304)은 활성영역(303) 형성시 식각 장벽 역할을 한다. 하드마스크막(304)은 산화막(Oxide), 질화막(Nitride)과 같은 절연물질(Dielectric material)을 포함한다. 실시예에서, 질화막이 하드마스크막(304)으로 사용된다. 하드마스크막(304)은 실리콘질화막(Silicon nitride)을 포함한다.
활성영역(303)의 양쪽 측벽, 활성영역(303) 사이의 기판(301) 표면 및 하드마스크막(304)의 표면 상에 절연막이 형성되어 있다. 절연막은 라이너산화막(305)과 라이너질화막(306)을 포함한다. 라이너산화막(305)은 활성영역(303)의 양쪽 측벽 및 기판(301) 표면에 형성된다. 라이너질화막(306)은 라이너산화막(305)의 일부 표면에 형성된다.
절연막 상에 트렌치(302)를 일부 매립하는 희생막(307)이 형성된다. 희생막(307)은 언도우프드 폴리실리콘을 포함한다.
절연막의 일부가 제거되어 오프닝(Opening, 308)이 형성된다. 오프닝(308)은 활성영역(303)의 어느 하나의 측벽 일부를 선택적으로 노출시키는 OSO(One-Side- Opening) 구조이다. 오프닝(308)은 라인 형태의 오프닝(Line type opening)을 포함한다. 오프닝(308)은 비트라인콘택을 포함한다. 오프닝(308)은 절연막 중 라이너산화막(305)이 일부 제거되어 형성되며, 희생막(307)과 라이너산화막(305) 사이에 단차가 발생될 수 있다.
상술한 절연막에 의해 활성영역(303)의 측벽 일부를 노출시키는 오프닝(308)이 제공된다. 오프닝(308)의 형성 방법은 후술하는 도 4a 내지 도 4k를 참조하기로 한다.
도 3b에 도시된 바와 같이, 트렌치를 갭필하는 언도우프드막(Undoped layer, 309)을 형성한다. 이때, 언도우프드막(309)은 언도우프드 폴리실리콘막(Undoped polysilicon)을 포함한다. 언도우프드막(309)은 500∼5000Å의 두께로 형성한다.
언도우프드막(309)은 평탄화가 수행된다. 이에 따라, 언도우프드막(309)은 트렌치(302)를 갭필하는 형태가 된다.
도 3c에 도시된 바와 같이, 언도우프드막(309)을 선택적으로 제거하여 오프닝을 매립시킨다. 이에 따라, 오프닝을 매립하는 언도우프드막(309A)이 형성된다. 언도우프드막(309A)을 오프닝에 매립시키기 위해 에치백을 사용할 수 있다.
이와 같이, 언도우프드막(309A)을 오프닝에 매립하면, 희생막(307)과 라이너산화막(305)간 단차가 제거된다. 이에 따라, 후속 확산제어막의 단차피복성을 향상시킨다.
도 3d에 도시된 바와 같이, 확산제어막(Diffusion control layer, 310)을 형성한다. 확산제어막(310)은 금속막을 포함한다. 확산제어막(310)은 티타늄막(Ti) 또는 코발트막(Co)을 포함한다. 확산제어막(310)은 CVD(Chemical Vapor Deposition), PVD(Physical Vapor Deposition), 또는 ALD(Atomic Layer Deposition)를 이용하여 형성한다. 확산제어막(310)은 후속 어닐시 도펀트의 확산을 제어하는 층이며, 아울러 오믹콘택을 형성하기 위한 층으로 사용된다. 확산제어막(310)은 10∼100Å의 두께로 형성한다. 다른 실시예에서, 확산제어막(310)을 형성한 후에는 오믹콘택을 위한 실리사이드를 형성할 수 있다.
도 3e에 도시된 바와 같이, 확산제어막(310) 상에 트렌치(302)를 갭필하는 도우프드막(311)을 형성한다. 이때, 도우프드막(311)은 접합을 형성하기 위한 도펀트가 도핑되어 있다. 예를 들어, 도우프드막(311)은 도우프드폴리실리콘막(Doped polysilicon)을 포함한다. 도우프드폴리실리콘막은 단차피복성이 우수하여 트렌치(302)를 보이드 없이 갭필(Void free gapfill)이 가능하며, 이에 따라 후속 접합의 도즈 균일도가 좋다. 도우프드막(311)에 도핑되어 있는 도펀트는 인(Ph) 등의 N형 불순물을 포함할 수 있다. 도우프드막(311)은 화학기상증착법(Chemical Vapor Deposition; CVD)을 이용하여 50∼1000Å의 두께로 형성할 수 있다. 도우프드막(311)에 도핑된 도펀트는 1×1015 ∼1×1017atoms/cm2의 도즈를 포함한다.
도우프드막(311)은 평탄화가 수행된다. 이에 따라, 도우프드막(311)은 트렌치(302)를 갭필하는 형태가 된다.
도 3f에 도시된 바와 같이, 어닐(Anneal, 312)을 실시한다. 이때, 도우프드막(311)에 도핑되어 있는 도펀트가 활성영역(303)의 어느 하나의 측벽 내로 확산하여 접합(313)이 형성된다. 도오프드막(311)에 도핑된 도펀트가 N형 불순물인 경우, 접합(313)은 N형 접합(N type junction)이 된다. 바람직하게, 어닐(312)은 퍼니스어닐(Furnace anneal) 또는 급속열어닐(Rapid Thermal Anneal) 방식 중 어느 한 방식을 적용하거나 두 방식을 함께 적용한다. 어닐 온도는 750∼1200℃로 한다. 접합(313)은 적어도 1×1020atoms/cm3 이상의 도핑농도를 갖는다.
이와 같이, 도우프드막(311) 형성 및 어닐(312)을 통한 열확산(Thermal diffusion)에 의해 접합(313)을 형성하므로써 접합(313)의 깊이를 얕게 제어할 수 있고, 또한, 도펀트의 농도 조절이 용이하다. 어닐(312) 공정시에 확산제어막(310)에 의해 트렌치(302)의 바닥 및 접합(313) 이외 영역으로 도펀트가 확산하는 것을 방지한다.
도 3g에 도시된 바와 같이, 도우프드막(311)을 제거한다. 이때, 도우프드막(311)은 습식 또는 건식식각으로 제거할 수 있다. 도우프드막(311)이 도우프드폴리실리콘막인 경우, 건식식각은 HBr, Cl2 계열의 화합물을 이용하며, 추가로 O2, N2, He, Ar 등을 첨가하여 프로파일을 수직하게 얻는다. 습식식각을 이용하는 경우는 질화막 및 산화막과 고선택비를 이용하는 세정액을 이용한다.
이어서, 접합(313)과 전기적으로 연결되는 매립비트라인을 형성한다. 여기서, 매립비트라인은 확산제어막패턴(310A)과 비트라인도전막(314)을 포함한다.
매립비트라인을 형성하는 방법은 다음과 같다. 먼저, 도우프드막(311)을 제거한 후에 비트라인도전막(314)을 형성한다. 이때, 비트라인도전막(314)은 활성영역(303) 사이를 갭필하도록 전면에 형성한다. 비트라인도전막(314)은 티타늄질화막(TiN), 텅스텐막(W) 등의 금속막을 포함한다. 예를 들어, 비트라인도전막(314)은 티타늄질화막과 텅스텐막을 적층(TiN/W)하여 형성할 수 있다. 비트라인도전막(314)이 금속막인 경우 실리콘 재질인 접합(212)과 금속막간에 오믹콘택(Ohmic contact)이 필요하다. 오믹콘택(도시 생략)은 확산제어막(310)에 대해 일련의 과정을 진행하여 형성한다. 오믹콘택은 티타늄실리사이드와 같은 금속실리사이드를 포함한다. 오믹콘택을 형성하기 위해 확산제어막(310)은 티타늄막을 포함하며, 바람직하게는 티타늄막과 티타늄질화막을 적층한다. 이후, 열처리를 실시하여 티타늄실리사이드를 형성한다. 확산제어막(310)으로 사용되는 티타늄막은 화학기상증착법(CVD)을 이용하여 10∼200Å 두께로 형성한다. 티타늄질화막은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 10∼200Å 두께로 형성한다. 다음으로, 접합(313)에 접하는 높이까지 비트라인도전막(313)과 확산제어막(310)을 제거한다. 이에 따라, 접합(313)과 전기적으로 연결되는 매립비트라인이 형성된다. 매립비트라인은 확산제어막패턴(310A)과 비트라인도전막(314)으로 이루어진다.
도 4a 내지 도 4k는 제1실시예 및 제2실시예에 따른 오프닝의 형성 방법을 도시한 도면이다.
도 4a에 도시된 바와 같이, 기판(21) 상에 하드마스크막(22)을 형성한다. 기판(21)은 실리콘기판을 포함한다. 하드마스크막(22)은 질화막을 포함한다. 또한, 하드마스크막(22)은 산화막과 질화막을 포함하는 다층 구조일 수 있다. 예를 들어, 하드마스크막(22)은 하드마스크질화막(HM Nitride)과 하드마스크산화막(HM Oxide)의 순서로 적층될 수 있다. 또한, 하드마스크막(22)은 하드마스크질화막, 하드마스크산화막, 하드마스크실리콘산화질화막(HM SiON) 및 하드마스크카본막(HM Carbon)의 순서로 적층될 수도 있다. 하드마스크질화막을 포함하는 경우에는 기판(21)과 하드마스크막(22) 사이에 패드산화막(Pad oixde)이 더 형성될 수 있다. 하드마스크막(22)은 미도시된 감광막패턴을 이용하여 형성된다.
도 4b에 도시된 바와 같이, 하드마스크막(22)을 식각장벽으로 하여 트렌치 식각 공정(Trench etch process)을 진행한다. 예컨대, 하드마스크막(22)을 식각장벽으로 기판(21)을 일정 깊이 식각하여 활성영역(23)을 형성한다. 활성영역(23)은 트렌치(24)에 의해 서로 분리된다. 활성영역(23)은 트랜지스터가 형성되는 활성영역을 포함한다. 활성영역(23)는 2개의 측벽(Both Sidewall)을 갖는다. 트렌치 식각 공정은 비등방성식각(Anisotropic etch)을 포함한다. 기판(21)이 실리콘기판인 경우, 비등방성식각은 Cl2 또는 HBr 가스를 단독으로 사용하거나, 또는 이들 가스를 혼합하여 사용하는 플라즈마 건식식각(Plasma dry etch)을 포함할 수 있다. 상술한 트렌치(24)에 의해 복수의 활성영역(23)이 기판(21) 상에 형성된다. 활성영역(23)은 라인형 필라를 포함하며, 특히 라인형의 활성필라를 포함한다. 활성필라는 필라형 활성영역을 일컫는다.
절연막으로서 라이너산화막(25)을 형성한다. 라이너산화막(25)은 실리콘산화막 등의 산화막을 포함한다.
라이너산화막(25) 상에 활성영역(23) 사이의 트렌치(24)를 갭필하는 제1갭필막(26)을 형성한다. 제1갭필막(26)은 언도우프드 폴리실리콘(Undoped polysilicon) 또는 비정질실리콘(Amorphous silicon)을 포함한다.
도 4c에 도시된 바와 같이, 하드마스크막(22)의 표면이 드러날때까지 제1갭필막(26)을 평탄화한다. 제1갭필막(26)의 평탄화는 화학적기계적연마(Chmiecal Mechanical Polishing; CMP) 공정을 포함한다. 연속하여 에치백 공정(Etch-back process)을 진행한다. 이와 같은 에치백 공정 후에 제1갭필막패턴(26A)은 제1리세스(R1)를 제공한다. 화학적기계적연마 공정시 하드마스크막(22) 상의 라이너산화막(25)이 연마될 수 있다. 이에 따라, 하드마스크막(22)과 트렌치(24)의 양쪽 측벽을 덮는 라이너산화막패턴(25A)이 형성된다. 라이너막산화막패턴(25A)은 트렌치(24)의 바닥도 덮는다. 그리고, 에치백 공정시에 활성영역(23)의 측벽에서 라이너산화막패턴(25A)은 슬리밍(slimming)될 수 있다.
도 4d에 도시된 바와 같이, 제1갭필막패턴(26A)을 포함한 전면에 절연막으로서 라이너질화막(27)을 형성한다. 라이너질화막(27)은 실리콘질화막 등의 질화막을 포함한다.
도 4e는 라이너질화막(27)을 식각한다. 이에 따라 라이너질화막패턴(27A)이 형성된다. 계속해서 라이너질화막패턴(27A)을 식각장벽으로 하여 제1갭필막패턴(26A)을 일정 깊이 리세스시킨다. 이에 따라, 제2리세스(R2)가 형성된다. 제2리세스(R2)가 형성된 제1갭필막패턴은 도면부호 26B가 된다.
도 4f에 도시된 바와 같이, 제2리세스(R2)를 포함한 전면에 컨포멀하게 금속질화막을 형성한다. 이후, 스페이서식각을 실시하여 스페이서(28)를 형성한다. 스페이서(28)는 활성영역(23)의 양쪽 측벽에 형성된다. 스페이서(28)는 티타늄질화막(TiN)을 포함한다.
스페이서(28)가 형성된 제2리세스(R2)를 갭필하는 제2갭필막(29)을 형성한다. 제2갭필막(29)은 산화막을 포함한다. 제2갭필막(29)은 스핀온절연막(Spin On Dielectric; SOD)을 포함한다.
도 4g에 도시된 바와 같이, 제2갭필막(29)을 평탄화한 후 에치백한다. 이에 따라, 리세스된 제2갭필막패턴(29A)이 형성된다.
제2갭필막패턴(29A)을 포함한 전면에 식각장벽막(30)을 형성한다. 식각장벽막(30)은 언도우프드 폴리실리콘을 포함한다.
도 4h에 도시된 바와 같이, 틸트이온주입(31)을 진행한다.
틸트이온주입(31)은 일정 각도로 틸트를 주어 도펀트(Dopnat)를 이온주입한다. 식각장벽막(30) 중에서 일부에 도펀트가 주입된다.
틸트이온주입(31) 공정은 소정 각도를 갖고 진행된다. 소정각도는 약 5∼30°를 포함한다. 이온빔(Ion beam)은 하드마스크막(22)에 의해 일부가 새도우(Shadow)된다. 따라서, 식각장벽막(30)의 일부는 도핑되지만 나머지는 언도우프드로 잔류한다. 예를 들어, 이온주입되는 도펀트는 P형 도펀트, 바람직하게 보론(Boron)이며, 보론을 이온주입하기 위해 도펀트소스는 BF2를 사용한다. 그 결과, 식각장벽막(30)의 일부는 언도우프드로 잔류하는데, 이 부분은 하드마스크막(22)의 왼쪽에 인접하는 부분이다.
이와 같은 도펀트의 틸트이온주입(31)에 의해 식각장벽막 중 하드마스크막(22)의 상부면에 형성된 부분과 하드마스크막(22)의 오른쪽에 인접하는 일부는 도펀트가 도핑된 도우프드 식각장벽막(Doped etch barrier, 30A)이 된다. 도펀트가 주입되지 않은 식각장벽막은 언도우프드 식각장벽막(30B)이 된다.
도 4i에 도시된 바와 같이, 언도우프드 식각장벽막(30B)을 제거한다. 여기서, 식각장벽막으로 사용된 폴리실리콘은 도펀트의 도핑 유무에 따라 식각속도의 차이가 발생한다. 특히, 도펀트가 주입되지 않은 언도우프드 폴리실리콘은 습식식각속도가 빠르다. 따라서, 언도우프드 폴리실리콘만을 습식식각할 수 있는 선택비가 높은 케미컬을 이용하여 언도우프드 폴리실리콘을 선택적으로 제거한다. 언도우프드 식각장벽막(30B)은 습식식각(Wet etching) 또는 습식세정(Wet cleaning)을 이용하여 제거한다.
위와 같이 언도우프드 식각장벽막(30B)을 제거하면, 도우프드 식각장벽막(30A)만 잔류한다.
도 4j에 도시된 바와 같이, 스페이서(28) 중 어느 하나를 제거한다. 이에 따라, 제1갭(32)이 형성된다. 스페이서(28)는 습식식각을 이용하여 제거한다. 이에 따라, 하나의 스페이서(28A)가 잔류한다.
도 4k에 도시된 바와 같이, 도우프드 식각장벽막(30A)을 제거한 다음, 활성영역(23)의 측벽 일부를 노출시키기 위해 세정 공정(Cleaning process)을 진행한다.
세정 공정은 습식세정(Wet cleaning)을 포함한다. 습식세정은 불산(HF), BOE(Buffered Oxide Etchant) 등을 이용한다. 습식세정을 이용하면, 라이너산화막패턴(25A)의 일부가 제거되어 오프닝(33)이 형성된다. 라이너산화막패턴(25A)과 동일하게 제2갭필막패턴(29A)도 제거된다.
상술한 바와 같이, 하드마스크막(22), 라이너산화막패턴(25A), 라이너질화막패턴(27A)을 통틀어 '절연막'이라 약칭한다. 따라서, 절연막은 활성영역(23)의 어느 하나의 측벽 일부를 노출시키는 오프닝(33)을 제공한다.
이어서, 스페이서(28A)를 제거한다.
오프닝(33)은 제1실시예의 오프닝(208) 및 제2실시예의 오프닝(308)에 대응한다. 아울러, 라이너산화막패턴(25A)은 제1실시예의 라이너산화막(205)과 제2실시예의 라이너산화막(305)에 대응한다. 라이너질화막패턴(27A)은 제1실시예의 라이너질화막(206)과 제2실시예의 라이너질화막(306)에 대응한다. 활성영역(23)은 제1실시예의 활성영역(203)과 제2실시예의 활성영역(303)에 대응한다.
상술한 제2실시예는 희생막(307)에 의한 단차를 제거하도록 언도우프드막을 오프닝에 매립하므로써, 제1실시예보다 후속 접합 형성을 위한 어닐시 접합의 깊이를 얕고 균일하게 제어할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
301 : 기판 302 : 트렌치
303 : 활성영역 304 : 하드마스크막
305 : 라이너산화막 306 : 라이너질화막
307 : 희생막 309A : 언도우프드막
310 : 확산제어막 313 : 접합

Claims (10)

  1. 기판을 식각하여 트렌치에 의해 분리되는 활성영역을 형성하는 단계;
    상기 활성영역의 측벽 일부를 노출시키는 오프닝을 갖는 절연막을 형성하는 단계;
    상기 오프닝을 매립하는 언도우프드막을 형성하는 단계;
    상기 언도우프드막을 포함한 전면에 확산제어막을 형성하는 단계; 및
    상기 노출된 측벽 일부에 접합을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 언도우프드막을 형성하는 단계는,
    상기 절연막을 포함한 상기 트렌치를 갭필하는 언도우프드폴리실리콘을 형성하는 단계; 및
    상기 언도우프드폴리실리콘을 평탄화 및 에치백하는 단계
    를 포함하는 반도체장치 제조 방법.
  3. 제1항에 있어서,
    상기 접합을 형성하는 단계는,
    상기 트렌치를 갭필하는 도우프드막을 형성하는 단계; 및
    어닐을 실시하는 단계
    를 포함하는 반도체장치 제조 방법.
  4. 제3항에 있어서,
    상기 도우프드막은 도우프드 폴리실리콘을 포함하는 반도체장치 제조 방법.
  5. 제4항에 있어서,
    상기 도우프드폴리실리콘은 비소 또는 인이 도핑되어 있는 반도체장치 제조 방법.
  6. 제3항에 있어서,
    상기 어닐은,
    600∼1000℃의 온도에서 실시하는 반도체장치 제조 방법.
  7. 제1항에 있어서,
    상기 확산제어막은,
    금속막을 포함하는 반도체장치 제조 방법.
  8. 제1항에 있어서,
    상기 확산제어막은,
    티타늄막 또는 코발트막을 포함하는 반도체장치 제조 방법.
  9. 제1항에 있어서,
    상기 확산제어막은,
    10∼100Å 두께로 형성하는 반도체장치 제조 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 접합을 형성하는 단계 이후에,
    상기 접합과 접속되며 상기 트렌치를 일부 매립하는 비트라인을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
KR1020100040901A 2010-04-30 2010-04-30 반도체장치의 수직셀의 접합 형성 방법 KR101116357B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100040901A KR101116357B1 (ko) 2010-04-30 2010-04-30 반도체장치의 수직셀의 접합 형성 방법
US13/025,586 US8211769B2 (en) 2010-04-30 2011-02-11 Method for forming junctions of vertical cells in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100040901A KR101116357B1 (ko) 2010-04-30 2010-04-30 반도체장치의 수직셀의 접합 형성 방법

Publications (2)

Publication Number Publication Date
KR20110121346A true KR20110121346A (ko) 2011-11-07
KR101116357B1 KR101116357B1 (ko) 2012-03-09

Family

ID=44858552

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100040901A KR101116357B1 (ko) 2010-04-30 2010-04-30 반도체장치의 수직셀의 접합 형성 방법

Country Status (2)

Country Link
US (1) US8211769B2 (ko)
KR (1) KR101116357B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130126027A (ko) * 2012-05-10 2013-11-20 삼성전자주식회사 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법
KR20160093412A (ko) 2015-01-29 2016-08-08 최경용 휴대용 빗
KR20170086907A (ko) * 2016-01-19 2017-07-27 한국전자통신연구원 반도체 소자의 선택적 도핑 방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101077445B1 (ko) * 2009-05-28 2011-10-26 주식회사 하이닉스반도체 수직 채널 트랜지스터를 갖는 반도체 소자 및 그 제조 방법
JP2011077185A (ja) * 2009-09-29 2011-04-14 Elpida Memory Inc 半導体装置の製造方法、半導体装置及びデータ処理システム
KR20120097663A (ko) * 2011-02-25 2012-09-05 에스케이하이닉스 주식회사 반도체 장치의 매립 비트라인 제조 방법
US8890262B2 (en) * 2012-11-29 2014-11-18 Globalfoundries Inc. Semiconductor device having a metal gate recess
KR102110464B1 (ko) * 2013-11-25 2020-05-13 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
CN114566467B (zh) * 2022-04-29 2022-07-22 长鑫存储技术有限公司 半导体器件的形成方法及半导体器件

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100244271B1 (ko) 1997-05-06 2000-02-01 김영환 반도체소자 구조 및 제조방법
KR20020010790A (ko) 2000-07-31 2002-02-06 박종섭 메탈콘택의 형성 방법
US6703274B1 (en) * 2003-01-03 2004-03-09 International Business Machines Corporation Buried strap with limited outdiffusion and vertical transistor DRAM
US7223669B2 (en) * 2004-06-16 2007-05-29 International Business Machines Corporation Structure and method for collar self-aligned to buried plate
DE102004057181A1 (de) 2004-11-26 2006-06-01 Infineon Technologies Ag Verfahren zum Herstellen eines vergrabenen leitenden Anschlusses an einen Grabenkondensator und einer Speicherzelle mit einem solchen Anschluss

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130126027A (ko) * 2012-05-10 2013-11-20 삼성전자주식회사 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법
KR20160093412A (ko) 2015-01-29 2016-08-08 최경용 휴대용 빗
KR20170086907A (ko) * 2016-01-19 2017-07-27 한국전자통신연구원 반도체 소자의 선택적 도핑 방법

Also Published As

Publication number Publication date
US8211769B2 (en) 2012-07-03
US20110269279A1 (en) 2011-11-03
KR101116357B1 (ko) 2012-03-09

Similar Documents

Publication Publication Date Title
KR101116357B1 (ko) 반도체장치의 수직셀의 접합 형성 방법
KR101062889B1 (ko) 측벽접합을 구비한 반도체장치 및 그 제조 방법
KR101096164B1 (ko) 이중 트렌치 공정을 이용한 반도체장치의 측벽콘택 제조 방법
KR101172272B1 (ko) 매립비트라인을 구비한 반도체장치 제조 방법
JP5989985B2 (ja) 埋没ジャンクションを有する垂直型トランジスタ及びその形成方法
TWI553778B (zh) 具有埋入式位元線之半導體裝置
US8884366B2 (en) Semiconductor device with buried bit lines
US20130011987A1 (en) Method for fabricating semiconductor device with vertical gate
KR101096167B1 (ko) 매립워드라인을 구비한 반도체장치 제조 방법
KR20120127009A (ko) 반도체장치 제조 방법
KR20120131048A (ko) 측벽오픈부를 갖는 반도체장치 제조 방법
KR20130094018A (ko) 반도체장치 제조 방법
KR101116356B1 (ko) 플라즈마 도핑 방법 및 그를 이용한 반도체장치 제조 방법
KR101202690B1 (ko) 반도체장치의 측벽콘택 형성 방법
KR101116335B1 (ko) 매립비트라인을 구비한 반도체 장치 및 그 제조 방법
US20120135605A1 (en) Method for forming side-contact region in semiconductor device
KR20130023767A (ko) 싱글사이드콘택을 이용한 반도체장치 제조 방법
KR101127228B1 (ko) 반도체장치의 수직셀의 접합 형성 방법
KR101149054B1 (ko) 측벽접합을 구비한 반도체장치 제조 방법
KR101152398B1 (ko) 금속실리사이드 형성 방법 및 그를 이용한 반도체장치 제조 방법
KR20120064903A (ko) 측벽콘택을 구비한 반도체장치 제조 방법
KR20120059003A (ko) 측벽콘택을 구비한 반도체장치 제조 방법
KR20130022881A (ko) 싱글사이드콘택을 이용한 반도체장치 제조 방법
KR20130022337A (ko) 싱글사이드콘택을 이용한 반도체장치 제조 방법
KR20110043227A (ko) 반도체장치의 접합 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150121

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160121

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170124

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180122

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20200129

Year of fee payment: 9