JP2004006826A - 半導体デバイス - Google Patents

半導体デバイス Download PDF

Info

Publication number
JP2004006826A
JP2004006826A JP2003115193A JP2003115193A JP2004006826A JP 2004006826 A JP2004006826 A JP 2004006826A JP 2003115193 A JP2003115193 A JP 2003115193A JP 2003115193 A JP2003115193 A JP 2003115193A JP 2004006826 A JP2004006826 A JP 2004006826A
Authority
JP
Japan
Prior art keywords
substrate
layer
semiconductor
oxide layer
doped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003115193A
Other languages
English (en)
Inventor
John Stephen Massa
ジョン・スティーヴン・マッサ
Adrian John Taylor
エイドリアン・ジョン・テイラー
Rodney Hollands Moss
ロドニー・ホランズ・モス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Agilent Technologies Inc
Original Assignee
Agilent Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Agilent Technologies Inc filed Critical Agilent Technologies Inc
Publication of JP2004006826A publication Critical patent/JP2004006826A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02241—III-V semiconductor
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y20/00—Nanooptics, e.g. quantum optics or photonic crystals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/0206—Substrates, e.g. growth, shape, material, removal or bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
    • H01S5/227—Buried mesa structure ; Striped active layer
    • H01S5/2275—Buried mesa structure ; Striped active layer mesa created by etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S2301/00—Functional characteristics
    • H01S2301/17—Semiconductor lasers comprising special layers
    • H01S2301/173—The laser chip comprising special buffer layers, e.g. dislocation prevention or reduction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/34—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers
    • H01S5/3413—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers comprising partially disordered wells or barriers
    • H01S5/3414—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers comprising partially disordered wells or barriers by vacancy induced interdiffusion

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Geometry (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biophysics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Lasers (AREA)

Abstract

【課題】成長温度に加熱されたときに、ＩｎＰ基板中のＰ原子が格子サイトから放出され、基板上に形成されたエピタキシャル層に入る有害な効果を減少させる。
【解決手段】ＩＩＩ−Ｖ族半導体材料からなる基板２７と、基板の表面に永続的に形成された高密度のドーパント材料からなる酸化物層９０と、酸化物層上に形成された複数のエピタキシャル半導体層とから構成される。その際、酸化物層が、基板から複数のエピタキシャル半導体層内への拡散を防止する。
【選択図】図４

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスの製造に利用される基板、およびこの基板の処理に使用される方法の分野に関する。
【０００２】
【従来の技術】
遠隔通信装置、特に光通信ネットワークのための装置は、インジウム、りん、ガリウム、ひ素等ＩＩＩ−Ｖ族半導体材料を用いることによりかなり性能が向上した。ＩＩＩ−Ｖ族デバイスに基づくデバイスおよびシステムの性能が上がるにつれ、デバイスの動作に干渉する新しいメカニズムがでてくる。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、インジウムりん（ＩｎＰ）デバイス内のこうしたメカニズムによる有害な効果を減少することにある。
【０００４】
【課題を解決するための手段】
本発明の第１の態様によれば、ＩＩＩ−Ｖ族半導体材料からなる基板を含み、前記基板の表面に永続的に形成された酸化物層を含み、前記酸化物層が、高密度のドーパント材料を有し、かつ前記酸化物層上に形成された複数のエピタキシャル半導体層を含み、その際、前記酸化物層が、前記基板から前記複数のエピタキシャル半導体層内への拡散を防止する、半導体デバイスが提供される。
【０００５】
前記ＩＩＩ−Ｖ族半導体材料はインジウムりんであることができ、かつドーピングすることができる。前記ＩＩＩ−Ｖ族半導体材料はｎ型ドーパントによってドーピングされることができる。前記酸化物層にドーピングされるドーパント材料はシリコンであることができる。
【０００６】
前記複数のエピタキシャル半導体層は、前記基板上に形成された第１のクラッド層、前記第１のクラッド層上に形成された活性領域、および前記活性領域上に形成された第２のクラッド層を含むことができる。
【０００７】
本発明の第２の態様によれば、基板の表面にあらかじめ形成される第１の酸化物層を取り除くためにＩＩＩ−Ｖ族半導体材料の層を含む基板を加熱し、前記半導体基板の前記取り除かれた表面にドーパント材料を堆積し、高密度の前記ドーパント材料を含む別の酸化物層を形成するために前記半導体基板を酸化し、かつ前記基板上に半導体材料の複数のエピタキシャル層を堆積するステップを含む、半導体デバイスの製造方法が提供される。
【０００８】
前記方法は、前記基板上に第１のクラッド層を堆積し、前記第１のクラッド層上に活性領域を堆積し、かつ前記活性領域上に第２のクラッド層を堆積するステップをさらに含むことができる。
【０００９】
前記方法は、メサを形成するために半導体層の前記複数のエピタキシャル層の１つまたは複数をエッチングする追加的なステップを含むことができる。さらに前記方法は、メサの側面に半導体材料の１つまたは複数のブロック層を堆積するステップを含むことができる。
【００１０】
前記ドーパント材料は、前記半導体基板の前記表面に選択的に堆積されることができる。その代わりに、高密度のドーパント材料を含む前記酸化物層は、前記半導体基板の前記表面から選択的にエッチングされることができる。前記ドーパント材料はシリコンであることができ、かつこれは、前記半導体基板上にガスを流すことによって堆積されることができる。前記半導体基板は、酸化剤に対して前記半導体基板をさらすことによって酸化されることができる。
【００１１】
前記方法は、メサのそれぞれの側にドーパント材料を堆積し、高密度のドーパント材料を含む酸化物層を形成するために前記メサのそれぞれの側を酸化し、前記酸化物層に半導体材料の１つまたは複数のブロック層を堆積するステップを含むこともできる。
【００１２】
前記方法は、あらかじめ堆積された前記複数のエピタキシャル層および前記一番上のブロック層上に半導体材料の１つまたは複数の別のエピタキシャル層を堆積するステップをさらに含むことができる。
【００１３】
本発明は図の説明と共に以下に詳細に説明される。
【００１４】
【発明の実施の形態】
図１は、周知の半導体構造１０の例を示しており、この構造は、ｎ型のドーパントを有するインジウムりん（ＩｎＰ）基板２０、ｎ型のドーパントを有する第１のＩｎＰクラッド層３０、ドーピングされないインジウムガリウムひ素りん（ＩｎＧａＡｓＰ）活性層４０、およびｐ型のドーパントを有する第２のＩｎＰクラッド層５０を含んでいる。このような構造は、例えば埋設されたヘテロ構造の半導体レーザ等半導体デバイスを製造するために利用することができる。
【００１５】
典型的に構造１０は、上部成長プロセスを行なう前に、メサ（ｍｅｓａ、周囲が急斜面で頂上が平らな形状、図２参照）を形成するためにエッチングされる。メサの「側面」はブロック層で「満たされ」、さらなる層が構造の頂部に堆積される。図３によれば、第１のブロック層６０、６１は、ｐ型のドーパントを含むインジウムりんからなり、これらのブロック層それぞれは、第２のブロック層６５、６６を含み、これらのブロック層は、ｎ型のドーパントを含むインジウムりんからなる。第１のブロック層は、エッチングプロセスを通して露出した第１および第２のクラッド層および活性層の側面に接触するように形成され、かつ第２のクラッド層と同じ高さまで成長する。構造は、ｐ型のドーパントを含むインジウムりんからなる第３のクラッド層７０、およびｐ型のドーパントを含むインジウムガリウムひ素（ＩｎＧａＡｓ）からなる接触層８０の追加によって完成する。
【００１６】
基板が成長温度にまで加熱されたとき、りん原子（またはイオン）は、基板における格子サイトから放出され、エピタキシャル構造のデバイスを通して上方に拡散すると発明者は確信している。りん原子（またはイオン）は、亜鉛ドーピングした層に入ることで亜鉛原子を格子サイトから放出する要因になる（発生メカニズムは完全には理解されていないが）。りん原子（またはイオン）は、ＭＱＷ活性領域に入ると混合を誘起することがあり（これもメカニズムは完全には理解されていない）、したがってレージング波長がシフトする要因になる。さらに、亜鉛原子は、その格子サイトから放出されたとき、可動になりかつ半導体構造を通して移動する。可動の亜鉛原子は、活性領域に入ると波長がシフトする要因になる（おそらくバンドギャップの収縮のため）。さらに構造の第１および第２のクラッド層および活性層内へ亜鉛原子が拡散することで、高い温度でのデバイスの性能の低下、しきい値電流の上昇、レージング波長のシフト、デバイスの信頼性低下等、さらなる問題が起きる。
【００１７】
カドミウムまたはベリリウム等その他の潜在的なｐ型ドーパントは、半導体成長プロセスで使用するにあたり亜鉛ほど便利ではなく、ＩＩＩ−Ｖ族構造においては亜鉛ほど効果的なドーパントでもない。さらにその他のｐ型ドーパントでは亜鉛と同様に拡散するので、ドーパントを変えてもこの問題の解決策にならないと考えられる。
【００１８】
亜鉛拡散のレベルを下げるための多数の解決策が提案されているが、これらはとくに効果的ではなく、かつ歩留りの低下および貧弱なデバイス特性など副作用が伴う。例えば米国特許第５７７１２５６号明細書は、基板とエピタキシャル構造との間にＡｌＩｎＧａＡｓＰバッファ層を堆積することを開示しているが、製造が困難であることが分かっており、混合に起因した波長のシフトが起こるだけである。ＡｌＩｎＧａＡｓＰ層が混合に起因した波長シフトを防止することは言われているが、亜鉛拡散を減らすまたは防止するという指摘はない。
【００１９】
別の解決策は、高い欠陥密度を有する基板の利用であるが、このことは、不所望な信頼性の結果を引起こすので、有利な選択ではない。
【００２０】
基板２０は通常、後続のエピタキシャル成長のために準備された「エピレディー」と称する状態のウエーハとして提供される。「エピレディー」とは、制御された酸化プロセスを受ける前に、表面が研磨されそして清掃されることで、基板が汚染されることなく取扱うことができることを意味する。半導体デバイスを形成するために基板ウエーハが続いて処理されるとき、初期の加熱段階で酸化物層が外れるので、半導体デバイスを形成するために必要な材料の堆積が可能となる。
【００２１】
本発明において、「エピレディー」基板は、通常の反応器内に配置され、それからこの反応器が標準ＭＯＶＰＥ（メタロ・オルガニック・ベーパ・フェーズ・エピタキシー）温度まで加熱され、そして酸化物層が除かれる。基板の表面は、通常の技術を利用してドーピングされ、それから基板は酸化剤にさらされ、酸化剤が基板上に酸化物層を形成する。シリコンドーパントがあることで、酸化物層の熱安定性が上がる。効果的に作用することが分かっているドーパントはシリコンであり、このシリコンのドーピングは、２０ｓｃｃｍの流速で（アルゴン中における５０Ｖ族ｐｍの希釈で）ほぼ１００秒にわたって、反応器内にジシラン（Ｓｉ２Ｈ６）を流すことによって達成できる。基板ウエーハは、室温に冷却することができ、それからドーピングされた表面の酸化を可能にする気圧に短時間おかれる。それからウエーハは、通常のように半導体構造を堆積するために、反応器に戻すことができる。図４によれば、本発明による半導体構造１１０は、図１に示す構造に類似している。一方で、追加的にドーピングされた酸化物層９０が含まれ、この層が、基板２０と第１のクラッド層３０との間に形成されている。図４の構造は、エッチングしてメサを形成することができ、それから通常のように再成長することができる。
【００２２】
酸化物層をドーピングすることで表面酸化物層が安定し、反応器の熱効果によってすべての酸化物層が外れないようになることは明らかである。酸化物層が、障壁層として作用し、後続の成長およびエッチングプロセスの間に起こる種々の熱サイクリングの間の、りんの基板からの拡散を防止することも明らかである。この障壁効果により、後続の亜鉛の拡散および量子井戸の混合が減少すると考えられる。酸化物層はきわめて薄いので、存在しても後続のエピタキシャル成長またはデバイス特性にとって有害ではない。
【００２３】
図６は、構造内で亜鉛原子の拡散が減少する際の本発明の効率を判定するために堆積された半導体構造の例を示している。基板層５１０は、ｎ型ドーパントを含むＩｎＰからなる。基板上に堆積された酸化物層５２０は、安定性を増すようシリコンドーピングされている。ｎ型ドーピングされたＩｎＰ（４×１０１８ｃｍ−３のドーピング密度）の０．５μｍの層５３０は、酸化物層の上に堆積され、かつそれからｐ型ドーピングされたＩｎＰ（１．５×１０１８ｃｍ− ３のドーピング密度）の０．６μｍの層５４０が加えられる。ドーピングされないＩｎＰの層５５０（厚さ０．７μｍ）が加えられ、ｎ型ドーピングされたＩｎＰ（５×１０１８ｃｍ−３のドーピング密度）の０．５μｍの厚さのキャップ層５６０が、ドーピングされないＩｎＰの頂部に加えられる。構造は、フォスフィン（ＰＨ３）内において６２５°Ｃの温度で９０分間にわたって熱処理される（すべての層の厚さは、熱処理前の値である）。それぞれの構造の酸化物層をドーピングするためにジシランの異なった流速が利用され、そして以上の構造が多数製造された。
【００２４】
図７は、亜鉛原子の拡散とジシランの流速との間における変動を示している。拡散の深さは、図６に示されており、亜鉛原子が拡散したドーピングされないＩｎＰ層５５０内への深さである。シリコンドーピングしない場合、亜鉛原子がドーピングされないＩｎＰ層のほとんど全ての厚さにわたって拡散する一方で、２０ｓｃｃｍまたはそれ以上の流速を利用すれば、ドーピングされない層の初めの５０ｎｍに亜鉛拡散が減少することを、図７は示している。
【００２５】
本発明による半導体構造は、図４を引用して純粋に例として説明される。そして、本発明を利用して、広い範囲のそれ以上の構造が実現できることは容易に分かるであろう。基板２０は、ほぼ４×１０１８ｃｍ−３のドーピング密度を有するｎ型のインジウムりんであり、この基板は、その上面に形成されたシリコンドーピングされた酸化物層９０を有する。ドーピングされた酸化物層は、ほぼ２０Å（オングストローム）の厚さを有すると考えられる。それからほぼ１．５μｍの厚さおよびほぼ２．５×１０１８ｃｍ−３のドーピング密度を有するｎ型ＩｎＰの第１のクラッド層３０は、ドーピングされた酸化物層の上に成長させられる。活性領域４０は、ＩｎＰに整合した格子であるＩｎＧａＡｓＰのドーピングされない下側閉じ込め層、ドーピングされないＩｎＧａＡｓＰ緊張ＭＱＷ構造、およびＩｎＰに整合した格子であるＩｎＧａＡｓＰのドーピングされない上側閉じ込め層からなる。第２のクラッド層５０は、それから活性領域の上に堆積され、ほぼ０．４μｍの厚さおよびほぼ１．４×１０１８ｃｍ−３のドーピング密度を有する。
【００２６】
今度は図５を引用して本発明の実施形態をさらに説明すると、酸化物層９５および９６は、基板の表面ではなく、エッチングステップの後に、メサの側面に形成することができる。これらの酸化物層は、メサ上部成長プロセスの前に、例えばシリコンによってドーピングすることができる。このドーピングされた酸化物層は、続いて形成されるブロック層からの亜鉛の拡散を減少する障壁として作用するが、一方量子井戸混合の原因である基板からのりん拡散を減少することはできない。
【００２７】
図８は、本発明を利用しない図６の半導体テスト構造の解析のグラフを示している。ＳＩＭＳ（セカンダリー・イオン・マス・スペクトロメトリー）は、構造内における硫黄および亜鉛の族の密度を判定するために利用されている。図８は、上側クラッド層５６０および下側クラッド層５３０内に硫黄原子が存在するが、一方ドーピングされない層内に高レベルの硫黄が存在することを示している。それに対して亜鉛原子は、ｐ型ドーピングされた層５４０およびドーピングされない層５５０内にその最大の密度で存在する。
【００２８】
図９は、図６に示された半導体テスト構造において行なわれた同様な解析を示している。解析は、シリコンおよび酸素両方が基板と下側クラッド層との間の境界面に見出されることを表示している（ＳｉおよびＯのピークは、酸素層が２０Ａ（オングストローム）の厚さにすぎないと考えられるので、過度に広がっていると思われるが。このピークの広がりは、ＳＩＭＳ解析の生成物と考えられる。）図９は、ドーピングされない領域５５０内への亜鉛の拡散の程度がシリコンドーピングされた酸化物層の追加によって減少されたことを示している。
【００２９】
本発明の第３の実施例において、本発明の初めの２つの実施例に存在するドーピングされた酸化物障壁は、両方とも単一の装置内に実現されている。
【００３０】
本発明の第４の実施例において、シリコンドーピングされた酸化物は、酸化物または窒化物マスクいずれかによる通常のフォトリソグラフィー技術を利用してパターンとして堆積することができる。シリコンドーピングされた酸化物が形成されると、ＩｎＰの薄層は、ドーピングされた酸化物を損傷することなく、ふっ化水素を利用してフォトリソグラフィー的に定義されたマスクをはがすことができるように、シリコンドーピングされた酸化物上に成長することができる。それからこの手続きにより、ＭＱＷの選択的な混合は、ＭＱＷの波長の空間的な変化を提供する。このことは、オプトエレクトロニクス集積回路内に集積電気吸収変調器を有するレーザ、または低損失の波ガイドの製造を可能にすることができる。
【００３１】
図１０は、本発明の別の実施例の略図を示しており、ここにおいてＩｎＰ構造の選ばれた範囲だけがドーピングされ、かつそれから酸化される。ＭＱＷ構造がこのような基板の上に堆積され、かつそれから熱処理されると、基板から異なったレベルのりん拡散が存在する。ドーピングされない基板領域の上のＭＱＷ構造は、かなりのりん拡散を受けるが、一方ドーピングされた基板領域の上のＭＱＷ構造は、最小のりん拡散を受ける。異なったＭＱＷ範囲における異なったりん密度は、異なったレベルの混合を引起こし、かつしたがって異なったバンドギャップエネルギーシフトを引き起こし、りん密度が高いほど、混合の程度が大きく、かつしたがってバンドギャップシフトが大きい。この結果は、集積半導体デバイスを形成するために利用することができる。集積電気吸収変調器（ＥＡＭ）によるレーザを形成するために、同じウエーハ上に異なったバンドギャップエネルギーを有する活性領域を形成することが必要である。集積レーザＥＡＭは、変調器を形成すべき基板酸化物層にドーピングせずに（増加したレベルの混合に通じる）、かつレーザを形成すべき領域における基板酸化物層にドーピングすることによって、形成することができる。同様にオプトエレクトロニクス集積回路を製造するために、部品を接続するために低損失波ガイドが必要である。この場合、波ガイドは、バンドギャップエネルギーをシフトするために、ウエーハ上の領域を混合することによって（基板上にどのような酸化物も設けないことによって）、かつしたがって光吸収エッジが損失を減少することによって形成することができる。
【００３２】
図１０によれば、半導体構造２１０は、インジウムりん基板２２０、第１のクラッド層２３０、多重量子井戸領域２４０、および第２のクラッド層２５０からなる。基板２２０は、酸化されたドーピングされた領域２２２、２２４を含む。すべてのエピタキシャル層が形成されたとき、装置は、ＰＨ３／Ｈ２内において例えば８００°Ｃで１５分にわたって熱処理される。熱処理プロセスは、りんを基板から拡散させる。基板が酸化されたドーピングされた領域を含まないところでは、りんは、ＭＱＷ構造内に移動し、かつ混合を引起こし、大きなバンドギャップシフトが存在したＭＱＷ領域２４０内の範囲２４２、２４４の形成を引起こす。ＭＱＷ領域２４０の残りにおいておおいに減少した量の混合が存在し、あらゆるバンドギャップシフトはずっと少ないようになっている。
【００３３】
基板の選ばれた範囲をドーピングすることができかつそれから酸化することができる有利な方法は、基板上に窒化物または酸化物マスクを堆積し、かつそれから標準的なフォトリソグラフィー技術を利用して、酸化されたドーピングされた領域を形成すべき領域からマスクを取り除くことにある。この時、シリコンドーピングを引起こすために加熱された基板上にジシランを流すことができ、かつそれから基板は、酸化することができる。この時、ＩｎＰの層は、フォトリソグラフィーマスクを取り除くときに、このドーピングされた酸化物層を保護するために、ドーピングされた酸化物層の頂部上に、例えばどこかに１０−２００ｎｍの間の厚さに堆積することができる。マスクを取り除いた後に、エピタキシャル層は、通常の様式で堆積され、かつそれから装置は熱処理される。
【００３４】
その代わりに、装置構造は、基板の全表面上にドーパント安定化された酸化物を堆積し、かつそれからＩｎＰ保護層を堆積することによって、製造することができる。フォトリソグラフィー技術は、この時、所望のパターンを得るために、インジウムりんおよびドーパント安定化された酸化物層を選択的にエッチングするために利用することができる。この方法は、前記の方法と比較した場合、エッチング深さに一層大きな不確実性が存在し、減少したプロセス制御および繰返し能力に通じるので、望ましくはない。
【００３５】
酸化物層を安定化するために、シリコン以外の材料を利用してもよいことは明らかであろう。本発明は、シリコンの代わりに鉄を利用して同じ効果を取得しており、かつ本発明が、一般に利用されるその他のドーパント、例えばすず、亜鉛、炭素、アルミニウム、硫黄等を利用して実現することができ、かつ半導体製造技術の分野の専門家が、このようなドーパントを利用するために必要な材料およびプロセスを容易に理解するものと考えられる。
【００３６】
追加的に成長が始まる前に、層が脱着するように、酸化物層が十分に厚くはなくかつ／または安定ではない場合、有益な結果が失われるとはいえ、流れる酸素の中において基板を熱酸化することが可能であることが示されている。別の代案として、基板は、再び層の成長が起こる前に、酸化物層が大量にに外れないかぎり、硝酸を利用して化学的に酸化することができる。
【００３７】
前記のレーザ装置および類似の装置に加えて、本発明は、ｐｎｉｐブロック構造を有する半導体レーザによる用途に、またはヘテロ接合バイポーラトランジスタのように適当な特性を得るために最小の亜鉛拡散を必要とするその他のＩｎＰベースの装置に適している。
【００３８】
前記の議論は、インジウムりん基板上に堆積された酸化物層を安定化するためにドーピングを利用することに焦点を合わせているとはいえ、本発明は、例えばガリウムひ素のようなその他の基板に利用するためにも適用可能にすることができる。この発明は例として、次の実施形態を含む。
【００３９】
（１）ＩＩＩ−Ｖ族半導体材料からなる基板と、
前記基板の表面に永続的に形成され、高密度のドーパント材料を有する酸化物層と、
前記酸化物層上に形成された複数のエピタキシャル半導体層とを含み、
前記酸化物層が、前記基板から前記複数のエピタキシャル半導体層内への拡散を防止する半導体デバイス。
【００４０】
（２）前記ＩＩＩ−Ｖ族半導体材料はインジウムりんである、（１）に記載の半導体デバイス。
【００４１】
（３）前記ＩＩＩ−Ｖ族半導体材料がドーピングされている（１）に記載の半導体デバイス。
【００４２】
（４）前記インジウムりんがドーピングされている（２）に記載の半導体デバイス。
【００４３】
（５）前記インジウムりんは、ｎ型ドーパントによってドーピングされる、（４）に記載の半導体デバイス。
【００４４】
（６）前記ドーパントは硫黄である、（５）に記載の半導体デバイス。
【００４５】
（７）前記酸化物層ドーパント材料がシリコンである、（１）に記載の半導体デバイス。
【００４６】
（８）前記酸化物層が、前記基板の前記表面の選ばれた範囲に永続的に形成される、（１）に記載の半導体デバイス。
【００４７】
（９）前記酸化物層が、約２０オングストロームの厚さである、（１）に記載の半導体デバイス。
【００４８】
（１０）前記複数のエピタキシャル半導体層が、第１のクラッド層、活性領域、および第２のクラッド層を含む、（１）に記載の半導体デバイス。
【００４９】
（１１）前記装置が光放出装置である、（１０）に記載の半導体デバイス。
【００５０】
（１２）前記光放出装置がレーザである、（１１）に記載の半導体デバイス。
【００５１】
（１３）基板の表面にあらかじめ形成される第１の酸化物層を取り除くためにＩＩＩ−Ｖ族半導体材料の層を含む基板を加熱し、
前記半導体基板の前記取り除かれた表面にドーパント材料を堆積し、
高密度の前記ドーパント材料を含む別の酸化物層を形成するために前記半導体基板を酸化し、
前記基板上に半導体材料の複数のエピタキシャル層を堆積する、
半導体デバイスの製造方法。
【００５２】
（１４）前記複数のエピタキシャル層を堆積するステップが、
前記基板上に第１のクラッド層を堆積し、
前記第１のクラッド層上に活性領域を堆積し、
前記活性領域上に第２のクラッド層を堆積する、
ことを含む、（１３）に記載の半導体デバイスの製造方法。
【００５３】
（１５）メサを形成するために半導体層の前記複数のエピタキシャル層の１つまたは複数をエッチングするステップをさらに含む、（１３）に記載の半導体デバイスの製造方法。
【００５４】
（１６）メサの側面に半導体材料の１つまたは複数のブロック層を堆積するステップをさらに含む、（１５）に記載の半導体デバイスの製造方法。
【００５５】
（１７）前記ドーパント材料が、前記半導体基板の前記表面に選択的に堆積される、（１３）に記載の半導体デバイスの製造方法。
【００５６】
（１８）高密度のドーパント材料を含む前記酸化物層が、前記半導体基板の前記表面から選択的にエッチングされる（１３）に記載の半導体デバイスの製造方法。
【００５７】
（１９）前記ドーパント材料はシリコンである、（１３）に記載の半導体デバイスの製造方法。
【００５８】
（２０）前記ドーパント材料が、前記半導体基板上にガスを流すことによって堆積される、（１３）に記載の半導体デバイスの製造方法。
【００５９】
（２１）前記半導体基板が、酸化剤に対して前記半導体基板をさらすことによって酸化される、（１３）に記載の半導体デバイスの製造方法。
【００６０】
（２２）メサのそれぞれの側にドーパント材料を堆積し、
高密度のドーパント材料を含む酸化物層を形成するために前記メサのそれぞれの側を酸化し、
前記酸化物層に半導体材料の１つまたは複数のブロック層を堆積する、
ステップをさらに含む、（１５）に記載の半導体デバイスの製造方法。
【００６１】
（２３）あらかじめ堆積された前記複数のエピタキシャル層および前記一番上のブロック層上に半導体材料の１つまたは複数の別のエピタキシャル層を堆積する、
ステップをさらに含む、（２２）に記載の半導体デバイスの製造方法。
【図面の簡単な説明】
【図１】周知の半導体構造の例を示す略図。
【図２】エッチングプロセスの後における図１の半導体構造の略図。
【図３】インフィルプロセスの後における図２の半導体構造の略図。
【図４】本発明の第１の実施例による半導体構造の略図。
【図５】本発明の第２の実施例による半導体構造の略図。
【図６】本発明による方法の効率を判定するために利用した半導体構造を示す略図。
【図７】図６に示した構造のテスト結果を示すグラフ。
【図８】周知の半導体構造の解析を示すグラフ。
【図９】本発明による半導体構造の解析を示すグラフ。
【図１０】本発明の別の実施例の略図。
【符号の説明】
２０　基板
３０　第１のクラッド層
４０　活性層
５０　第２のクラッド層
６０，６１　第１のブロック層
６５，６６　第２のブロック層
７０　第３のクラッド層
８０　接触層
９０，９５，９６　酸化物層

Claims (1)

  1. ＩＩＩ−Ｖ族半導体材料からなる基板と、
    前記基板の表面に永続的に形成され、高密度のドーパント材料を有する酸化物層と、
    前記酸化物層上に形成された複数のエピタキシャル半導体層とを含み、
    前記酸化物層が、前記基板から前記複数のエピタキシャル半導体層内への拡散を防止する半導体デバイス。
JP2003115193A 2002-05-02 2003-04-21 半導体デバイス Pending JP2004006826A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
EP02253129A EP1359614A1 (en) 2002-05-02 2002-05-02 Semiconductor substrates and structures with an oxide layer

Publications (1)

Publication Number Publication Date
JP2004006826A true JP2004006826A (ja) 2004-01-08

Family

ID=28799738

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003115193A Pending JP2004006826A (ja) 2002-05-02 2003-04-21 半導体デバイス

Country Status (3)

Country Link
US (1) US6818925B2 (ja)
EP (1) EP1359614A1 (ja)
JP (1) JP2004006826A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009135333A (ja) * 2007-11-30 2009-06-18 Sumitomo Electric Ind Ltd 半導体発光素子の製造方法
US20210257463A1 (en) * 2018-06-20 2021-08-19 Lawrence Livermore National Security, Llc Field assisted interfacial diffusion doping through heterostructure design

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2593966B1 (fr) * 1986-02-04 1988-09-09 Ankri David Structure semi-conductrice monolithique d'un transistor bipolaire a heterojonction et d'un laser
FR2605647B1 (fr) * 1986-10-27 1993-01-29 Nissim Yves Procede de depot en phase vapeur par flash thermique d'une couche isolante sur un substrat en materiau iii-v, application a la fabrication d'une structure mis
US5762706A (en) * 1993-11-09 1998-06-09 Fujitsu Limited Method of forming compound semiconductor device
US5719891A (en) * 1995-12-18 1998-02-17 Picolight Incorporated Conductive element with lateral oxidation barrier
FR2743196B1 (fr) * 1995-12-27 1998-02-06 Alsthom Cge Alcatel Procede de fabrication d'un laser semi-conducteur a emission par la surface
JP2776375B2 (ja) * 1996-06-20 1998-07-16 日本電気株式会社 半導体レーザ
JP2001085800A (ja) * 1999-09-09 2001-03-30 Hitachi Ltd 半導体光増幅器モジュールおよび光通信システム
US6392257B1 (en) * 2000-02-10 2002-05-21 Motorola Inc. Semiconductor structure, semiconductor device, communicating device, integrated circuit, and process for fabricating the same

Also Published As

Publication number Publication date
EP1359614A1 (en) 2003-11-05
US20030205716A1 (en) 2003-11-06
US6818925B2 (en) 2004-11-16

Similar Documents

Publication Publication Date Title
US4864581A (en) Semiconductor structures and a method of manufacturing semiconductor structures
GB2267602A (en) Method of making semiconductor laser
CN111181005B (zh) 光通信用掩埋结构高线性dfb激光器芯片及其制备方法
JP2686764B2 (ja) 光半導体素子の製造方法
US8039282B2 (en) Semiconductor optical device and method of fabricating the same
US5260230A (en) Method of manufacturing buried heterostructure semiconductor laser
CN211670427U (zh) 光通信用掩埋结构高线性dfb激光器芯片
WO2012137426A1 (ja) 半導体光デバイス及びその製造方法
JP2004179657A (ja) Ｉｉｉ−ｖ族半導体素子
JP4537549B2 (ja) 化合物半導体装置の製造方法
JP5379823B2 (ja) 半導体光デバイスの製造方法
JP2004006826A (ja) 半導体デバイス
JPH09214045A (ja) 半導体レーザ及びその製造方法
US5770471A (en) Method of making semiconductor laser with aluminum-free etch stopping layer
US20070155031A1 (en) Method for producing semiconductor optical device
JPH07202317A (ja) 埋め込み構造半導体レーザの製造方法
KR0175441B1 (ko) 애벌랜치 포토다이오드의 제조방법
JPWO2005031829A1 (ja) 半導体素子および半導体集積素子
JPH10242563A (ja) 半導体発光素子の製造方法
JPH07283482A (ja) 半導体レーザ装置及びその作製方法
KR100596510B1 (ko) 반도체 광소자의 제조방법
JP3266114B2 (ja) 半導体レーザの製造方法
JP2538613B2 (ja) 半導体レ―ザ及びその製造方法
JPH11307457A (ja) ノンアロイ用電極コンタクト層およびその作製方法
JPH06252497A (ja) 半導体レーザ装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060421

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090713

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090721

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20091215