KR100596510B1 - 반도체 광소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체 광소자의 제조방법에 관한 것으로, 보다 상세하게는 기판 상에 완충층, 활성층 및 보호층을 순차적으로 형성하는 단계와, 상기 보호층 상에 소정의 폭을 가지는 제1 마스크를 형성하는 단계와, 상기 제1 마스크를 식각 마스크로 이용하여 상기 완충층이 노출되도록 상기 보호층 및 상기 활성층을 순차적으로 식각하는 단계와, 상기 제1 마스크를 제거한 후 식각된 상기 활성층, 상기 보호층 및 상기 완충층의 일부분을 피복하여 상기 활성층 및 상기 보호층보다 넓은 폭을 갖는 제2 마스크를 형성하는 단계와, 상기 제2 마스크로 피복되지 않은 곳에만 선택적으로 제1 전류차단층 및 제2 전류차단층을 순차적으로 형성하는 단계와, 상기 제2 마스크를 제거한 후 상기 결과물의 전체 상부면에 클래드층 및 콘택층을 순차적으로 형성하는 단계를 포함함으로써, 종래의 기술보다 추가적인 공정이 단순하여 전기적 특성의 향상뿐만 아니라 수율을 향상시킬 수 있는 효과가 있다.

반도체 광소자, 선택적 성장, 전류차단층, 반절연성, p/n 동종접합면, 활성층, 마스크, 클래드층

Description

반도체 광소자의 제조방법{Fabricating method of semiconductor optical element}

도 1은 본 발명의 일 실시예에 따른 반도체 광소자를 설명하기 위한 단면도.

도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 광소자의 제조방법을 설명하기 위한 단면도.

*** 도면의 주요 부분에 대한 부호 설명 ***

100 : 기판, 110 : 완충층,

120 : 활성층, 130 : 보호층,

140 : 제1 마스크, 120a : 활성층 패턴,

130a : 보호층 패턴, 150 : 제2 마스크,

160 : 제1 전류차단층, 170 : 제2 전류차단층,

180 : 클래드층, 190 : 콘택층,

A : p/n 동종접합면

본 발명은 반도체 광소자의 제조방법에 관한 것으로, 보다 상세하게는 BRS(buried ridge stripe)구조에서 동종 접합면에서의 누설 전류를 줄이기 위하여 전류차단층을 형성함으로써, 전기적 특성의 향상뿐만 아니라 수율을 향상시킬 수 있는 반도체 광소자의 제조방법에 관한 것이다.

일반적으로, 반도체 광소자는 소형화, 상대적으로 낮은 단가 및 대량생산이 가능하다는 장점 외에도 밴드 갭 엔지니어링을 통하여 원하는 빛의 파장을 조절할 수 있다는 장점으로 현재는 광통신, 광 프린터, 광디스크 저장체 및 고체 레이저의 여기 광원 등 수많은 응용분야에서 이용되고 있다.

이러한 광소자는 각 응용분야에 따라 필요로 하는 특성을 만족시키기 위하여 재료적인 측면뿐만 아니라 구조적인 측면에서도 Buried Heterostructure(BH), Planar Buried Heterostructure(PBH), Double Channel-Planar Buried Heterostructure(DC-PBH), Buried Ridge Stripe(BRS), V-grooved Inner stripe on P-type Substrate(VIPS) 등의 다양한 구조로 발전해 왔다.

이중에서 상기 BRS 구조는 다른 구조에 비하여 단순한 공정과 우수한 재현성 및 균일성의 장점을 가지고 있을 뿐만 아니라 낮은 임계 전류 치와 큰 변조 대역폭등의 우수한 특성을 보인다.

상기 BRS 구조로 제작된 광소자의 특성은 활성층의 광학적, 전기적 및 구조적 특성뿐만 아니라 기판으로 사용되는 n형 InP와 p형 InP 클래드층 사이의 접합면에서의 전기적 특성에 의해 결정되는 것으로 알려져 있다.

1989년 Electronics Letters에 발표된 BRS의 구조로서, 활성층으로 사용되는 반도체 결정의 성장 후 브롬계열 에칭용액을 이용하여 활성층을 리지(ridge) 구조 로 제작하였다. 이때, n형 InP층은 2000Å 정도의 깊이까지 식각하여 계면에 존재할 수 있는 결함을 제거하였다.

그리고, p형 InP 클래드층과 p-InGaAs층을 성장하고, 표면에 TiPt 콘택(contact)을 쌓은 후, 전류차단층과 캡(cap)층에 양성자를 주입함으로써, buried stripe 주위에 저항이 매우 큰 영역을 형성하여 p형 InP와 n형 InP 사이의 동종접합의 면적을 줄임으로써, 이 계면을 통한 누설 전류를 줄일 수 있었다. 이러한 방법은 이온 주입 공정이 필요하며 급격한 계면을 얻기가 어려운 단점이 있다.

또한, 대한민국 특허공개공보 제2003-0065054호(단일 집적 반도체 광소자 제작방법)에 개시된 것으로, 이온 주입에 의한 전류차단층을 대신하여 식각에 의한 활성층 형성 후 3∼8㎛의 폭을 가지는 마스크를 형성된 활성층 위에 형성하여 식각한 후 유기금속 화학기상증착법(MOCVD)으로 비도핑 InP 또는 Fe가 첨가된 InP층과 이에 이어 p형 InP 와 n형 InP를 성장함으로써 전류차단층을 형성하였다.

그러나, 이렇게 할 경우 상기 전류차단층의 두께가 2㎛ 이상으로 두꺼워지며 식각된 완충층에서의 측면 성장으로 인하여 원하는 형태를 얻기 어렵다.

또한, 미국특허등록 제6,224,667호에 개시되어 있는 BRS 구조로서, 유기금속 화학기상증착법(MOCVD)에서의 결정 성장 시 선택적인 성장법을 이용하여 활성층의 식각 공정없이 전류차단층을 형성하였다.

상기 선택적인 성장법을 이용하여 활성층을 성장한 후 p형 InP/n형 InP 동종 접합면을 줄이기 위하여 활성층의 옆으로 마스크 패턴을 형성한 후 p형 클래드층을 성장하였다.

이럴 경우 마스크 위에는 성장이 이루어지지 않고 활성층 주위로만 p형 클래드층이 형성되어 좁은 p형 InP/n형 InP 동종 접합면이 형성된다. 이때, p형 InP와 n형 InP 사이의 동종 접합면의 폭은 마스크 사이의 간격에 의해 결정되므로 접합면의 폭을 조절할 수 있다.

이러한 구조는 전술한 종래 기술(1989년 Electronics Letters에 발표된 BRS구조)에 비해서는 이온 주입 공정이 필요 없고 p형 InGaAs콘택층이 성장 시 바로 형성되지만, p전극의 면적이 작아 접촉저항이 커 온도 특성에 영향을 미칠 수 있으며, 단일 집적화되어 가고 있는 반도체 광소자의 패키징 시 플립칩 본딩(flip-chip bonding)을 위해서는 폴리머 등을 이용한 평탄화 공정이 필요하며 이는 수율 등을 저하시키는 문제점이 있다.

본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 유기금속 화학기상증착법(MOCVD) 성장 시에 유전체층을 마스크로 사용하는 선택적인 성장법을 이용하여 반절연성 층을 성장하여 이를 전류차단층으로 사용하고, 반절연성 층과 p형 클래드층 사이의 상호확산을 막을 수 있고 성장 후에 표면이 평탄화되는 방법을 사용함으로써, 종래의 기술보다 추가적인 공정이 단순하여 전기적 특성의 향상뿐만 아니라 수율을 향상시킬 수 있는 반도체 광소자의 제조방법을 제공하는데 있다.

전술한 목적을 달성하기 위하여 본 발명의 일 측면은, (a) 기판 상에 완충층, 활성층 및 보호층을 순차적으로 형성하는 단계; (b) 상기 보호층 상에 소정의 폭을 가지는 제1 마스크를 형성하는 단계; (c) 상기 제1 마스크를 식각 마스크로 이용하여 상기 완충층이 노출되도록 상기 보호층 및 상기 활성층을 순차적으로 식각하는 단계; (d) 상기 제1 마스크를 제거한 후 식각된 상기 활성층, 상기 보호층 및 상기 완충층의 일부분을 피복하여 상기 활성층 및 상기 보호층보다 넓은 폭을 갖는 제2 마스크를 형성하는 단계; (e) 상기 제2 마스크로 피복되지 않은 곳에만 선택적으로 제1 전류차단층 및 제2 전류차단층을 순차적으로 형성하는 단계; 및 (f) 상기 제2 마스크를 제거한 후 상기 결과물의 전체 상부면에 클래드층 및 콘택층을 순차적으로 형성하는 단계를 포함하여 이루어진 반도체 광소자의 제조방법을 제공하는 것이다.

이때, 상기 단계(a)에서, 상기 활성층으로서 다중 양자우물 구조(MQW), InGaAsP 또는 SCH(Separate Confinement Heterostructure)를 형성함이 바람직하다.

바람직하게는, 상기 단계(a)에서, 상기 활성층은 단일 모드가 형성되도록 3000Å 내지 4000Å의 두께 범위로 형성된다.

바람직하게는, 상기 단계(b)에서, 상기 제1 마스크는 80㎛ 내지 120㎛ 간격으로 1.0㎛ 내지 1.5㎛의 폭으로 형성된다.

바람직하게는, 상기 단계(c)에서, 상기 완충층의 소정 깊이까지 식각된다.

바람직하게는, 상기 단계(d)에서, 상기 제2 마스크의 폭은 p/n 동종접합면의 폭에 따라 결정된다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러 나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.

도 1은 본 발명의 일 실시예에 따른 반도체 광소자를 설명하기 위한 단면도이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 광소자는 n형 InP 기판(100) 상에 n형 InP 완충층(110)이 형성되어 있으며, 상기 완충층(110) 상부의 일부분에는 활성층(120) 및 p형 InP 보호층(130)이 순차적으로 형성되어 있다.

또한, 상기 활성층(120) 및 상기 보호층(130) 양측으로 일정 간격으로 이격된 완충층(110)의 상부에는 소정의 경사각을 갖도록 소정의 철(Fe)이 첨가된 반절연성 InP 제1 전류차단층(160)과 소정의 실리콘(Si)이 첨가된 n형 InP 제2 전류차단층(170)이 각각 형성되어 있다.

그리고, 상기 결과물의 전체 상부면에는 p형 InP 클래드층(180)이 형성되어 있으며, 상기 클래드층(180) 상부의 일부분에는 p형 InGaAs 콘택층(190)이 형성되어 있다.

즉, 상기 제1,2 전류차단층(160)(170)이 상기 클래드층(180)의 아래에 매몰되어있는 구조를 가지고 있으며, 상기 클래드층(180)을 성장함으로써 평탄화된 구조를 가지게 된다.

도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 광소자의 제조방법 을 설명하기 위한 단면도이다.

도 2a를 참조하면, (1∼5E18)정도의 농도를 가지는 n형 InP 기판(100) 상에 n형 InP 완충층(110)을 성장하고, 상기 완충층(110)의 상부에 활성층(120)을 성장한 후 p형 InP 보호층(130)을 성장한다.

이때, 상기 완충층(110)은 약 5E17∼1E18의 운반자 농도를 가지며, 약 4000Å∼6000Å(바람직하게는, 약 5000Å) 두께 범위를 갖도록 형성됨이 바람직하다.

상기 활성층(120)은 이득을 얻기 위한 다중 양자우물 구조(MQW)이거나 단순 InGaAsP층일 수 있으며, 빛의 구속을 위하여 SCH(Separate Confinement Heterostructure)를 사용할 수도 있다.

또한, 상기 활성층(120)은 약 3000Å∼4000Å(바람직하게는, 약 3500Å)정도의 두께 범위로 하여 단일 모드가 형성되도록 함이 바람직하다.

상기 보호층(130)은 약 2∼8E17의 운반자 농도를 가지며, 이후의 p형 InP 클래드층(180, 도 2d참조)의 성장 시 불순물로 사용하는 아연(Zn)은 예컨대, 유기금속 화학기상증착법(Metal-organic Chemical Vapor Deposition, MOCVD)성장시의 성장 조건에 따라 확산되는 정도가 다르므로 이를 고려하여 p형 InP 대신 진성의(intrinsic) InP를 쓸 수도 있다.

도 2b를 참조하면, 상기 성장된 시료 위에 약 80㎛∼120㎛(바람직하게는, 약 100㎛)간격으로 약 1.0∼1.5㎛의 폭을 가지는 SiNx 유전체 제1 마스크(140)를 (110) 방향으로 형성한 후 습식 또는 건식 식각 공정을 통하여 활성층 즉, 활성층 패턴(120a) 및 보호층 패턴(130a)을 형성한다. 이때, 깊이는 상기 활성층 패턴 (120a)보다 약 2000Å 낮은 상기 완충층(110) 영역까지 식각한다.

도 2c를 참조하면, 상기 활성층(120a)(130a) 상에만 다시 약 3㎛∼8㎛의 폭을 가지는 SiNx 제2 마스크(150)를 형성한 후 예컨대, 유기금속 화학기상증착법(MOCVD)으로 철(Fe)이 첨가된 반절연성 InP 제1 전류차단층(160)을 형성한다.

이렇게 성장할 경우 제2 마스크(150) 상에서는 성장이 억제되어 상기 제1 전류차단층(160)은 상기 제2 마스크(150)가 없는 완충층(110) 상에만 성장되며 (111)면이 형성된다.

한편, 상기 제2 마스크(150)의 폭은 p/n 동종접합면(A, 도 1참조)의 폭에 따라 결정됨이 바람직하다.

이때, 상기 성장된 제1 전류차단층(160)은 전류 차단 효과를 내기 위하여 약 1E5Ωㆍcm∼1E9Ωㆍcm(바람직하게는, 약 1E7Ωㆍcm)이상의 비 저항을 가져야 하며, 전류 차단 효과를 내기 위하여 약 7000Å∼9000Å(바람직하게는, 약 8000Å)이상의 두께 범위로 성장하여 상기 활성층(120a)(130a)의 높이보다 높게 한다.

그리고, 상기 제1 전류차단층(160)을 형성하기 위하여 첨가한 철(Fe)과 p형 InP 클래드층(180, 도 2d참조) 성장 시 첨가할 아연(Zn)의 상호 확산을 막기 위하여 상기 제1 전류차단층(160)에 이어 n형 InP 제2 전류차단층(170)층을 약 2000Å∼4000Å(바람직하게는, 약 3000Å)의 두께 범위로 성장함으로써 전기적 특성을 향상시킬 수 있다.

도 2d를 참조하면, 상기 활성층(120a)(130a) 상에 형성된 제2 마스크(150)를 제거한 후 전체 상부면에 p형 InP 클래드층(180)을 성장한다. 이럴 경우 이미 형성 된 활성층(120a)(130a)과 상기 제1 전류차단층(160)의 사이는 대략 3㎛ 정도의 폭을 가지므로 상기 활성층 패턴(120a) 상부의 보호층 패턴(130a) 상에 성장되는 클래드층(180)의 성장속도보다 상기 활성층 패턴(120a)과 상기 제1 전류차단층(160) 사이에 성장되는 클래드층(180)의 성장 속도가 빠르기 때문에 이를 이용하여 평탄화시킨다.

또한, 선택적 방법으로 성장한 상기 제1 전류차단층(160)의 (111)면에서는 상기 클래드층(180)의 성장 속도가 낮아 철(Fe)과 아연(Zn)의 상호확산을 줄일 수 있으며, 이는 급격한 계면의 형성에 인한 전기적 특성이 향상된다.

전술한 바와 같이 본 발명의 반도체 광소자의 제조방법에 따르면, 활성층 성장 후 유기금속 화학기상증착법(MOCVD) 성장만으로 전류차단층을 형성함으로써, 공정이 단순화되는 효과가 있다.

또한, 반절연성 층의 성장만으로 전류차단층을 형성함으로써, 이온 주입기 등의 고가 장비가 필요 없어 소자의 수율을 향상시킬 수 있는 효과가 있다.

전술한 본 발명에 따른 반도체 광소자의 제조방법에 대한 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명에 속한다.

이상에서 설명한 바와 같은 본 발명의 반도체 광소자의 제조방법에 따르면, 유기금속 화학기상증착법(MOCVD) 성장 시에 유전체층을 마스크로 사용하는 선택적 인 성장법을 이용하여 반절연성 층을 성장하여 이를 전류차단층으로 사용하고, 반절연성 층과 p형 클래드층 사이의 상호확산을 막을 수 있도록 성장 후에 표면이 평탄화되는 방법을 사용함으로써, 종래의 기술보다 추가적인 공정이 단순하여 전기적 특성의 향상뿐만 아니라 수율을 향상시킬 수 있는 이점이 있다.

Claims (13)

1. (a) 기판 상에 완충층, 활성층 및 보호층을 순차적으로 형성하는 단계;

   (b) 상기 보호층 상에 소정의 폭을 가지는 제1 마스크를 형성하는 단계;

   (c) 상기 제1 마스크를 식각 마스크로 이용하여 상기 완충층이 노출되도록 상기 보호층 및 상기 활성층을 순차적으로 식각하는 단계;

   (d) 상기 제1 마스크를 제거한 후 식각된 상기 활성층, 상기 보호층 및 상기 완충층의 일부분을 피복하여 상기 활성층 및 상기 보호층보다 넓은 폭을 갖는 제2 마스크를 형성하는 단계;

   (e) 상기 제2 마스크로 피복되지 않은 곳에만 선택적으로 제1 전류차단층 및 제2 전류차단층을 순차적으로 형성하는 단계; 및

   (f) 상기 제2 마스크를 제거한 후 상기 결과물의 전체 상부면에 클래드층 및 콘택층을 순차적으로 형성하는 단계를 포함하여 이루어진 반도체 광소자의 제조방법.
2. 제 1 항에 있어서, 상기 단계(a)에서, 상기 활성층으로서 다중 양자우물 구조(MQW), InGaAsP 또는 SCH(Separate Confinement Heterostructure)를 형성하는 것을 특징으로 하는 반도체 광소자의 제조방법.
3. 제 1 항에 있어서, 상기 단계(a)에서, 상기 활성층은 단일 모드가 형성되도 록 3000Å 내지 4000Å의 두께 범위로 형성되는 것을 특징으로 하는 반도체 광소자의 제조방법.
4. 제 1 항에 있어서, 상기 단계(b)에서, 상기 제1 마스크는 80㎛ 내지 120㎛ 간격으로 1.0㎛ 내지 1.5㎛의 폭으로 형성되는 것을 특징으로 하는 반도체 광소자의 제조방법.
5. 제 1 항에 있어서, 상기 단계(c)에서, 상기 완충층의 소정 깊이까지 식각되는 것을 특징으로 하는 반도체 광소자의 제조방법.
6. 제 1 항에 있어서, 상기 단계(d)에서, 상기 제2 마스크의 폭은 p/n 동종접합면의 폭에 따라 결정되는 것을 특징으로 하는 반도체 광소자의 제조방법.
7. 제 1 항에 있어서, 상기 단계(d)에서, 상기 제2 마스크는 3㎛ 내지 8㎛의 폭을 갖도록 형성되는 것을 특징으로 하는 반도체 광소자의 제조방법.
8. 제 1 항에 있어서, 상기 단계(e)에서, 상기 제1 전류차단층은 1E5Ωㆍ㎝ 내지 1E9Ωㆍ㎝의 비 저항을 갖도록 형성되는 것을 특징으로 하는 반도체 광소자의 제조방법.
9. 제 1 항에 있어서, 상기 단계(e)에서, 상기 제1 전류차단층은 상기 활성층의 높이보다 높게 형성되는 것을 특징으로 하는 반도체 광소자의 제조방법.
10. 제 9 항에 있어서, 상기 제1 전류차단층은 7000Å 내지 9000Å의 두께 범위로 형성되는 것을 특징으로 하는 반도체 광소자의 제조방법.
11. 제 1 항에 있어서, 상기 단계(e)에서, 상기 제1 전류차단층은 유기금속 화학기상증착법(MOCVD)으로 철(Fe)이 첨가된 반절연성 InP를 이용하여 형성되는 것을 특징으로 하는 반도체 광소자의 제조방법.
12. 제 1 항에 있어서, 상기 단계(e)에서, 상기 제2 전류차단층은 2000Å 내지 4000Å의 두께 범위로 형성되는 것을 특징으로 하는 반도체 광소자의 제조방법.
13. 제 1 항에 있어서, 상기 단계(f)에서, 상기 클래드층의 형성 시 평탄화시키는 것을 특징으로 하는 반도체 광소자의 제조방법.

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