KR20040042695A - 광집적 회로의 제작 방법 - Google Patents

광집적 회로의 제작 방법 Download PDF

Info

Publication number
KR20040042695A
KR20040042695A KR1020020071278A KR20020071278A KR20040042695A KR 20040042695 A KR20040042695 A KR 20040042695A KR 1020020071278 A KR1020020071278 A KR 1020020071278A KR 20020071278 A KR20020071278 A KR 20020071278A KR 20040042695 A KR20040042695 A KR 20040042695A
Authority
KR
South Korea
Prior art keywords
layer
mask
forming
passive element
element region
Prior art date
Application number
KR1020020071278A
Other languages
English (en)
Other versions
KR100440257B1 (ko
Inventor
박정우
백용순
송정호
심은덕
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to KR10-2002-0071278A priority Critical patent/KR100440257B1/ko
Publication of KR20040042695A publication Critical patent/KR20040042695A/ko
Application granted granted Critical
Publication of KR100440257B1 publication Critical patent/KR100440257B1/ko

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/13—Integrated optical circuits characterised by the manufacturing method
    • G02B6/136—Integrated optical circuits characterised by the manufacturing method by etching
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B2006/12166—Manufacturing methods
    • G02B2006/12173—Masking
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B2006/12166—Manufacturing methods
    • G02B2006/12176—Etching
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B2006/12166—Manufacturing methods
    • G02B2006/12183—Ion-exchange

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Optical Integrated Circuits (AREA)

Abstract

본 발명은 여러 가지의 광소자를 하나의 기판에 집적한 광집적 회로의 제작 방법에 관한 것으로, 매몰된 릿지 스트라이프(Buried Ridge Stripe; BRS) 형태의 능동소자, 딥 릿지 도파로(Deep Ridge Waveguide) 형태의 수동소자 그리고 광섬유와의 광결합 효율을 향상시키기 위한 모드크기 변환기(Mode Size Converter)가 집적된다. 수동소자와 능동소자의 구조를 기판 위에 형성한 다음 수동소자와 능동소자의 정렬을 위해 하나의 마스크를 이용하여 수동소자와 능동소자의 도파로를 정의한다. 마스크를 이용하여 모드크기 변환기의 도파로를 정의하고, 마스크를 제거하지 않은 상태에서 전류 차단층을 형성한다. 수동소자 영역의 마스크는 그대로 두고 능동소자 영역의 마스크를 제거한 후 전체 상부면을 클래드층으로 덮거나, 다른 마스크로 수동소자 영역을 가리고 클래드층을 덮는다.

Description

광집적 회로의 제작 방법 {Method for fabricating photonic integrated circuit}
본 발명은 서로 다른 역할을 하는 여러 가지의 광소자를 하나의 기판 위에 집적하는 방법에 관한 것으로, 더욱 상세하게는 매몰된 릿지 스트라이프(Buried Ridge Stripe; BRS) 형태의 능동소자, 딥 릿지 도파로(Deep Ridge Waveguide) 형태의 수동소자 및 광섬유와의 광결합 효율을 향상시키기 위한 모드크기 변환기(Mode Size Converter)가 집적된 광집적 회로의 제작 방법에 관한 것이다.
일반적으로 광집적 회로는 도파로가 반도체 물질로 덮여 있는 능동소자와 도파로가 어떤 것으로도 덮여 있지 않은 수동소자를 포함한다. 지금까지 대부분의 광집적 회로는 반도체 물질에 매몰된(buried) 형태로 제작되었다. 그러나 능동소자의 경우에는 매몰된 형태로 제작되는 것이 유리하지만, 수동소자의 경우에는 매몰된 구조보다는 매몰되지 않은 딥 릿지(deep ridge) 형태로 제작되는 것이 유리한 경우가 많다. 그 예로 WDM(Wavelength Division Multiplexing) 시스템에서의 역다중화기인 AWG(Arrayed Waveguide Grating)는 다수의 곡선 도파로를 포함하고 있기 때문에 에피 재성장이 필요한 매몰된 형태에는 적합하지 않으며, 매몰된 형태로 제작할 경우 크기도 커진다. 또한, 빛의 반사를 이용하기 위한 경우에는 매몰된 구조 보다는 딥 릿지 형태가 유리하다. 반면, 능동소자의 경우에는 좋은 특성과 높은 신뢰성을 얻기 위해 매몰된 구조로 제작하는 것이 일반적이다.
도 1a 내지 도 1d는 매몰된 릿지 스트라이프(BRS) 형태의 능동소자와 딥 릿지 도파로 형태의 수동소자를 집적한 종래의 광집적 회로 제작 과정을 도시한 공정도이다.
도 1a를 참조하면, 기판(1) 상에 능동소자의 코어층(2)과 클래드층(3)을 순차적으로 형성한다. 소정의 마스크를 이용한 사진 및 식각 공정으로 수동소자 영역(B)의 코어층(2)과 클래드층(3)을 제거한다. 능동소자 영역(A)의 클래드층(3) 상에 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiN)으로 이루어진 마스크(도시안됨)를 형성한 후 수동소자 영역(B)의 기판(1) 상에 수동소자의 코어층(4)과 클래드층(5)을 순차적으로 형성한다. 전체 상부면에 마스크층(6)을 형성한 후 능동소자와 수동소자를 정의하기 위해 마스크층(6)을 패터닝한다. 이 때 패터닝된 마스크층(6)에 의해 능동소자 영역(A)의 도파로 형성 영역 이외 부분의 클래드층(4)이 노출된다.
도 1b를 참조하면, 패터닝된 마스크층(6)을 식각 마스크로 이용한 반응성이온식각(RIE)과 같은 건식식각 또는 습식식각을 실시하여 능동소자 영역(A)의 노출된 클래드층(3)과 코어층(2)을 순차적으로 제거한다.
도 1c를 참조하면, 능동소자 영역(A)과 수동소자 영역(B)에 소정 두께의 클래드층(7)을 형성한다.
도 1d를 참조하면, 수동소자를 확정하기 위해 소정의 마스크를 사용한 사진 및 식각 공정으로 수동소자 영역(B)의 클래드층(7), 클래드층(5) 및 코어층(4)을 순차적으로 패터닝하는데, 이 때 노출된 부분의 기판(1)도 소정 깊이 식각한다.
이와 같은 공정으로 능동소자 영역(A)에는 매몰된 형태의 능동소자가 형성되고, 수동소자 영역(B)에는 매몰되지 않은 수동소자가 형성된다.
매몰된 릿지 스트라이프(BRS) 형태의 능동소자와 딥 릿지 형태의 수동소자를 집적할 경우 도 1d와 같이 수동소자 영역(B)에 형성되는 도파로의 높이는 약 4㎛ 정도가 된다. 따라서 일반적인 반응성이온식각(RIE) 공정으로 수동소자 영역(B)의 클래드층(7), 클래드층(5) 및 코어층(4)을 식각하는 경우 식각 시간이 길어지고 식각 부산물인 폴리머(Polymer)도 많이 발생한다.
또한, 매몰된 릿지 스트라이프(BRS) 형태의 능동소자의 도파로 높이보다 딥 릿지 형태의 수동소자의 도파로 높이가 높기 때문에 후속 사진 공정을 위한 감광막 형성 시 단차로 인해 감광막이 전체적으로 덮이지 않고 끊어지는 현상이 발생하기 쉬우며, 능동소자와 수동소자를 형성하는 과정에서 서로 다른 두개의 마스크를 사용해야 하기 때문에 두 소자간의 정렬에 한계가 있고, 모드크기 변환기의 집적도 쉽지 않다.
따라서 본 발명은 수동소자와 능동소자의 구조를 기판 위에 각각 형성한 다음 하나의 마스크를 이용하여 수동소자와 능동소자의 도파로를 정의하므로써 상기한 단점을 해소할 수 있는 광집적 회로의 제작 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 광집적 회로의 제작 방법은 능동소자 영역 및 수동소자 영역의 기판 상에 모드크기 변환기의 코어층 및 버퍼층을 형성하는 단계와, 상기 능동소자 영역의 상기 버퍼층 상에 제 1 가이드층, 코어층,제 2 가이드층 및 클래드층을 형성하는 단계와, 상기 수동소자 영역의 상기 버퍼층 상에 코어층 및 클래드층을 형성하는 단계와, 전체 상부면에 능동소자와 수동소자 그리고 모드크기 변환기의 위쪽 도파로의 폭을 정의하기 위해 제 1 마스크 패턴을 형성하는 단계와, 상기 제 1 마스크 패턴을 식각 마스크로 이용하여 상기 능동소자 영역의 클래드층, 제 2 가이드층, 코어층, 제 1 가이드층 및 버퍼층, 그리고 상기 수동소자 영역의 클래드층, 코어층 및 버퍼층을 식각하는 단계와, 상기 모드크기 변환기의 아래쪽 도파로의 폭을 정의하는 제 2 마스크 패턴을 형성한 후 노출된 부분의 상기 버퍼층, 코어층 및 기판의 일부를 제거하는 단계와, 노출된 상기 기판 상에 다층 구조의 전류 차단층을 형성하는 단계와, 상기 능동소자 영역의 상기 제 2 마스크 패턴을 제거하고 전체 상부면에 클래드층을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 식각은 반응성이온식각(RIE) 방법으로 실시되며, 상기 버퍼층의 일부 두께가 식각되는 것을 특징으로 한다.
상기 전류 차단층은 p-InP, n-InP 및 p-InP로 이루어지거나, 저항을 크게 하는 물질로 도핑된 반절연 InP 및 n-InP로 이루어진 것을 특징으로 한다.
상기 전류 차단층을 형성하는 단계로부터 상기 제 2 마스크 패턴을 제거하는 단계와, 상기 수동소자 영역에 다른 마스크 패턴을 형성하고 전체 상부면에 상기 클래드층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
도 1a 내지 도 1d는 종래의 광집적 회로 제작 방법을 설명하기 위한 공정도.
도 2 내지 도 6은 본 발명에 따른 광집적 회로의 제작 방법을 설명하기 위한 공정도.
도 7a, 도 8a 및 도 9a는 도 6의 A1 - A2 부분을 절취한 상태의 단면도.
도 7b, 도 8b 및 도 9b는 도 6의 B1 - B2 부분을 절취한 상태의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 100: 기판
2, 4, 101, 104, 107: 코어층
3, 5, 7, 106, 108, 114: 클래드층
6, 109: 마스크층
102: 버퍼층
103, 105: 가이드층
110: 마스크 패턴
111, 112, 113: 전류 차단층
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2 내지 도 5는 본 발명에 따른 광집적 회로의 제작 방법을 설명하기 위한 공정도이다.
도 2를 참조하면, 기판(100) 상에 모드크기 변환기의 코어층(101)과 버퍼층(102)을 형성하고, 버퍼층(102) 상에 능동소자의 가이드층(103), 코어층(104), 가이드층(105) 및 클래드층(106)을 순차적으로 형성한다. 소정의 마스크(A)를 이용한 사진 및 식각 공정으로 수동소자 영역(B)의 클래드층(106), 가이드층(105), 코어층(104) 및 가이드층(103)을 순차적으로 제거한다. 버퍼층(102)은 InP층으로 형성한다.
도 3을 참조하면, 능동소자 영역(A)의 클래드층(106) 상에 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiN)으로 이루어진 마스크(A; 도시않됨)를 형성한 후 수동소자 영역(B)의 노출된 버퍼층(102) 상에 수동소자의 코어층(107)과 클래드층(108)을 순차적으로 형성한다.
본 실시예에서는 능동소자 영역(A)의 구조를 먼저 형성하고 수동소자 영역(B)의 구조를 형성하였으나, 수동소자 영역(B)의 구조를 먼저 형성하고 능동소자 영역(A)의 구조를 형성할 수도 있다.
도 4를 참조하면, 전체 상부면에 마스크층(109)을 형성한 후 능동소자와 수동소자 그리고 모드크기 변환기의 위쪽 도파로의 폭을 정의하기 위해 마스크층(109)을 패터닝한다.
도 5를 참조하면, 패터닝된 마스크층(109)을 식각 마스크로 이용한 반응성이온식각(RIE)과 같은 건식식각 또는 습식식각으로 능동소자 영역(A)은 클래드층(106), 가이드층(105), 코어층(104), 가이드층(103) 및 버퍼층(102) 그리고 수동소자 영역(B)은 클래드층(108), 코어층(107) 및 버퍼층(102)을 순차적으로 제거한다. 이 때 버퍼층(102)은 일부 두께만 식각한다.
도 6 및 도 7a를 참조하면, 모드크기 변환기의 아래쪽 도파로의 폭을 정의하는 마스크 패턴(110)을 형성한 후 노출된 부분의 버퍼층(102), 코어층(101) 및 기판(100)의 일부 두께를 순차적으로 식각한다.
도 7a는 능동소자 영역(A)의 A1 - A2 부분을 절취한 상태의 단면도이고, 도 7b는 수동소자 영역(B)의 B1 - B2 부분을 절취한 상태의 단면도이다.
도 8a 및 도 8b를 참조하면, 도 7a 및 도 7b와 같이 모드크기 변환기의 아래쪽 도파로의 폭을 정의하는 마스크 패턴(110)이 잔류된 상태에서 노출된 기판(100) 상에 전류 차단층(111, 112, 113)을 순차적으로 형성한다. 하나의 실시예로써, 전류 차단층(111)은 p-InP, 전류 차단층(112)은 n-InP 그리고 전류 차단층(113)은 p-InP로 형성할 수 있다. 또 하나의 예로서 전류 차단층(111)은 Fe 등과 같이 InP의 저항을 크게 하는 물질로 도핑된 반절연(semi-insulating) InP로 형성할 수 있고, 전류 차단층(112 및 113)은 n-InP로 형성할 수 있다. 본 실시예에서는 설명의 편의를 위해 전류 차단층을 이루는 층의 수를 3개로 하였으나, 이에 제한되는 것은 아니다.
도 9a 및 도 9b를 참조하면, 능동소자 영역(A)의 마스크 패턴(110)을 제거 하고, 수동소자 영역(B)의 마스크 패턴(110)이 잔류된 상태에서 전체 상부면에 능동소자의 클래드층(114)을 형성한다. 이 때 능동소자 영역(A)과 수동소자 영역(B)의 마스크 패턴(110)을 제거한 후 새로운 마스크 패턴(도시안됨)을 형성하여 수동소자 영역(B)을 가리고 클래드층(114)을 형성할 수도 있다.
상기와 같은 과정을 통해 능동소자 영역(A)에는 매몰된 릿지 스트라이프(BRS) 형태의 능동소자 예를 들어, 증폭기능을 갖는 도파로, 수동소자 영역(B)에는 딥 릿지 도파로 형태의 수동소자 예를 들어, 증폭기능이 없는 도파로, 그리고 기판에는 광섬유와의 광결합 효율을 높이기 위한 모드 크기 변환기가 형성된 광집적 회로가 제작된다.
상술한 바와 같이 본 발명은 수동소자와 능동소자의 구조를 기판 위에 각각 형성한 다음 하나의 마스크를 이용하여 수동소자와 능동소자의 도파로를 정의한다. 마스크를 이용하여 모드크기 변환기의 도파로를 정의하고, 마스크를 제거하지 않은 상태에서 전류 차단층을 형성한다. 능동소자 영역의 마스크를 제거한 후 전체 상부면을 클래드층으로 덮거나, 다른 마스크로 수동소자 영역을 가리고 클래드층을 덮는다. 따라서 하나의 마스크를 이용하여 수동소자와 능동소자의 도파로를 정의하므로써 두 광소자 간의 자동 정렬을 이룰 수 있고, 수동소자의 릿지 부분이 두꺼움으써 발생하는 문제를 피할 수 있다. 또한 모드크기 변환기도 함께 집적할 수 있다.

Claims (7)

  1. a) 능동소자 영역 및 수동소자 영역의 기판 상에 모드크기 변환기의 코어층 및 버퍼층을 형성하는 단계와,
    b) 상기 능동소자 영역의 상기 버퍼층 상에 제 1 가이드층, 코어층, 제 2 가이드층 및 클래드층을 형성하는 단계와,
    c) 상기 수동소자 영역의 상기 버퍼층 상에 코어층 및 클래드층을 형성하는 단계와,
    d) 전체 상부면에 능동소자와 수동소자 그리고 모드크기 변환기의 위쪽 도파로의 폭을 정의하기 위해 제 1 마스크 패턴을 형성하는 단계와,
    e) 상기 제 1 마스크 패턴을 식각 마스크로 이용하여 상기 능동소자 영역의 클래드층, 제 2 가이드층, 코어층, 제 1 가이드층 및 버퍼층, 그리고 상기 수동소자 영역의 클래드층, 코어층 및 버퍼층을 식각하는 단계와,
    f) 상기 모드크기 변환기의 아래쪽 도파로의 폭을 정의하는 제 2 마스크 패턴을 형성한 후 노출된 부분의 상기 버퍼층, 코어층 및 기판의 일부를 제거하는 단계와,
    g) 노출된 상기 기판 상에 다층 구조의 전류 차단층을 형성하는 단계와,
    h) 상기 능동소자 영역의 상기 제 2 마스크 패턴을 제거하고 전체 상부면에 클래드층을 형성하는 단계를 포함하는 것을 특징으로 하는 광집적 회로의 제작 방법.
  2. 제 1 항에 있어서, 상기 e) 단계의 식각은 반응성이온식각(RIE) 방법으로 실시되는 것을 특징으로 하는 광집적 회로의 제작 방법.
  3. 제 1 항에 있어서, 상기 e) 단계에서 상기 버퍼층의 일부 두께가 식각되는 것을 특징으로 하는 광집적 회로의 제작 방법.
  4. 제 1 항에 있어서, 상기 전류 차단층은 p-InP, n-InP 및 p-InP로 이루어진 것을 특징으로 하는 광집적 회로의 제작 방법.
  5. 제 1 항에 있어서, 상기 전류 차단층은 저항을 크게 하는 물질로 도핑된 반절연 InP 및 n-InP로 이루어진 것을 특징으로 하는 광집적 회로의 제작 방법.
  6. 제 5 항에 있어서, 상기 저항을 크게 하는 물질은 Fe인 것을 특징으로 하는 광집적 회로의 제작 방법.
  7. 제 1 항에 있어서, 상기 g) 단계로부터 상기 제 2 마스크 패턴을 제거하는 단계와,
    상기 수동소자 영역에 다른 마스크 패턴을 형성하고 전체 상부면에 상기 클래드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 광집적 회로의 제작 방법.
KR10-2002-0071278A 2002-11-15 2002-11-15 광집적 회로의 제작 방법 KR100440257B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0071278A KR100440257B1 (ko) 2002-11-15 2002-11-15 광집적 회로의 제작 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0071278A KR100440257B1 (ko) 2002-11-15 2002-11-15 광집적 회로의 제작 방법

Publications (2)

Publication Number Publication Date
KR20040042695A true KR20040042695A (ko) 2004-05-20
KR100440257B1 KR100440257B1 (ko) 2004-07-15

Family

ID=37339457

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0071278A KR100440257B1 (ko) 2002-11-15 2002-11-15 광집적 회로의 제작 방법

Country Status (1)

Country Link
KR (1) KR100440257B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100596510B1 (ko) * 2004-11-18 2006-07-05 한국전자통신연구원 반도체 광소자의 제조방법
KR100596509B1 (ko) * 2004-11-18 2006-07-05 한국전자통신연구원 봉우리형 도파로 집적 반도체 광소자의 제조방법
CN115132863A (zh) * 2022-07-01 2022-09-30 中国科学院半导体研究所 一种波导探测器集成芯片及其制备方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19619533A1 (de) * 1996-05-15 1997-11-20 Sel Alcatel Ag Monolithisch integriertes optisches Halbleiterbauelement
JPH11186667A (ja) * 1997-12-25 1999-07-09 Hitachi Ltd 光システム
JP3264321B2 (ja) * 1998-01-19 2002-03-11 日本電気株式会社 導波路型半導体光集積素子およびその製造方法
KR100413527B1 (ko) * 2002-01-29 2004-01-03 한국전자통신연구원 단일 집적 반도체 광소자 제작방법
KR100425588B1 (ko) * 2002-02-19 2004-04-01 한국전자통신연구원 광집적 회로의 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100596510B1 (ko) * 2004-11-18 2006-07-05 한국전자통신연구원 반도체 광소자의 제조방법
KR100596509B1 (ko) * 2004-11-18 2006-07-05 한국전자통신연구원 봉우리형 도파로 집적 반도체 광소자의 제조방법
CN115132863A (zh) * 2022-07-01 2022-09-30 中国科学院半导体研究所 一种波导探测器集成芯片及其制备方法

Also Published As

Publication number Publication date
KR100440257B1 (ko) 2004-07-15

Similar Documents

Publication Publication Date Title
US8126301B2 (en) Optical waveguide and method for producing the same
EP1400822B1 (en) Mode-field transforming planar optical waveguide device and manufacturing method
Fukazawa et al. Very compact arrayed-waveguide-grating demultiplexer using Si photonic wire waveguides
US20020191916A1 (en) Vertical waveguide tapers for optical coupling between optical fibers and thin silicon waveguides
US6621961B2 (en) Self-alignment hybridization process and component
JPH09166716A (ja) 平面型光学導波路素子
JP6065663B2 (ja) 半導体光導波路素子を作製する方法
JP2008509450A (ja) 光ファイバと一体型平面導波路との間の光結合効率を改善するためのシステム及びテーパ導波路並びにその製造方法
JP2004133446A (ja) 光モジュール及び製造方法
US7162133B2 (en) Method to trim and smooth high index contrast waveguide structures
JP4377195B2 (ja) 光モジュールの製造方法
US20040020893A1 (en) Method of producing a rib waveguide
KR100358133B1 (ko) 스트레인 분산 패드를 이용한 측면-테이퍼 도파로 제조방법과 이를 응용한 모드변환기 제조방법 및 그에 따른광소자
KR100440257B1 (ko) 광집적 회로의 제작 방법
JP3890046B2 (ja) 平面回路型光学素子の製造方法
JP5204059B2 (ja) 光検出器の製造方法
JP2005345630A (ja) 光導波路およびその製造方法
JP4195992B2 (ja) スポットサイズ変換器の製造方法
CN116953846A (zh) 具有多厚度波导芯的波导和边缘耦合器
KR100425588B1 (ko) 광집적 회로의 제조방법
JP7607085B2 (ja) フォトニック集積回路、光電子システム、及び方法
JP6461708B2 (ja) 多層光導波路およびその製造方法
JP3795848B2 (ja) 光平面回路型光学素子の製造方法
KR100563490B1 (ko) 결합 손실 온도 의존성을 억제한 실리카/폴리머하이브리드 광도파로를 이용한 광소자
KR100650820B1 (ko) 평면 광도파로 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20021115

PA0201 Request for examination
PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20040625

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20040705

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20040705

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20070702

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20080701

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20080701

Start annual number: 5

End annual number: 5

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee