KR100413527B1 - 단일 집적 반도체 광소자 제작방법 - Google Patents

단일 집적 반도체 광소자 제작방법 Download PDF

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Abstract

단일 집적 반도체 광소자 제작방법을 개시한다. 본 발명에서는 수동층 주변에 비도핑 클래드층을 형성함으로써 수동 도파로의 진행 손실을 현저히 줄인다. 따라서, 능동 도파로와 수동 도파로를 효율적으로 결합시킬 수 있다. 그리고, 활성층 주변에 상기 비도핑 클래드층과 같은 비도핑 클래드층을 이용하여 전류차단층을 형성한다. 따라서, 이온주입기와 같은 고가의 장비를 이용하지 않아도 되므로 제조단가를 낮출 수 있다.

Description

단일 집적 반도체 광소자 제작방법{Method for fabricating monolithic integrated semiconductor photonic devices}
본 발명은 반도체 광소자 제작방법에 관한 것으로, 특히 능동 도파로와 수동도파로가 하나의 기판 상에서 결합된 집적화된 반도체 광소자 제작방법에 관한 것이다.
반도체 광소자 제작방법에 있어서, 전류차단층 형성 방법으로서 일반적으로 널리 쓰이는 방법에는, p/n/p 전류차단층을 형성하는 방법과 BRS(Buried Ridge Stripe)형 전류차단층을 형성하는 방법이 있다. p/n/p 전류차단층 형성 방법은 전류차단 등 기본 성질은 우수하지만, 재현성 및 균일성 확보 측면에서, 특히 모드 변환기용 수동 도파로와 결합시켜 상하 이중구조의 도파로를 형성할 때에, 어려움을 갖는다. 이에 반하여 BRS형 전류차단층 형성 방법은 재현성, 균일성 등에서 장점을 가지고 있다.
도 1a 내지 도 1d는 이러한 BRS형 전류차단층 형성 방법을 설명하는 도면들로서, 이와 같은 방법은 미국 특허 제 6,025,207호에 개시되어 있다. 이 방법에서는 먼저, 도 1a에서와 같이 기판(10) 위에 버퍼층(11), 도파로층(12), 중간층(13) 및 활성층(14)을 성장시킨다. 다음에 도 1b에서와 같이, 활성층(14)을 라인 타입으로 패터닝하면서 활성층(14) 옆으로 드러난 중간층(13)도 약간 식각한다. 계속하여 도 1c에서와 같이 p형 클래드층(16)을 재성장시킨 뒤, 그 상부에 도전층(18)을 증착하고, 도전층(18) 상에 활성층(14)과 정렬되는 이온주입 마스크(26)를 형성한다. 이 상태에서 p형 클래드층(16) 내에 이온주입함으로써, 활성층(14) 양측에 이온주입영역(17a, 17b)을 형성한다. 이로써, 이온주입영역(17a, 17b) 사이에 채널(C)이 정의된 전류차단층이 완성된다. 도 1d를 참조하면, 마스크(26)를 제거한 다음, 도전층(18) 상에 콘택층(20)을 형성한다.
이와 같은 BRS형 전류차단층 형성 방법은 단 한번의 재성장으로 광소자를 제작할 수 있어 공정이 간단하다. 따라서, 제작에 있어서의 균일성, 재현성 등의 장점을 가진다. 그러나, 수동 도파로와의 집적화를 시도하여 단일 집적 광소자로 제작하기에는 적합하지 못하다. 단일 집적 광소자 제작에서는 활성층과 수동 도파로를 효율적으로 결합시키는 것이 핵심이지만, 종래의 BRS형 전류차단층 형성 방법에서는 p형 클래드층이 기본적으로 형성되기 때문에 활성층과 수동 도파로의 결합시 높은 도파로 손실을 가지게 된다. 그리고, 이 방법은 이온주입기를 이용하여야 하는데 이는 고가의 장비이므로 제조 단가가 높아진다.
이러한 단점을 극복하기 위하여 A. Labrousse 등은 발표 논문 "First 20Gbit/s all optical wavelength conversion with an integrated active-passive Mach-Zehnder interferometer and comparison with the similar all-active device" (OAA 2001, OWA2에 게재)에서, 수동 도파로 부분을 딥 리지(Deep Ridge)형으로 형성하고 이를 BRS형 활성층과 결합하는 방법을 제안하였다. 그러나, 딥 리지형 수동 도파로는 기본적으로 매립형 도파로보다 높은 진행 손실을 가지며 또한 매립형 능동 도파로와 딥 리지형 수동 도파로간의 급격한 구조 변화로 인하여 접합 부분에 있어 결합 효율 저하, 반사 등에서 단점을 가지게 된다.
본 발명이 이루고자 하는 기술적 과제는, 능동 도파로와 수동 도파로를 효율적으로 결합시키고 도파로 진행 손실을 최소화할 수 있는 단일 집적 반도체 광소자 제작방법을 제공하는 것이다.
도 1a 내지 도 1d는 종래 BRS(Buried Ridge Stripe)형 전류차단층 형성 방법을 설명하는 도면들이다.
도 2a 내지 도 2k는 본 발명의 일 실시예에 따라 단일 집적 반도체 광소자를 제작하는 과정을 나타내는 사시도 또는 단면도들이다.
도 3a 내지 도 3k는 본 발명의 다른 실시예에 따라 단일 집적 반도체 광소자를 제작하는 과정을 나타내는 사시도 또는 단면도들이다.
도 4는 본 발명의 또 다른 실시예를 나타내는 도면으로서, 모드 변환기가 결합된 단일 집적 반도체 광소자의 사시도이다.
<도면의 주요부분에 대한 부호설명>
110a : 모드 변환기용 도파로층, 120b : 활성층,
130a : 수동층, 155 : 비도핑 클래드층 겸 제1 전류차단층용 막질
상기 기술적 과제를 달성하기 위한, 본 발명에 따른 단일 집적 반도체 광소자 제작방법은 다음과 같다. 먼저, 제1 도전형 기판 상에 띠 모양의 활성층 및 이에 직접연결(direct butt coupling)되는 띠 모양의 수동층을 형성한다. 그리고, 수동 도파로가 형성되도록 상기 수동층 주변에 비도핑 클래드층을 형성하면서, 상기 활성층 주변에는 이온주입없이 BRS(Buried Ridge Stripe)형 전류차단층을 형성한다. 다음에, 상기 수동 도파로와 결합하는 능동 도파로가 형성되도록 상기 전류차단층이 형성된 결과물 상에 제2 도전형 전류주입층을 형성한다.
본 발명에서는 수동층 주변에 도핑이 되지 않은 클래드층을 형성하여 수동 도파로의 진행손실을 현저히 줄인다. 따라서, 능동 도파로와 수동 도파로를 효율적으로 결합시킬 수 있다. 그리고, 활성층 주변에 이온주입없이 전류차단층을 형성하므로 이온주입기와 같은 고가의 장비를 이용하지 않아도 된다. 또한, 능동 도파로와 수동 도파로를 효율적으로 결합시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해제한되어지지 않는다.
도 2a 내지 도 2k는 본 발명의 일 실시예에 따라 단일 집적 반도체 광소자를 제작하는 과정을 나타내는 사시도 또는 단면도들이다.
먼저 도 2a에서와 같이 n형 반도체 기판(100) 위에 n형 버퍼층(105)과 활성층용 제1 층(120) 및 제1 보호층(125)을 성장한다. 각 층의 형성은 MOCVD(Metal-Organic Chemical Vapor Deposition)에 의할 수 있다. 활성층용 제1 층(120)으로서 벌크 InGaAsP, MQW(Multi Quantum Well) 또는 SCH(Separate Confinement Heterostructure)를 포함한 벌크 InGaAsP나 MQW를 형성할 수 있다. 제1 보호층(125)은 활성층에 전류주입을 가능하게 하기 위하여 p형 운반자가 도핑된 InP로 형성한다.
다음, 도 2b에서와 같이 제1 보호층(125) 상에 제1 마스크(127)를 형성한다. 이를 식각 마스크로 이용한 건식식각 또는 습식식각 방법에 의하여 제1 보호층(125) 및 활성층용 제1 층(120)의 일부를 제거한다. 이에 따라, 버퍼층(105)의 상면 일부가 노출되면서 제1 보호층 패턴(125a)과 활성층용 제1 패턴(120a)이 형성된다. 제1 마스크(127)로는 실리콘 질화막과 같은 물질을 이용할 수 있다.
도 2c에 나타낸 바와 같이, 제1 마스크(127)로 피복되지 않아 드러난 버퍼층(105) 상에 활성층용 제1 패턴(120a)의 측벽과 만나는 수동층용 제2 층(130)을 선택적으로 성장시킨다. 이어서, 수동층용 제2 층(130) 상에 제2 보호층(135)을 성장시킨다. 이때 수동층용 제2 층(130)은 집적화된 반도체 광소자에서 여러 가지 기능소자를 만들기 위해 진행광의 경로를 유도하는 광 도파로로서, 진행광보다 더큰 에너지 밴드 갭을 가지는 벌크 InGaAsP 또는 MQW로 형성한다. 제2 보호층(135)은 도파로의 진행손실을 줄이기 위해 비도핑 InP를 이용한다.
도 2d에서와 같이 제1 마스크(127)를 제거한 다음, 활성층 및 그 상부의 보호층, 활성층에 직접연결되는 수동층 및 그 상부의 보호층이 띠 모양으로 형성되도록, 제1 보호층 패턴(125a) 및 제2 보호층(135) 상에 띠 모양의 제2 마스크(137)를 형성한다. 제2 마스크(137)로는 실리콘 질화막과 같은 물질을 이용할 수 있다.
계속하여 도 2e를 참조하면, 제2 마스크(127)를 이용한 건식식각에 의하여 제1 보호층 패턴(125a), 제2 보호층(135), 활성층용 제1 패턴(120a) 및 수동층용 제2 층(130)을 식각한다. 이에 따라, 띠 모양의 활성층(120b)과 그 상부의 보호층(125b), 활성층(120b)에 직접연결되는 수동층(130a) 및 그 상부의 보호층(135a)이 형성된다. 건식식각 후에는 건식식각시 발생하는 파손층을 제거하기 위해 가벼운 습식식각을 수행할 수도 있다. 활성층(120b) 및 수동층(130a)의 폭은 통상 0.5 ㎛ 내지 1.5 ㎛로 정할 수 있다.
도 2f를 참조하면, 활성층(120b) 및 그 상부의 보호층(125b), 수동층(130a) 및 그 상부의 보호층(135a)을 피복하며 활성층(120b) 및 수동층(130a)보다 넓은 폭, 예를 들어 3 ㎛ 내지 8 ㎛의 폭을 갖는 제3 마스크(147)를 형성한다. 제3 마스크(147)로서 실리콘 질화막을 이용할 수 있다.
다음에, 도 2g에서와 같이, 제3 마스크(147)를 식각 마스크로 이용하는 건식식각 또는 습식식각에 의하여 버퍼층(105)을 약간 식각한다. 식각 깊이는 2㎛ 정도로 할 수 있는데, 이는 후속 공정에서 전류차단층이 충분히 형성될 수 있도록 하기위함이다.
계속하여 도 2h 내지 도 2j를 참조한다. 도 2i는 도 2h에서 I-I' 단면, 도 2j는 도 2h에서 J-J' 단면에 해당된다. 수동층(130a) 및 그 상부의 보호층(135a)이 노출되도록, 제3 마스크(147)를 패터닝하여 제4 마스크(147a)를 형성한다. 그리고, 수동 도파로가 형성되도록 비도핑 클래드층 겸 제1 전류차단층용 막질(155)을 상기 제4 마스크(147a)로 피복되지 않은 곳에만 선택적으로 형성한다. 비도핑 클래드층 겸 제1 전류차단층용 막질(155)로서 비도핑 InP를 형성할 수 있다. 계속하여, p형 제2 전류차단층(160) 및 n형 제3 전류차단층(165)을 순차적으로 성장시킨다. 비도핑 클래드층 겸 제1 전류차단층용 막질(155)의 두께는 1.5 ㎛ 내지 2.0 ㎛이고, 제2 전류차단층(160) 및 제 3 전류차단층(165)의 두께는 각각 약 0.3 ㎛로 할 수 있다.
이에 따라, BRS형 전류차단층(155, 160, 165)이 완성된다. 여기서, p형 제2 전류차단층(160) 및 n형 제3 전류차단층(165)은 주입전류가 활성층(120b)으로 흐르도록 돕는다. 비도핑 클래드층 겸 제1 전류차단층용 막질(155) 성장시 Fe를 첨가하면 전류차단 효과를 증진시킬 수도 있다.
도 2i에서 보듯이 활성층(120b) 주변에는 도핑되지 않은 InP가 전류차단층의 역할을 하게 되나 도 2j에 나타낸 수동층(130a) 주변에는 도핑되지 않은 InP가 수동 도파로의 클래드층을 형성하게 된다. 따라서, 수동 도파로 주변은 비도핑 InP가 클래드층을 형성하게 됨에 따라 종래의 BRS형 광소자에서 발생하게 되는 p형 클래드층에 의한 높은 진행 손실을 제거할 수 있게 된다.
도 2k를 참조하면, 제4 마스크(147a)를 제거한 다음, 수동 도파로와 결합하는 능동 도파로가 형성되도록 제3 전류차단층(165)이 형성된 결과물 상에 p형 전류주입층(170)을 형성한다. 후속적으로 전극 형성을 위한 InGaAs층을 성장시킨다. 이후 리소그래피 및 선택적 습식식각을 이용하여 활성층(120b) 위에만 InGaAs층(175)을 남기고 전류주입을 위한 금속막(180)을 증착시킨 후 열처리를 마치면 능동 도파로 및 수동 도파로가 결합된 단일 집적 반도체 광소자가 제작된다. 이렇게 제작된 반도체 광소자는 도파로 진행 손실이 최소화되는 장점이 있으며, 이온주입기와 같은 고가의 장비를 이용하지 않아도 되므로 제조단가가 낮아질 수 있다.
다음에, 도 3a 내지 도 3k를 참조하여, 본 발명의 다른 실시예에 따라 단일 집적 반도체 광소자를 제작하는 과정을 설명한다. 본 실시예에서는 모드 변환기용 도파로와 집적된 반도체 광소자를 제작한다.
도 3a에서와 같이 n형 반도체 기판(100) 위에 n형 버퍼층(105)과 모드 변환기용 수동층(110), 공간층(115), 활성층용 제1 층(120) 및 제1 보호층(125)을 성장한다. 각 층의 형성은 MOCVD에 의할 수 있다. 활성층용 제1 층(120)으로서 벌크 InGaAsP, MQW 또는 SCH를 포함한 벌크 InGaAsP나 MQW를 형성할 수 있다. 제1 보호층(125)은 활성층에 전류주입을 가능하게 하기 위하여 p형 운반자가 도핑된 InP로 형성한다.
한편, 모드 변환기용 수동층(110)은 광섬유와의 결합효율을 높이기 위한 층으로서 진행광에 대한 구속력을 줄이기 위해 굴절률이 작은 에너지 밴드 갭이 큰 InGaAsP 물질로 형성하고, 공간층(115)은 활성층에서의 p-n 접합면 형성을 돕기 위해 n형 도핑이 된 InP로서 형성한다. 공간층(115)의 도핑농도는 5 ×1017cm-1내지 1×1018cm-1로 설정할 수 있다. 그리고, 공간층(115)의 두께는 0.3 ㎛ 내지 0.6 ㎛일 수 있다.
다음, 도 3b에서와 같이 제1 보호층(125) 상에 제1 마스크(127)를 형성한다. 이를 식각 마스크로 이용한 건식식각 또는 습식식각 방법에 의하여 제1 보호층(125) 및 활성층용 제1 층(120)의 일부를 제거한다. 이에 따라, 공간층(115)의 상면 일부가 노출되면서 제1 보호층 패턴(125a)과 활성층용 제1 패턴(120a)이 형성된다.
도 3c에서와 같이, 제1 마스크(127)로 피복되지 않아 드러난 공간층(115) 상에 활성층용 제1 패턴(120a)의 측벽과 만나는 수동층용 제2 층(130)을 선택적으로 성장시킨다. 수동층용 제2 층(130)으로서 벌크 InGaAsP 또는 MQW을 형성할 수 있다. 이어서, 수동층용 제2 층(130) 상에 제2 보호층(135)을 성장시킨다. 이때 수동층용 제2 층(130)은 진행광보다 더 큰 에너지 밴드 갭을 가지는 InGaAsP로 형성한다. 제2 보호층(135)은 도파로의 진행손실을 줄이기 위해 비도핑 InP를 이용한다.
도 3d에서와 같이 제1 마스크(127)를 제거한 다음, 활성층 및 그 상부의 보호층, 활성층에 직접연결되는 수동층 및 그 상부의 보호층이 띠 모양으로 형성되도록, 제1 보호층 패턴(125a)과 제2 보호층(135) 상에 띠 모양의 제2 마스크(137)를 형성한다.
도 3e를 참조하면, 제2 마스크(127)를 이용한 건식식각에 의하여 제1 보호층패턴(125a), 제2 보호층(135), 활성층용 제1 패턴(120a) 및 수동층용 제2 층(130)을 식각한다. 이에 따라, 띠 모양의 활성층(120b)과 그 상부의 보호층(125b), 활성층(120b)에 직접연결되는 수동층(130a) 및 그 상부의 보호층(135a)이 형성된다. 건식식각 후에는 건식식각시 발생하는 파손층을 제거하기 위해 가벼운 습식식각을 수행할 수도 있다.
일반적으로 광섬유와의 결합효율을 높이기 위한 모드 변환기용 도파로층은 단일 모드 형성을 위해 좁은 폭(0.5 ㎛ 내지 1.5 ㎛)을 가지는 활성층(120b) 및 수동층(130a)보다는 모드크기가 증가하여야 하므로, 더 넓은 폭을 가진다. 따라서, 도 3f에서와 같이, 활성층(120b) 및 그 상부의 보호층(125b), 수동층(130a) 및 그 상부의 보호층(135a)을 피복하며 활성층(120b) 및 수동층(130a)보다 넓은 폭, 예를 들어 3 ㎛ 내지 8 ㎛의 폭을 갖는 제3 마스크(147)를 형성한다.
다음에, 도 3g에서와 같이, 제3 마스크(147)를 식각 마스크로 이용하는 건식식각 또는 습식식각에 의하여 버퍼층(105)의 상면 일부가 노출되도록 공간층(115) 및 모드 변환기용 수동층(110)을 식각한다. 이에 의하여, 모드 변환기용 도파로층(110a, 115a)이 형성된다. 이 때 상기 노출된 버퍼층(105)도 약간 식각하는 것이 바람직한데, 이는 후속의 전류차단층이 충분히 형성될 수 있도록 하기 위함이다. 버퍼층(105)의 식각 깊이는 2㎛ 정도로 한다.
계속하여 도 3h 내지 도 3j를 참조한다. 도 3i는 도 3h에서 I-I' 단면, 도 3j는 도 3h에서 J-J' 단면에 해당된다. 수동층(130a) 및 그 상부의 보호층(135a)이 노출되도록, 모드 변환기용 도파로층(110a, 115a) 정의에 이용된 제3 마스크(147)를 패터닝하여 제4 마스크(147a)를 형성한다. 그리고, 수동 도파로가 형성되도록 비도핑 클래드층 겸 제1 전류차단층용 막질(155)을 제4 마스크(147a)로 피복되지 않은 곳에만 선택적으로 형성한다. 비도핑 클래드층 겸 제1 전류차단층용 막질(155)로서 비도핑 InP를 형성할 수 있다. 계속하여, 비도핑 클래드층 겸 제1 전류차단층용 막질(155) 상에 p형 제2 전류차단층(160) 및 n형 제3 전류차단층(165)을 순차적으로 성장시킨다. 비도핑 클래드층 겸 제1 전류차단층용 막질(155)의 두께는 1.5 ㎛ 내지 2.0 ㎛이고, 제2 전류차단층(160) 및 제 3 전류차단층(165)의 두께는 각각 약 0.3 ㎛로 할 수 있다.
이에 따라, BRS형 전류차단층(155, 160, 165)이 완성된다. 여기서, p형 제2 전류차단층(160) 및 n형 제3 전류차단층(165)은 주입전류가 활성층(120b)으로 흐르도록 돕는다. 비도핑 클래드층 겸 제1 전류차단층용 막질(155) 성장시 Fe를 첨가하면 전류차단 효과를 증진시킬 수도 있다.
도 3i에서 보듯이 활성층(120b) 주변에는 도핑되지 않은 InP가 전류차단층의 역할을 하게 되나, 도 3j에 나타낸 수동층(130a) 주변에는 도핑되지 않은 InP가 수동 도파로의 비도핑 클래드층을 형성하게 된다. 따라서, 수동 도파로 주변은 비도핑 InP가 클래드층을 형성하게 됨에 따라 종래의 BRS형 광소자에서 발생하게 되는 p형 클래드층에 의한 높은 진행 손실을 제거할 수 있게 된다.
도 3k를 참조하면, 제4 마스크(147a)를 제거한 다음, 수동 도파로와 결합하는 능동 도파로가 형성되도록 제3 전류차단층(165)이 형성된 결과물 상에 p형 전류주입층(170)을 형성한다. 후속적으로 전극 형성을 위한 InGaAs층을 성장시킨다. 이후 리소그래피 및 선택적 습식식각을 이용하여 활성층(120b) 위에만 InGaAs층(175)을 남기고 전류주입을 위한 금속막(180)을 증착시킨 후 열처리를 마치면 모드 변환기용 도파로와 집적된 반도체 광소자가 완성된다.
한편, 도 4는 본 발명의 또 다른 실시예를 나타내는 도면으로서, 수동층(130a')의 출(입)구 부분을 점차 가늘어지게 만들어 도파로 모드를 점진적으로 크게 하여 아래쪽 모드 변환기용 도파로로 전이시키는 모드 변환기가 결합된 단일 집적 반도체 광소자의 사시도이다. 수동층(130a') 및 그 상부의 보호층(135a')은 활성층(120b)의 폭과 같은 폭으로 시작하여 최소폭이 0.1 ㎛에 이르기까지 점차 줄어드는 폭을 갖는 띠 모양으로 형성된다.
이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다. 본 발명에 따른 제작방법은, 수동층과 활성층이 결합된 다양한 단일 집적 광소자, 예를 들면 공간 스위치, 파장 변환기, DBR(Distributed Bragg Reflector) 반도체 레이저, 모듈레이터 등 다양한 광소자 제작에 응용될 수 있다.
상기의 실시예들에서 명백하게 알 수 있듯이, 본 발명은 종래 BRS 구조의 p형 클래드층을 도핑이 되지 않은 클래드층으로 대체함으로써, 종래 BRS 구조의 가장 큰 단점이었던 수동 도파로의 높은 진행 손실을 크게 줄일 수 있다. 따라서, 능동 도파로와 수동 도파로를 효율적으로 결합시킨다.
그리고, 종래 BRS 구조에서 사용하던 이온주입법에 의한 전류차단층 형성방법 대신 비도핑층에 의한 전류차단층 형성하므로, 이온주입기 등의 고가의 장비를 이용하지 않아도 된다.
따라서, BRS 제작방법의 장점은 살려 균일성과 재현성은 뛰어나고, 비도핑 클래드층을 사용함으로써 종래보다는 수동 도파로의 진행 손실이 감소된 변형된 단일 집적 광소자를 제작할 수 있다.

Claims (20)

  1. 능동 도파로와 수동 도파로를 효율적으로 결합시키고 도파로 진행 손실을 최소화하기 위하여,
    제1 도전형 기판 상에 띠 모양의 활성층 및 이에 직접연결(direct butt coupling)되는 띠 모양의 수동층을 형성하는 단계;
    수동 도파로가 형성되도록 상기 수동층 주변에 비도핑 클래드층을 형성하면서, 상기 활성층 주변에는 이온주입없이 BRS(Buried Ridge Stripe)형 전류차단층을 형성하는 단계; 및
    상기 수동 도파로와 결합하는 능동 도파로가 형성되도록 상기 전류차단층이 형성된 결과물 상에 제2 도전형 전류주입층을 형성하는 단계를 포함하는 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법.
  2. 제1항에 있어서, 상기 활성층 및 수동층을 형성하는 단계는,
    상기 기판 상에 제1 도전형 버퍼층, 활성층용 제1 층, 및 제2 도전형 제1 보호층을 순차적으로 성장시키는 단계;
    상기 버퍼층의 상면 일부가 노출되도록 상기 제1 보호층 및 활성층용 제1 층을 식각하는 단계;
    상기 노출된 버퍼층 상에 상기 활성층용 제1 층의 측벽과 만나는 수동층용 제2 층을 선택적으로 성장시킨 다음, 상기 수동층용 제2 층 상에 비도핑 제2 보호층을 성장시키는 단계; 및
    상기 버퍼층의 상면 일부가 노출되면서 활성층 및 그 상부의 보호층, 수동층 및 그 상부의 보호층이 일정한 폭을 갖는 띠 모양으로 형성되도록, 상기 제1 보호층, 제2 보호층, 활성층용 제1 층 및 수동층용 제2 층을 식각하는 단계를 포함하는 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법.
  3. 제2항에 있어서, 상기 비도핑 클래드층을 형성하면서 BRS형 전류차단층을 형성하는 단계는,
    상기 활성층 및 그 상부의 보호층, 수동층 및 그 상부의 보호층을 피복하며 상기 활성층 및 수동층보다 넓은 폭을 갖는 제1 마스크를 형성하는 단계;
    상기 제1 마스크를 식각 마스크로 이용하여 상기 버퍼층을 약간 식각하는 단계;
    상기 수동층 측벽 및 그 상부의 보호층이 노출되도록 상기 제1 마스크를 패터닝하여 제2 마스크를 형성하는 단계;
    비도핑 클래드층 겸 제1 전류차단층용 막질을 상기 제2 마스크로 피복되지 않은 곳에만 선택적으로 형성하는 단계;
    상기 비도핑 클래드층 겸 제1 전류차단층용 막질 상에 제2 도전형 제2 전류차단층 및 제1 도전형 제3 전류차단층을 순차적으로 성장시키는 단계; 및
    상기 제2 마스크를 제거하는 단계를 포함하는 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법.
  4. 제3항에 있어서, 상기 버퍼층을 약간 식각하는 단계에서, 상기 버퍼층의 식각 깊이는 약 2㎛인 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법.
  5. 제1항에 있어서, 상기 전류차단층으로서 비도핑 InP, 제2 도전형 InP 및 제1도전형 InP의 삼중막을 형성하는 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법.
  6. 제5항에 있어서, 상기 비도핑 InP의 두께는 1.5 ㎛ 내지 2.0 ㎛이고, 상기 제2 도전형 InP 및 제1 도전형 InP의 두께는 각각 약 0.3 ㎛인 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법.
  7. 능동 도파로와 수동 도파로를 효율적으로 결합시키고 도파로 진행 손실을 최소화하면서 모드 변환기용 도파로와 집적하기 위하여,
    제1 도전형 기판 상에 제1 도전형 버퍼층, 모드 변환기용 수동층, 제1 도전형 공간층, 활성층용 제1 층, 및 제2 도전형 제1 보호층을 순차적으로 성장시키는 단계;
    상기 공간층의 상면 일부가 노출되도록 상기 제1 보호층 및 활성층용 제1 층을 식각하는 단계;
    상기 노출된 공간층 상에 상기 활성층용 제1 층의 측벽과 만나는 수동층용 제2 층을 선택적으로 성장시킨 다음, 상기 수동층용 제2 층 상에 비도핑 제2 보호층을 성장시키는 단계;
    상기 공간층의 상면 일부가 노출되면서 활성층 및 그 상부의 보호층, 상기 활성층에 직접연결(direct butt coupling)되는 수동층 및 그 상부의 보호층이 띠 모양으로 형성되도록, 상기 제1 보호층, 제2 보호층, 활성층용 제1 층 및 수동층용 제2 층을 식각하는 단계;
    상기 활성층 및 그 상부의 보호층, 상기 활성층에 직접연결되는 수동층 및 그 상부의 보호층을 피복하며 상기 활성층 및 수동층보다 넓은 폭을 갖는 제1 마스크를 형성하는 단계;
    상기 버퍼층의 상면 일부가 노출되도록 상기 제1 마스크를 식각 마스크로 이용하여 상기 공간층 및 모드 변환기용 수동층을 식각하면서 상기 노출된 버퍼층을 약간 식각하는 단계;
    상기 활성층에 직접연결되는 수동층 및 그 상부의 보호층이 노출되도록 상기 제1 마스크를 패터닝하여 제2 마스크를 형성하는 단계;
    수동 도파로가 형성되도록 비도핑 클래드층 겸 제1 전류차단층용 막질을 상기 제2 마스크로 피복되지 않은 곳에만 선택적으로 형성하는 단계;
    상기 비도핑 클래드층 겸 제1 전류차단층용 막질 상에 제2 도전형 제2 전류차단층 및 제1 도전형 제3 전류차단층을 순차적으로 성장시키는 단계; 및
    상기 제2 마스크를 제거한 다음, 상기 수동 도파로와 결합하는 능동 도파로가 형성되도록 상기 제3 전류차단층이 형성된 결과물 상에 제2 도전형 전류주입층을 형성하는 단계를 포함하는 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법.
  8. 제1항 또는 제7항에 있어서, 상기 활성층으로서 벌크 InGaAsP, MQW(Multi Quantum Well) 또는 SCH(Separate Confinement Heterostructure)를 포함한 벌크 InGaAsP나 MQW를 형성하는 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법.
  9. 제1항 또는 제7항에 있어서, 상기 활성층에 직접연결되는 수동층으로서 벌크 InGaAsP 또는 MQW을 형성하는것을 특징으로 하는 단일집적 반도체광소자 제작방법.
  10. 제7항에 있어서, 상기 모드 변환기용 수동층으로서 상기 활성층 및 상기 활성층에 직접연결되는 수동층보다 밴드 갭이 큰 InGaAsP를 형성하는 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법.
  11. 제3항 또는 제7항에 있어서, 상기 비도핑 클래드층 겸 제1 전류차단층용 막질로서 도핑되지 않은 InP를 형성하는 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법.
  12. 제3항 또는 제7항에 있어서, 상기 비도핑 클래드층 겸 제1 전류차단층용 막질로서 Fe 첨가된 InP를 형성하는 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법.
  13. 제7항에 있어서, 상기 제2 전류차단층 및 제3 전류차단층으로서 InP를 형성하는 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법.
  14. 제3항 또는 제7항에 있어서, 상기 비도핑 클래드층 겸 제1 전류차단층용 막질의 두께는 1.5 ㎛ 내지 2.0 ㎛이고, 상기 제2 전류차단층 및 제 3 전류차단층의 두께는 각각 약 0.3 ㎛인 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법.
  15. 제7항에 있어서, 상기 공간층의 도핑농도는 5 ×1017cm-1내지 1×1018cm-1인 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법.
  16. 제7항에 있어서, 상기 공간층의 두께는 0.3 ㎛ 내지 0.6 ㎛인 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법.
  17. 제7항에 있어서, 상기 제1 보호층, 제2 보호층, 활성층용 제1 층 및 수동층용 제2 층을 식각하는 단계는, 상기 활성층 및 그 상부의 보호층, 상기 활성층에 직접연결되는 수동층 및 그 상부의 보호층이 일정한 폭을 갖는 띠 모양으로 형성되도록 하는 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법.
  18. 제7항에 있어서, 상기 제1 보호층, 제2 보호층, 활성층용 제1 층 및 수동층용 제2 층을 식각하는 단계는, 상기 활성층 및 그 상부의 보호층은 일정한 폭을 갖는 띠 모양으로 형성하고, 상기 활성층에 직접연결되는 수동층 및 그 상부의 보호층은 활성층의 폭과 같은 폭으로 시작하여 최소폭이 0.1 ㎛에 이르기까지 점차 줄어드는 폭을 갖는 띠 모양으로 형성하는 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법.
  19. 제7항에 있어서, 상기 공간층 및 모드 변환기용 수동층을 식각하여 남겨지는 공간층 및 모드 변환기용 수동층의 폭은 3 ㎛ 내지 8 ㎛인 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법.
  20. 제7항에 있어서, 상기 공간층 및 모드 변환기용 수동층을 식각하면서 상기 노출된 버퍼층을 약간 식각하는 단계에서, 상기 버퍼층의 식각 깊이는 약 2㎛인 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법.
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