KR100520796B1 - 평면 매립형 반도체 광 증폭기의 제작 방법 - Google Patents

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Abstract

본 발명은 이중 도파로 구조의 모드 변환기가 집적된 평면 매립형 반도체 광 증폭기의 제조 방법에 관한 것으로, 기판 상에 하부 클래딩층, 하부 도파로층 및 상부 클래딩층을 성장시킨 후 절연막 패턴을 이용한 식각 공정으로 상기 상부 클래딩층, 하부 도파로층 및 하부 클래딩층의 일부 두께를 패터닝하여 하부 도파로를 형성하는 단계와, 상기 하부 클래딩층, 하부 도파로층 및 상부 클래딩층의 식각된 부분에 평탄화층을 성장시켜 표면을 평탄화하는 단계와, 상기 절연막 패턴을 제거한 후 전체 상부면에 공간층, 상부 도파로층 및 제 1 클래딩층을 성장시키는 단계와, 유전체 패턴을 이용한 식각 공정으로 상기 제 1 클래딩층, 상부 도파로층 및 공간층을 패터닝하여 수평 테이퍼 영역을 갖는 상부 도파로를 형성하는 단계와, 상기 상부 도파로의 제 1 클래딩층, 상부 도파로층 및 공간층의 식각된 부분에 제 1 전류 차단층을 성장시킨 후 상기 유전체 패턴을 제외한 부분의 노출된 제 1 전류 차단층 상에 제 2 전류 차단층을 성장시키는 단계와, 상기 유전체 패턴을 제거한 후 전체 상부면에 제 2 클래딩층을 형성하고, 상기 제 2 클래딩층과 상기 기판에 각각 전극을 형성하는 단계를 포함한다.

Description

평면 매립형 반도체 광 증폭기의 제작 방법 {Method for manufacturing semiconductor optical amplifier having planar buried heteostructure}
본 발명은 입사되는 광을 증폭하여 출력하는 반도체 광 증폭기(Semiconductor Optical Amplifier; SOA)에 관한 것으로, 더욱 상세하게는 이중 도파로 구조의 광 모드 변환기(Spot Size Converter; SSC)가 집적된 평면 매립형 구조(Planar Buried Heterostructure; PBH)의 반도체 광 증폭기 제작 방법에 관한 것이다.
일반적으로 입사되는 빛의 세기를 증폭하여 출력하는 반도체 광 증폭기는 입력부와 출력부가 서로 대칭적인 구조로 이루어지며, 모드 변환기가 집적된 반도체 광 증폭기에는 버트 접합 반도체 광 증폭기, 이중 도파로 구조 반도체 광 증폭기 등이 있다.
버트 접합 반도체 광 증폭기는 신호의 이득을 위한 능동 도파로 영역과 광 모드 변환을 위한 수동 도파로 영역으로 이루어지며, 능동 도파로와 수직 테이퍼(Vertical Taper) 형태의 수동 도파로가 수평으로 접합된다.
이중 도파로 구조의 반도체 광 증폭기는 상부 능동 도파로와 하부 수동 도파로로 이루어지며, 상부 능동 도파로가 폭이 점차적으로 감소되는 수평 테이퍼 형태로 이루어져 하부 수동 도파로와 상부 능동 도파로 사이의 효율적인 광 결합이 유도된다.
도 1a 및 도 1b는 버트 접합과 선택적 영역 성장법(Selective Area Growth; SAG)으로 제작된 종래의 반도체 광 증폭기를 도시한다.
기판(10) 상에 능동 도파로(11)와 수동 도파로(14)가 형성된 평면 매립형 구조(PBH)로서, SCH(Separated Confinement Heterostructure)층(12) 사이에 활성층(13)이 형성된 능동 도파로(11)와 수직 테이퍼 영역(16)이 형성된 수동 도파로(14)가 버트 접합(15)으로 결합된다.
이 구조의 특징은 수동 도파로(14)를 선택적 영역 성장법(SAG)으로 적층하여 능동 도파로(11)에서 멀어질수록 수동 도파로(14)의 두께는 줄어드는 반면, 광 모드의 크기는 증가하는 수직 테이퍼 구조로서, 수직 테이퍼 구조에 의해 광섬유와의 광 결합 효율이 증가된다. 상기 수직 테이퍼 구조의 수동 도파로(14)는 신호의 증폭을 목적으로 하는 능동 도파로(11)와 수평적 버트 접합(15)으로 연결되며, 수동 도파로(14)와 능동 도파로(11) 주위에 전류 차단층(17)이 형성되어 전류 주입 특성이 향상된다.
그러나 상기 구조는 굴절률이 다른 두 도파로의 버트 접합으로 인하여 접합면의 구조와 재성장시의 조건에 따라 버트 접합면에서 내부 반사와 두 도파로 사이의 광 결합 손실이 발생할 수 있으며, 선택적 영역 성장법(SAG)으로 수동 도파로(14)를 성장할 때 도파로층의 두께와 조성이 마스크 패턴의 위치에 따라 변한다. 따라서 재성장 조건이 반도체 광 증폭기의 특성에 큰 영향을 미치게 되므로 엄격한 성장 조건이 요구된다.
도 2a 및 도 2b는 수평 테이퍼 형태의 상부 도파로와 하부 도파로로 이루어진 수직 이중 도파로 구조의 종래 반도체 광 증폭기를 도시한다.
기판(20) 상에 수동 도파로(22)와 능동 도파로(23)가 형성된 수직 이중 도파로 구조로서, 신호의 이득을 위한 상부의 능동 도파로(23)와 광섬유와의 광 결합 효율을 증가시키기 위한 하부의 수동 도파로(22), 그리고 상부 능동 도파로(23)의 폭을 점차적으로 줄어들게 하여 상부 능동 도파로(23)와 하부 수동 도파로(22)의 효율적인 광 결합을 유도하는 수평 테이퍼 영역(24)으로 구성된다. 도면에서 부호 21은 p-InP 클래딩층, 부호 27은 오믹층, 부호 28은 절연막, 부호 29는 전극을 나타낸다.
이 구조의 특징은 상부 능동 도파로(23)의 끝 부분의 폭을 감소시키므로써 상부 능동 도파로(23)를 진행하는 빛이 하부 수동 도파로(22)로 손실없이 전달되며, 또한 하부 수동 도파로(22)가 얇고 굴절율이 작기 때문에 광 모드의 크기가 증가하여 양 끝단에 정렬되는 광섬유와의 광 결합 손실을 줄일 수 있다. 수평 테이퍼 영역(24)의 각이 충분히 작고 테이퍼 끝단의 폭이 작을 경우 상부 능동 도파로(23)와 하부 수동 도파로(22)의 광결합 손실이 적으며, 하부 수동 도파로(22)의 조성 및 구조를 최적화하여 광섬유와의 광결합 효율을 증대시킬 수 있다.
상기 구조에서는 전류 차단을 위해서 상부 능동 도파로(23)와 하부 수동 도파로(22)를 식각한 후 상부 클래딩층(21)을 적층하고 프로톤(Proton) 이온을 높은 에너지로 주입(Implantation)하여 전류 차단층(25)을 형성한다. 상기와 같이 프로톤 주입으로 전류 차단층(25)을 형성할 경우 상부 능동 도파로(23)와 하부 수동 도파로(22)가 InP 공간층을 사이에 두고 수직으로 형성되기 때문에 높은 에너지의 이온이 상부 능동 도파로(23)와 하부 수동 도파로(22) 영역으로 주입되어 도파로의 손상이 발생된다. 따라서 도파로의 손상을 방지하기 위해서는 프로톤 주입을 막을 수 있는 마스크 패턴을 이용해야 하는데, 이 때 마스크 패턴의 폭이 능동 도파로의 폭에 비해 넓을 경우 효과적인 전류 차단이 이루어지지 않기 때문에 마스크 패턴의 폭을 가능한 줄여야 하는 어려움이 있다. 또한, 상부 능동 도파로(23)와 하부 수동 도파로(22)를 형성하기 위한 각각의 식각 과정에서 형성되는 불필요한 면들의 영향으로 두꺼운 p-InP 클래딩층(21) 성장시 각 면에서의 성장 차이로 인하여 응력이 발생할 수 있고, 응력이 임계 응력보다 커질 경우 dislocation 등의 문제가 발생한다. 이러한 dislocation 및 비효율적인 전류 차단의 영향으로 누설전류가 발생되어 광소자의 특성이 저하될 수 있으며, 능동 도파로(23) 및 수동 도파로(22)와 p-InP 클래딩층(21)의 접합면에서 광 모드의 광 손실이 유발될 수 있다.
따라서 본 발명은 하부 수동 도파로를 형성한 후 평탄화층으로 표면의 단차를 제거하며, 이중 도파로 구조에서 전류 차단층을 이용한 평면 매립화 구조를 용이하게 구현하도록 하므로써 상기한 단점을 해소할 수 있는 평면 매립형 반도체 광 증폭기의 제작 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 기판 상에 하부 클래딩층, 하부 도파로층 및 상부 클래딩층을 성장시킨 후 절연막 패턴을 이용한 식각 공정으로 상기 상부 클래딩층, 하부 도파로층 및 하부 클래딩층의 일부 두께를 패터닝하여 하부 도파로를 형성하는 단계와, 상기 하부 클래딩층, 하부 도파로층 및 상부 클래딩층의 식각된 부분에 평탄화층을 성장시켜 표면을 평탄화하는 단계와, 상기 절연막 패턴을 제거한 후 전체 상부면에 공간층, 상부 도파로층 및 제 1 클래딩층을 성장시키는 단계와, 유전체 패턴을 이용한 식각 공정으로 상기 제 1 클래딩층, 상부 도파로층 및 공간층을 패터닝하여 수평 테이퍼 영역을 갖는 상부 도파로를 형성하는 단계와, 상기 상부 도파로의 제 1 클래딩층, 상부 도파로층 및 공간층의 식각된 부분에 제 1 전류 차단층을 성장시킨 후 상기 유전체 패턴을 제외한 부분의 노출된 제 1 전류 차단층 상에 제 2 전류 차단층을 성장시키는 단계와, 상기 유전체 패턴을 제거한 후 전체 상부면에 제 2 클래딩층을 형성하고, 상기 제 2 클래딩층과 상기 기판에 각각 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 하부 도파로를 형성하기 위한 식각 공정은 HBr계의 에천트를 사용한 습식으로 실시하며, 상기 절연막 패턴 하부의 상기 상부 클래딩층, 하부 도파로층 및 하부 클래딩층의 일부 두께가 측면 식각되도록 실시하는 것을 특징으로 한다.
상기 평탄화층은 n-InP층인 것을 특징으로 하며, 상기 제 1 전류 차단층은 p-InP층이며, 상기 제 2 전류 차단층은 n-InP층인 것을 특징으로 한다.
상기 제 2 전류 차단층 상에 p-InP층을 형성하는 단계 및 상기 전극을 형성하기 전에 상기 제 2 클래딩층 상에 오믹층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 이중 도파로 구조의 모드 변환기가 집적된 평면 매립형 반도체 광 증폭기를 설명하기 위한 개략도이다.
n-InP 기판(41) 상에 광 모드의 크기를 증가시키기 위한 하부 수동 도파로(43)와 광 신호를 증폭시키기 위한 상부 능동 도파로(48)가 수직 구조로 형성된다. 상기 하부 수동 도파로(43)와 상부 능동 도파로(48)는 0.4㎛ 두께의 n-InP 공간층(47)에 의해 분리된다. 상기 상부 능동 도파로(48)의 측면에는 도파로의 폭이 점차적으로 감소된 수평 테이퍼 영역(48a)이 형성되며, 상기 상부 능동 도파로(48)와 수평 테이퍼 영역(48a)의 측면에는 n-InP 전류 차단층(52)이 형성된다.
상기 하부 수동 도파로는 n-InP 하부 클래딩층(42), InGaAsP (λ=1.15㎛, 0.1㎛) 하부 도파로층(43) 및 n-InP 상부 클래딩층(44)으로 구성되고, 상기 상부 능동 도파로는 InGaAsP (λ=1.15㎛, 0.1㎛) SCH층(도시안됨)과 SCH층 사이에 형성된 InGaAsP (λ=1.55㎛, 0.15㎛) 활성층으로 이루어지는 상부 도파로층(48)을 포함한다. 상기 상부 능동 도파로는 1㎛의 폭으로 형성되며, 수평 테이퍼 영역(48a)은 두 단계로 폭이 감소하는데, 50㎛의 길이는 1㎛에서 0.5㎛로 폭이 감소하고, 150㎛ 길이는 0.5㎛에서 0㎛로 폭이 감소한다.
도 4a 내지 도 4e는 본 발명에 따른 이중 도파로 구조의 모드 변환기가 집적된 평면 매립형 반도체 광 증폭기의 제작 과정을 설명하기 위한 단면도이다.
도 4a를 참조하면, n-InP 기판(41) 상에 n-InP 하부 클래딩층(42), 하부 수동 도파로층(43) 및 얇은 n-InP 상부 클래딩층(44)을 성장시킨다. n-InP 상부 클래딩층(44) 상에 질화규소(SiNx)막을 증착한 후 리소그래피 방법으로 패터닝하여 하부 수동 도파로 형성을 위한 절연막 패턴(45)을 형성한다. 절연막 패턴(45)을 마스크로 이용한 습식 식각공정으로 노출된 부분의 n-InP 상부 클래딩층(44), 도파로층(43) 및 n-InP 하부 클래딩층(42)의 일부 두께를 제거하여 하부 수동 도파로를 형성한다. 이 때 HBr계의 에천트(Etchant)를 사용하여 0.3㎛ 깊이로 습식 식각함으로써 절연막 패턴(45) 하부의 n-InP 상부 클래딩층(44), 도파로층(43) 및 n-InP 하부 클래딩층(42)의 측면 식각이 이루어진다.
도 4b를 참조하면, n-InP 상부 클래딩층(44), 도파로층(43) 및 n-InP 하부 클래딩층(42)의 식각된 부분에 n-InP 평탄화층(46)을 성장시켜 표면을 평탄화한다. 평탄화 단계는 이중 도파로 구조의 모드 변환기를 제작함에 있어 전류 차단층을 형성하는 평면 매립형 구조를 용이하게 구현하기 위한 본 발명의 핵심 과정으로, 기판 표면의 단차를 제거함으로써 하부 수동 도파로 위에 상부 능동 도파로층을 성장시킬 때 단차로 인한 응력에 의해 활성층의 특성이 저하되거나 변하는 것을 방지한다.
도 4c를 참조하면, 상기 절연막 패턴(45)을 제거한 후 평탄화된 전체 구조 상부에 n-InP 공간층(47), 상부 능동 도파로층(48) 및 얇은 p-InP층(49)을 성장시킨다. 상기 상부 능동 도파로층(48)은 SCH층과 활성층으로 형성하며, 상기 수평 테이퍼 영역(48a)이 형성될 부분이 하부 수동 도파로층(43)의 폭에 비해 넓게 형성한다. 이 때 상부 능동 도파로층(48)의 중앙부 1㎛ 영역을 제외한 부분은 수평 테이퍼 영역(48a)의 형성을 위해 후속 습식 식각공정으로 제거되기 때문에 활성층의 성장에 영향을 미치지 않는다.
도 4d를 참조하면, 상기 p-InP층(49) 상에 질화규소(SiNx)막과 같은 유전체막을 증착한 후 리소그래피 공정으로 상부 능동 도파로 형성을 위한 감광막 패턴(도시않됨)을 형성한다. 상기 유전체막은 플라즈마 화학 기상 증착법 (Plasma Enhanced Chemical Vapor Deposition; PECVD)으로 형성한다.
감광막 패턴을 마스크로 이용한 반응성 이온식각(Magnetically Enhanced RIE; MERIE) 공정으로 상기 유전체막을 패터닝하여 상부 능동 도파로 영역은 1.6㎛의 폭을 가지며, 테이퍼 영역(48a)의 끝단은 0.6㎛의 폭을 갖는 유전체 패턴(50)을 형성한다. 상기 유전체 패턴(50)을 마스크 이용한 HBr 습식 식각으로 노출된 부분의 p-InP층(49), 상부 능동 도파로층(48) 및 n-InP 공간층(47)을 제거한다. 이 때 측면 식각에 의해 발생되는 언더컷(undercut)을 이용하여 상부 능동 도파로 영역의 폭을 1㎛, 테이퍼 영역(48a) 끝단의 폭을 0㎛로 조절할 수 있다.
도 4e를 참조하면, 상기 p-InP층(49), 상부 능동 도파로층(48) 및 n-InP 공간층(47)이 제거된 부분에 p-InP 전류 차단층(51)을 성장시킨 후 상기 유전체 패턴(50)을 제외한 부분의 노출된 p-InP 전류 차단층(51) 상에 n-InP 전류 차단층(52) 및 얇은 p-InP층(53)을 성장시킨다.
도 4f를 참조하면, 상기 유전체 패턴(50)을 제거하고, 전체 상부면에 p-InP 클래딩층(54)을 형성한 후 주입 전류의 확산을 방지하기 위하여 상기 p-InP 클래딩층(54) 상에 p-InGaAs 오믹(ohmic)층(55)을 형성한다. 전체 상부면에 질화 규소막(56)을 형성한 후 상기 p-InGaAs 오믹층(55)의 소정 부분이 노출되도록 패터닝하고, 상기 p-InGaAs 오믹층(55)을 포함하는 상기 질화 규소막(56) 상에 p형 금속 전극(57)을 형성한다. 상기 기판(41)의 하부에는 n형 전극(도시안됨)이 형성되며, 상기 반도체 광 증폭기의 단면은 TiO2/SiO2 무반사막으로 코팅하여 출사면에서의 반사율이 감소되도록 한다.
상기 실시예의 성장 공정은 유기 금속 화학 기상 증착법(Metal-Organic Chemical Vapor Deposition; MOCVD)을 이용하며, 상기 하부 수동 도파로 및 상부 능동 도파로에 격자 주기를 형성하여 내부 공진현상이 발생되도록 함으로써 반도체 광 증폭기의 이득이 고정되도록 할 수 있다.
도 5a 내지 도 5c는 본 발명에 따라 제작된 반도체 광 증폭기의 단면을 도시한 SEM 사진으로서, 도 5a는 활성층 영역이 포함된 도 3의 A11 - A12 부분을 절취한 단면을, 도 5b는 테이퍼 영역 끝단인 도 3의 B11 - B12 부분을 절취한 단면을, 도 5c는 출사면 끝단인 도 3의 C11 - C12 부분을 절취한 단면을 도시한다.
도 6은 광섬유에 대한 이득을 주입 전류에 대하여 측정한 그래프로서, 주입 신호의 파장(λ)은 1.55㎛, 입사 신호의 세기(Pin)는 -20dBm에서 광섬유에 대한 이득 특성을 나타낸다.
도 7은 주입 전류에 대한 ASE(Amplified Spontaneous Emission)를 TE 모드와 TM 모드에 대하여 도시한 그래프로서, 선 A는 TE 모드를, 선 B는 TM 모드를 나타내며, 선 C는 ASE의 피크 파장에서의 ASE 리플(ripple)을 도시한다.
도 8은 본 발명에 따라 제작된 반도체 광 증폭기의 far field 패턴을 도시한 그래프로서, 선 D는 수직을, 선 E는 수평을 나타낸다.
도 9는 본 발명에 따라 제작된 반도체 광 증폭기의 광 정렬 허용 오차를 도시한 그래프로서, 선 F는 수평을, 선 G는 수직을 나타낸다.
이상에서 설명한 본 발명은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함으로 본 발명이 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
상술한 바와 같이 본 발명은 하부 수동 도파로 형성을 위한 식각 공정 후 식각된 부분에 n-InP 평탄화층을 성장시켜 표면의 단차를 제거한다. 그러므로 상부 도파로를 형성할 때 표면의 단차로 인한 응력에 의해 활성층의 특성이 저하되거나 변하지 않으므로 광섬유와의 광결합 효율이 향상된다. 또한, 본 발명은 이중 도파로 구조에서 전류 차단층을 이용한 평면 매립화 구조를 용이하게 구현하도록 하므로써 소자의 특성이 균일하게 유지되고 주입 전류 특성이 향상되도록 한다.
도 1a는 수직 테이퍼 구조의 광 모드 변환기가 집적된 종래의 평면 매립형 구조(PBH) 반도체 광 증폭기를 설명하기 위한 개략도.
도 1b는 도 1a의 A1 - A2 부분을 절취한 단면도.
도 2a는 이중 도파로 구조의 광 모드 변환기가 집적된 종래의 매립형 리지 구조(BRS) 반도체 광 증폭기를 설명하기 위한 개략도.
도 2b는 도 2a의 B1 - B2 부분을 절취한 단면도.
도 3은 본 발명에 따른 이중 도파로 구조의 모드 변환기가 집적된 평면 매립형 반도체 광 증폭기를 설명하기 위한 개략도.
도 4a 내지 도 4e는 본 발명에 따른 이중 도파로 구조의 모드 변환기가 집적된 평면 매립형 반도체 광 증폭기의 제작 과정을 설명하기 위한 단면도.
도 5a 내지 도 5c는 본 발명에 따른 반도체 광 증폭기의 단면을 도시한 SEM 사진.
도 6은 본 발명에 따른 반도체 광 증폭기의 광섬유에 대한 이득 특성을 나타낸 그래프.
도 7은 본 발명에 따른 반도체 광 증폭기의 TE 및 TM 모드에 대한 ASE(Amplified Spontaneous Emission) 스펙트라(spectra) 그래프.
도 8은 본 발명에 따른 반도체 광 증폭기의 Far Field Pattern 곡선을 나타낸 그래프.
도 9는 본 발명에 따른 반도체 광 증폭기의 광 정렬 허용 오차를 나타낸 그래프.
<도면의 주요 부분에 대한 부호의 설명>
10, 20, 41: n-InP 기판 11, 23: 능동 도파로
12: SCH층 13: 활성층
14, 22: 수동 도파로 15: 버트 접합
16: 수직 테이퍼 영역 17: 전류 차단층
21: p-InP 클래딩층 24, 48a: 수평 테이퍼 영역
25: 전류차단층 27, 55: 오믹층
28: 절연막 29, 57: 전극
42: n-InP 하부 클래딩층 43: 하부 도파로층
44: n-InP 상부 클래딩층 45: 절연막 패턴
46: n-InP 평탄화층 47: n-InP 공간층
48: 상부 도파로층 49: p-InP층
50: 유전체 패턴 51: p-InP 전류 차단층
52: n-InP 전류 차단층 53: 얇은 p-InP층
54: p-InP 클래딩층 56: 질화 규소막

Claims (7)

  1. 기판 상에 하부 클래딩층, 하부 도파로층 및 상부 클래딩층을 성장시킨 후 절연막 패턴을 이용한 식각 공정으로 상기 상부 클래딩층, 하부 도파로층 및 하부 클래딩층의 일부 두께를 패터닝하여 하부 도파로를 형성하는 단계와,
    상기 하부 클래딩층, 하부 도파로층 및 상부 클래딩층의 식각된 부분에 평탄화층을 성장시켜 표면을 평탄화하는 단계와,
    상기 절연막 패턴을 제거한 후 전체 상부면에 공간층, 상부 도파로층 및 제 1 클래딩층을 성장시키는 단계와,
    유전체 패턴을 이용한 식각 공정으로 상기 제 1 클래딩층, 상부 도파로층 및 공간층을 패터닝하여 수평 테이퍼 영역을 갖는 상부 도파로를 형성하는 단계와,
    상기 상부 도파로의 제 1 클래딩층, 상부 도파로층 및 공간층의 식각된 부분에 제 1 전류 차단층을 성장시킨 후 상기 유전체 패턴을 제외한 부분의 노출된 제 1 전류 차단층 상에 제 2 전류 차단층을 성장시키는 단계와,
    상기 유전체 패턴을 제거한 후 전체 상부면에 제 2 클래딩층을 형성하고, 상기 제 2 클래딩층과 상기 기판에 각각 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 평면 매립형 반도체 광 증폭기의 제작 방법.
  2. 제 1 항에 있어서, 상기 하부 도파로를 형성하기 위한 식각 공정은 HBr계의 에천트를 사용한 습식으로 실시하며, 상기 절연막 패턴 하부의 상기 상부 클래딩층, 하부 도파로층 및 하부 클래딩층의 일부 두께가 측면 식각되도록 실시하는 것을 특징으로 하는 평면 매립형 반도체 광 증폭기의 제작 방법.
  3. 제 1 항에 있어서, 상기 평탄화층은 n-InP층인 것을 특징으로 하는 평면 매립형 반도체 광 증폭기의 제작 방법.
  4. 제 1 항에 있어서, 상기 제 1 전류 차단층은 p-InP층이며, 상기 제 2 전류 차단층은 n-InP층인 것을 특징으로 하는 평면 매립형 반도체 광 증폭기의 제작 방법.
  5. 제 1 항에 있어서, 상기 제 2 전류 차단층 상에 p-InP층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 평면 매립형 반도체 광 증폭기의 제작 방법.
  6. 제 1 항에 있어서, 상기 제 1 및 제 2 클래딩층은 p-InP층인 것을 특징으로 하는 평면 매립형 반도체 광 증폭기의 제작 방법.
  7. 제 1 항에 있어서, 상기 전극을 형성하기 전에 상기 제 2 클래딩층 상에 오믹층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 평면 매립형 반도체 광 증폭기의 제작 방법.
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