KR20060074997A - 반도체장치 및 그의 제조 방법 - Google Patents

반도체장치 및 그의 제조 방법 Download PDF

Info

Publication number
KR20060074997A
KR20060074997A KR1020040113541A KR20040113541A KR20060074997A KR 20060074997 A KR20060074997 A KR 20060074997A KR 1020040113541 A KR1020040113541 A KR 1020040113541A KR 20040113541 A KR20040113541 A KR 20040113541A KR 20060074997 A KR20060074997 A KR 20060074997A
Authority
KR
South Korea
Prior art keywords
film
silicon substrate
semiconductor device
gate
forming
Prior art date
Application number
KR1020040113541A
Other languages
English (en)
Inventor
최익수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040113541A priority Critical patent/KR20060074997A/ko
Publication of KR20060074997A publication Critical patent/KR20060074997A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET

Abstract

본 발명은 모우트에 게이트폴리실리콘잔막이 잔류하는 것을 구조적으로 방지할 수 있는 트렌치형 소자분리막을 갖는 반도체 장치 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치의 제조 방법은 실리콘기판 내에 소정 깊이를 갖는 트렌치를 형성하는 단계, 상기 트렌치에 갭필되는 소자분리막을 형성하는 단계, 상기 소자분리막과 실리콘기판의 경계부분에 발생된 모우트를 채우는 모우트채움막을 형성하는 단계, 상기 실리콘기판 상에 게이트절연막을 형성하는 단계, 및 상기 게이트절연막 상에 게이트패턴을 형성하는 단계를 포함하고, 이와 같이 본 발명은 모우트에 모우트채움막을 미리 형성해주므로써 게이트패터닝시 게이트폴리실리콘 잔막을 안정적으로 제어하여 게이트패턴간 브릿지를 방지할 수 있으므로 반도체장치의 수율 및 신뢰성을 향상시킬 수 있는 효과가 있다.
트렌치, 소자분리막, 모우트, 모우트채움막, 게이트패터닝, 게이트폴리실리콘잔막

Description

반도체장치 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1a 및 도 1b는 종래 기술에 따른 트렌치형 소자분리막을 갖는 반도체 장치의 제조 방법을 도시한 공정 단면도,
도 1c는 종래기술에 따른 게이트폴리실리콘잔막을 나타낸 도면,
도 1d는 종래기술에 따른 게이트폴리실리콘잔막에 의한 게이트패턴간 브릿지를 나타낸 도면,
도 2는 본 발명의 실시예에 따른 반도체장치의 구조를 도시한 구조단면도,
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 실리콘기판 22 : 패드산화막
23 : 패드질화막 24 : 트렌치
25 : 측벽산화막 26 : 라이너질화막
27 : 갭필절연막 28, 28a : 모우트채움막
29 : 게이트절연막 30 : 게이트폴리실리콘막
31 : 게이트텅스텐실리사이드막 32 : 게이트하드마스크질화막
200 : 소자분리막
300 : 게이트패턴
본 발명은 반도체 제조 기술에 관한 것으로, 특히 트렌치형 소자분리막을 갖는 반도체 장치 및 그의 제조 방법에 관한 것이다.
트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 장치의 디자인 룰(design rule)의 감소에 따른 소자분리막의 열화와 같은 공정의 불안정 요인과, 버즈비크(bird's beak)에 따른 활성영역의 감소와 같은 문제점을 근본적으로 해결할 수 있는 소자분리 공정으로 적용되고 있으며, 1G DRAM 또는 4G DRAM급 이상의 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.
일반적인 STI 공정은 실리콘 기판 상에 패드 산화막 및 질화막을 형성하고, 이를 선택 식각하여 트렌치 마스크를 형성한 다음, 패터닝된 질화막을 식각 마스크로 사용하여 실리콘 기판을 건식 식각함으로써 트렌치를 형성하고, 계속하여 일련의 트렌치 측벽 희생산화 공정(건식 식각에 의한 실리콘 표면의 식각 결함의 제거 목적) 및 트렌치 측벽 재산화 공정을 실시한 후, 트렌치 매립용 산화막을 증착하여 트렌치를 매립하고, 화학기계적연마(chemicalmechanical polishing, CMP) 공정을 실시한 다음, 질화막 및 패드 산화막을 제거하여 소자 분리막을 형성하게 된다.
그러나, 이러한 트렌치 소자분리 공정에서는, 질화막 제거 공정 이후에 행해지는 습식 식각 과정에서 소자분리막이 등방성 식각되어 활성영역과 소자분리막의 계면 부분 즉, 소자분리막 상부 모서리에서 소자분리막이 활성영역보다 낮아지는 모우트(moat)가 발생하게 된다.
도 1a 및 도 1b는 종래 기술에 따른 트렌치형 소자분리막을 갖는 반도체 장치의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, STI 공정을 이용하여 실리콘 기판(11)을 소정 깊이로 식각하여 트렌치(12)를 형성하고, 트렌치(12)에 매립되는 소자분리막(13)을 형성한다. 이때, 소자분리막(13)은 트렌치(12) 바닥 및 측벽에 형성된 측벽산화막(13a), 측벽산화막(13a) 상에 형성된 라이너질화막(13b) 그리고, 라이너질화막(13b) 상에서 트렌치(12)를 갭필하도록 형성된 갭필절연막(13c)으로 구성되며, 갭필절연막(13c)은 고밀도플라즈마산화막(High Density Plasma Oxide)이다.
위와 같이, 소자분리막(13)을 형성하는 동안 소자분리막(13)과 실리콘기판(11)의 경계 부분에 모우트(Moat, M)가 발생된다.
도 1b에 도시된 바와 같이, 실리콘기판(11) 상에 게이트절연막(14)을 형성하고, 게이트절연막(14) 상에 게이트 폴리실리콘막(15), 게이트텅스텐실리사이드막(16) 및 게이트하드마스크질화막(17)을 차례로 적층한다.
이어서, 후속 공정으로 게이트패터닝 공정을 진행하여 게이트패턴을 형성한 다.
상기한 게이트패터닝 공정시 모우트(M)에도 게이트폴리실리콘막(15)이 채워지므로 게이트패터닝 공정시 과도식각(Over etch)을 수반한다. 즉, 게이트패터닝 공정시 식각시 타겟(T1)은 모우트(M)에 증착된 게이트폴리실리콘막(15)까지 과도식각할 수 있는 타겟을 갖는다.
그러나, 종래기술은 다음과 같은 문제점이 있다.
도 1c는 종래기술에 따른 게이트폴리실리콘잔막을 나타낸 도면이고, 도 1d는 종래기술에 따른 게이트폴리실리콘잔막에 의한 게이트패턴간 브릿지를 나타낸 도면이다.
도 1c를 참조하면, 종래 기술은 게이트패턴(100) 형성후에 모우트(M)에서 게이트폴리실리콘잔막(15a)이 발생하고 있다.
위와 같은 게이트폴리실리콘잔막(15a)은 반도체장치의 크기가 작아짐에 따라 모우트(M)의 종횡비가 증가하면 더욱 제거가 어렵게 되는 문제가 있다. 또한, 게이트패터닝 공정시 식각시 과도식각을 증가시키는데에도 한계가 있으며, 모우트 특성상 깊고 협소하여 과도식각을 수반하는 식각타겟(T1)의 조절만으로는 게이트폴리실리콘잔막(15a)을 충분히 제거하기가 어렵다. 그리고, 반도체장치의 속도증대를 위해 게이트절연막(14)의 두께가 얇아져 과도식각에 대한 마진도 점차 줄어드는 추세이다.
따라서, 종래 기술은 후속 게이트패터닝후에 모우트(M)에 잔류하는 게이트폴리실리콘잔막(15a)을 제거하지 못하면, 도 1d에 도시된 것처럼 모우트(M)에 잔류하 는 게이트폴리실리콘잔막(15a)에 의해 게이트패턴(100)간 브릿지(bridge)가 발생하는 등 반도체장치의 안정성 및 수율을 악화시키는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 모우트에 게이트폴리실리콘잔막이 잔류하는 것을 구조적으로 방지할 수 있는 트렌치형 소자분리막을 갖는 반도체 장치 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치는 실리콘기판, 상기 실리콘기판 내에 소정 깊이로 형성된 트렌치, 상기 트렌치에 갭필된 소자분리막, 상기 소자분리막과 실리콘기판의 경계부분에 형성된 모우트에 채워진 모우트채움막, 상기 실리콘기판 상에 형성된 게이트절연막, 및 상기 게이트절연막 상에 형성된 게이트패턴을 포함하는 것을 특징으로 하고, 상기 모우트채움막은 LP-TEOS, PE-TEOS, HTO, BPSG, PSG, SOG 또는 HDP 중에서 선택되는 것을 특징으로 한다.
그리고, 반도체장치의 제조 방법은 실리콘기판 내에 소정 깊이를 갖는 트렌치를 형성하는 단계, 상기 트렌치에 갭필되는 소자분리막을 형성하는 단계, 상기 소자분리막과 실리콘기판의 경계부분에 발생된 모우트를 채우는 모우트채움막을 형성하는 단계, 상기 실리콘기판 상에 게이트절연막을 형성하는 단계, 및 상기 게이트절연막 상에 게이트패턴을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 모우트채움막을 형성하는 단계는 상기 소자분리막과 실리콘기판의 경계부분에 발생된 모우트를 채울때까지 전면에 절연막을 형성하는 단계, 및 상기 소자분리막, 상기 실리콘기판 및 상기 절연막의 표면이 동일한 평면 상에 위치할 때까지 상기 절연막을 화학적기계적연마하여 상기 모우트채움막을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 절연막을 선택적으로 제거하는 단계는 상기 실리콘기판의 표면 위에서 일정 두께(d)로 잔류할 때까지 진행하는 단계, 및 상기 실리콘기판 표면 위에 잔류하는 절연막을 선택적으로 습식식각하는 단계를 포함하는 것을 특징으로 하며, 상기 모우트채움막은 LP-TEOS, PE-TEOS, HTO, BPSG, PSG, SOG 또는 HDP 중에서 선택되는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체장치의 구조를 도시한 구조단면도이다.
도 2에 도시된 바와 같이, 실리콘기판(21), 실리콘기판(21) 내에 소정 깊이로 형성된 트렌치(24), 트렌치(24)에 갭필된 소자분리막(200), 소자분리막(200)과 실리콘기판(21)의 경계부분에 형성된 모우트에 채워진 모우트채움막(28a), 실리콘기판(21) 상에 형성된 게이트절연막(29), 및 게이트절연막(29) 상에 형성된 게이트패턴(300)을 포함한다.
도 2에서, 소자분리막(200)은 트렌치(24)의 바닥 및 측벽에 형성된 측벽산화막(25), 측벽산화막(25) 상의 라이너질화막(26) 및 라이너질화막(26) 상에서 트렌치(24)를 갭필하도록 형성된 갭필절연막(27)으로 구성된다.
그리고, 게이트패턴(300)은 게이트폴리실리콘막(30), 게이트텅스텐실리사이드막(31) 및 게이트하드마스크질화막(32)의 순서로 적층된 것이다.
도 2와 같이, 본 발명의 반도체장치는 소자분리막(200)과 실리콘기판(21)의 경계지역에 발생된 모우트에 모우트채움막(28a)을 미리 채워넣으므로써 게이트패턴(300)을 형성하기 위한 게이트패터닝 공정시 모우트에 게이트폴리실리콘 잔막이 발생되는 것을 구조적으로 방지하고 있다.
위와 같은 반도체장치에서 모우트채움막(28a)은 산화막 물질로 형성하는데, 바람직하게 모우트채움막(28a)은 LP-TEOS(Low Pressure-Tetra Ethyl Ortho Silicate), PE-TEOS(Plasma Enhanced-TEOS), HTO(High Temperature Oxide), BPSG(Boro Phophorous Silicate Glass), PSG(Phospho Silicate Glass), SOG(Spin On Glass) 또는 HDP(High Density Plasma oxide) 중에서 선택된다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 실리콘 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 순차적으로 형성한다. 여기서, 패드질화막(23)은 이후의 식각 저지막의 역할을 하고 또한 이후의 화학적기계적연마(CMP) 공정시 연마 스톱층(stop layer)의 역할도 한다. 바람직하게 패드산화막(22)은 50Å∼300Å 정도의 두께를 갖는 실 리콘산화막(SiO2)이고, 패드질화막(23)은 300Å∼1000Å 정도의 두께를 가지는 실리콘질화막(Si3N4)이다.
다음으로, 패드질화막(23) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 소자분리마스크(도시 생략)를 형성한 후, 소자분리마스크를 식각배리어로 패드질화막(23)과 패드산화막(22)을 순차적으로 식각한다.
이어서, 소자분리마스크를 제거한 후에, 패드질화막(23)을 식각배리어로 패드산화막(22) 식각후 노출된 실리콘기판(21)을 소정 깊이로 식각하여 트렌치(24)를 형성한다.
다음으로, 측벽산화(Wall oxidation)를 진행하여 트렌치(24)의 측벽 및 바닥에 측벽산화막(wall oxide, 25)을 형성한다. 이때, 측벽산화막(25)을 형성하기 위한 측벽산화 공정은 900℃∼1000℃의 온도범위에서 건식산화(dry oxidation)를 이용하여 60Å∼120Å 두께로 형성한다.
다음으로, 측벽산화막(25)을 포함한 전면에 라이너질화막(26)을 증착한 후, 라이너질화막(26) 상에 트렌치(24)를 모두 채울때까지 고밀도플라즈마 방식의 갭필절연막(27)을 증착한다.
다음으로, 패드질화막(23)의 표면이 드러날때까지 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 통해 갭필절연막(27)을 평탄화한다.
도 3b에 도시된 바와 같이, 패드질화막(23)을 인산(H3PO4)과 같은 습식용액을 이용하여 제거한다. 이때, 패드산화막(23)과 측벽산화막(25)은 인산에 대해 선 택비를 가지므로 식각되지 않으며, 질화막질인 라이너질화막(26)이 수직방향으로 일부가 식각된다.
다음으로, 패드산화막(22)을 불산(HF) 용액을 이용하여 제거한다.
상기 패드산화막(22) 제거후에 트렌치(24)에 갭필되는 형태를 갖는 소자분리막(200)은 트렌치(24)의 바닥 및 측벽에 형성된 측벽산화막(25), 측벽산화막(25) 상의 라이너질화막(26) 및 라이너질화막 상에서 트렌치(24)를 갭필하도록 형성되는 갭필절연막(27)으로 구성된다.
위와 같이, 소자분리막(200) 형성전에는 패드질화막 제거 공정동안 라이너질화막의 수직 방향 식각으로 인해 모우트(M)가 발생되며, 이러한 모우트(M)는 후속 공정을 거침에 따라 더욱 깊어진다.
예컨대, 패드산화막(22) 제거후에 웰(Well) 및 문턱전압 조절(Threshold adjusment)을 위해 진행하는 이온주입공정시 사용하는 스크린산화막(Screen oxide) 공정(도시 생략)을 진행한다. 즉, 패드산화막(22) 제거후 스크린산화막 전세정(Pre-cleaning) 공정을 진행하고, 여기에 스크린산화막을 증착한 후 웰 및 문턱전압조절을 위한 이온주입 공정을 진행하고, 스크린산화막을 제거한다.
전술한 바와 같은 패드산화막 제거 및 스크린산화막 공정과 같이 전세정 공정들을 진행하면, 소자분리막(200)과 실리콘기판(21)의 경계부분에 깊어진 모우트(M)가 존재하게 된다.
본 발명은 모우트(M)의 위치를 실리콘기판(21)의 표면과 평행한 선상으로 끌어올릴 수 있는 방법이다. 즉, 소자분리막(200), 모우트(M) 및 실리콘기판(21)의 표면을 나란히 정렬시키는 방법이다.
도 3c에 도시된 바와 같이, 모우트(M)를 채울때까지 전면에 절연막(28)을 형성하는데, 이하 '모우트채움막(28)'이라 약칭하기로 한다. 이때, 모우트채움막(28)은 산화막으로 형성하는데, LP-TEOS(Low Pressure-Tetra Ethyl Ortho Silicate), PE-TEOS(Plasma Enhanced-TEOS), HTO(High Temperature Oxide), BPSG(Boro Phophorous Silicate Glass), PSG(Phospho Silicate Glass), SOG(Spin On Glass) 또는 HDP(High Density Plasma oxide) 중에서 선택된다.
그리고, 모우트채움막(28)은 모우트(M)의 깊이에 따라 그 두께가 다르지만 바람직하게는 100Å∼10000Å 두께로 증착하므로써 모우트(M)를 완전히 채운다.
도 3d에 도시된 바와 같이, 화학적기계적연마(CMP) 공정을 진행하여 모우트채움막(28)을 평탄화시킨다.
예컨대, 소자분리막(200), 실리콘기판(21) 그리고 모우트채움막(28)의 표면이 동일한 평면 상에 위치할 때까지(즉, 수평이 되도록) 모우트채움막(28)을 연마한다.
한편, 모우트채움막(28)의 연마 공정시 실리콘기판(21) 위에 일정 두께(d)를 남기는데, 이는 화학적기계적연마공정시의 물리적 충격으로부터 실리콘기판(21)의 표면이 손상되는 것을 방지하기 위한 것이다.
예컨대, 모우트채움막(28)의 연마공정시 실리콘기판(21) 위에 잔류시키는 모우트채움막(28)의 두께(d)는 0Å<d<200Å 범위가 바람직하다.
도 3e에 도시된 바와 같이, 습식딥(Wet dip)을 진행하여 실리콘기판(21) 위 에 잔류하는 모우트채움막(28)을 제거해주어, 모우트(M)에만 모우트채움막(28a)을 잔류시킨다. 이때, 습식딥 공정은 모우트채움막(28)이 산화막질이므로 불산 용액이 채워진 용기(Bath)에서 진행한다.
도 3f에 도시된 바와 같이, 표면이 노출된 실리콘기판(21)을 포함한 전면에 게이트절연막(29)을 형성하고, 게이트절연막(29) 상에 게이트 폴리실리콘막(30), 게이트텅스텐실리사이드막(31) 및 게이트하드마스크질화막(32)을 차례로 적층한다.
이어서, 후속 공정으로 게이트패터닝 공정을 진행하여 게이트패턴(300)을 형성한다.
상기 게이트패터닝 공정시 모우트(M)에 모우트채움막(28a)이 채워진 상태이므로, 게이트폴리실리콘막(30)이 모우트(M)에 채워지지 않고, 이로써 게이트패터닝 공정시 과도식각타겟을 설정할 필요가 없다.
따라서, 게이트패터닝 공정시 식각타겟을 실리콘기판(21) 표면을 기준으로 'T2'로 설정하여 진행해도 되고, 이로써 게이트폴리실리콘막(30) 식각후에 모우트에 게이트폴리실리콘 잔막이 근본적으로 발생되지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 모우트에 모우트채움막을 미리 형성해주므로써 게이트패터닝시 게이트폴리실리콘 잔막을 안정적으로 제어하여 게이트패턴간 브릿지를 방지할 수 있으므로 반도체장치의 수율 및 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (9)

  1. 실리콘기판;
    상기 실리콘기판 내에 소정 깊이로 형성된 트렌치;
    상기 트렌치에 갭필된 소자분리막;
    상기 소자분리막과 실리콘기판의 경계부분에 형성된 모우트에 채워진 모우트채움막;
    상기 실리콘기판 상에 형성된 게이트절연막; 및
    상기 게이트절연막 상에 형성된 게이트패턴
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 모우트채움막은,
    산화막인 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 모우트채움막은,
    LP-TEOS, PE-TEOS, HTO, BPSG, PSG, SOG 또는 HDP 중에서 선택되는 것을 특 징으로 하는 반도체 장치.
  4. 실리콘기판 내에 소정 깊이를 갖는 트렌치를 형성하는 단계;
    상기 트렌치에 갭필되는 소자분리막을 형성하는 단계;
    상기 소자분리막과 실리콘기판의 경계부분에 발생된 모우트를 채우는 모우트채움막을 형성하는 단계;
    상기 실리콘기판 상에 게이트절연막을 형성하는 단계; 및
    상기 게이트절연막 상에 게이트패턴을 형성하는 단계
    을 포함하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 모우트채움막을 형성하는 단계는,
    상기 소자분리막과 실리콘기판의 경계부분에 발생된 모우트를 채울때까지 전면에 절연막을 형성하는 단계; 및
    상기 소자분리막, 상기 실리콘기판 및 상기 절연막의 표면이 동일한 평면 상에 위치할 때까지 상기 절연막을 화학적기계적연마하여 상기 모우트채움막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체장치의 제조 방법.
  6. 제4항 또는 제5항에 있어서,
    상기 모우트채움막은,
    LP-TEOS, PE-TEOS, HTO, BPSG, PSG, SOG 또는 HDP 중에서 선택되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항에 있어서,
    상기 절연막을 선택적으로 제거하는 단계는,
    상기 실리콘기판의 표면 위에서 일정 두께(d)로 잔류할 때까지 진행하는 단계; 및
    상기 실리콘기판 표면 위에 잔류하는 절연막을 선택적으로 습식식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체장치의 제조 방법.
  8. 제7항에 있어서,
    상기 실리콘기판의 표면 위에서 잔류하는 상기 절연막의 두께 d는,
    0Å<d<200Å 범위인 것을 특징으로 하는 반도체장치의 제조 방법.
  9. 제7항에 있어서,
    상기 절연막의 습식식각은, 습식딥 공정을 이용하는 것을 특징으로 하는 반도체장치의 제조 방법.
KR1020040113541A 2004-12-28 2004-12-28 반도체장치 및 그의 제조 방법 KR20060074997A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040113541A KR20060074997A (ko) 2004-12-28 2004-12-28 반도체장치 및 그의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040113541A KR20060074997A (ko) 2004-12-28 2004-12-28 반도체장치 및 그의 제조 방법

Publications (1)

Publication Number Publication Date
KR20060074997A true KR20060074997A (ko) 2006-07-04

Family

ID=37167604

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040113541A KR20060074997A (ko) 2004-12-28 2004-12-28 반도체장치 및 그의 제조 방법

Country Status (1)

Country Link
KR (1) KR20060074997A (ko)

Similar Documents

Publication Publication Date Title
KR20060011537A (ko) 반도체소자의 소자분리 방법
KR100701998B1 (ko) 소자분리막 형성방법 및 이를 이용한 반도체장치의 제조방법
KR100854870B1 (ko) 반도체 소자의 제조방법
KR100596876B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR20060074997A (ko) 반도체장치 및 그의 제조 방법
KR100567872B1 (ko) 반도체 제조 장치에서의 소자 분리막 형성 방법
KR100478488B1 (ko) 반도체 소자 및 그 제조 방법
KR100478266B1 (ko) 반도체 제조 장치에서의 소자 분리 방법
KR100871374B1 (ko) 반도체소자의 트렌치소자분리막 평탄화방법
KR100800106B1 (ko) 반도체 소자의 트렌치 절연막 형성 방법
KR100422357B1 (ko) 반도체 소자의 트렌치 절연막 형성 방법
KR100567027B1 (ko) 얕은 트렌치 아이솔레이션 구조를 사용하는 소자에서 험프특성을 최소화하는 방법
KR100829369B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100849361B1 (ko) 반도체 소자의 제조 방법
KR100922962B1 (ko) 반도체 소자의 제조방법
KR20060011612A (ko) 반도체소자의 소자분리 방법
KR20090122693A (ko) 반도체 소자의 소자 분리막 형성 방법
KR20050040574A (ko) 모우트 지역의 레시듀 방지를 위한 반도체 소자의 제조 방법
KR20030001875A (ko) 반도체 소자의 소자분리막 형성방법
KR20060011614A (ko) 반도체소자의 소자분리 방법
KR20040087457A (ko) 반도체소자의 소자분리막 형성방법
KR20020017763A (ko) 반도체 소자의 소자분리막 형성방법
KR20050002047A (ko) 트렌치형 소자분리막을 갖는 반도체 소자의 제조 방법
KR20050002037A (ko) 반도체 소자의 소자분리막 형성 방법
KR20050118511A (ko) 반도체소자의 소자분리 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination