KR20050002047A - 트렌치형 소자분리막을 갖는 반도체 소자의 제조 방법 - Google Patents

트렌치형 소자분리막을 갖는 반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 게이트전극의 식가타겟을 줄이면서 모우트에 잔류하는 잔막을 제거하여 게이트전극간 브릿지를 방지할 수 있는 트렌치형 소자분리막을 갖는 반도체 소자의 제조 방법을 제공하기 위한 것으로, 본 발명은 반도체 기판 내에 소자 분리를 위한 트렌치를 형성하는 단계, 상기 트렌치를 제1절연막으로 매립하여 탑코너에 모우트가 발생된 소자분리막을 형성하는 단계, 상기 소자분리막의 모우트를 제2절연막으로 채우는 단계, 상기 반도체 기판 상에 게이트절연막과 게이트전극층을 차례로 형성하는 단계, 및 상기 게이트전극층을 식각하여 게이트전극을 형성하는 단계를 포함하여, 모우트를 실리콘기판 표면과 실질적으로 평행하게 끌어올리므로써 소자분리막의 탑코너에 발생되는 모우트에 게이트전극의 잔막이 잔류할 수 있는 문제를 근본적으로 방지한다.

Description

트렌치형 소자분리막을 갖는 반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH TRENCH TYPE ISOLATION}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 트렌치형 소자분리막을 갖는 반도체 소자의 제조 방법에 관한 것이다.
트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드산화막의 열화와 같은 공정의 불안정 요인과, 버즈비크(bird's beak)에 따른 활성영역의 감소와 같은 문제점을 근본적으로 해결할 수 있는 소자분리 공정으로 적용되고 있으며, 1G DRAM 또는 4G DRAM급 이상의 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.
종래의 STI 공정은 실리콘 기판 상에 패드 산화막 및 질화막을 형성하고, 이를 선택 식각하여 트렌치 마스크를 형성한 다음, 패터닝된 질화막을 식각 마스크로 사용하여 실리콘 기판을 건식 식각함으로써 트렌치를 형성하고, 계속하여 일련의 트렌치 측벽 희생산화 공정(건식 식각에 의한 실리콘 표면의 식각 결함의 제거 목적) 및 트렌치 측벽 재산화 공정을 실시한 후, 트렌치 매립용 산화막을 증착하여 트렌치를 매립하고, 화학기계적연마(chemicalmechanical polishing, CMP) 공정을 실시한 다음, 질화막 및 패드 산화막을 제거하여 소자 분리막을 형성하게 된다.
그러나, 이러한 종래의 트렌치 소자분리 공정에서는, 질화막 제거 공정 이후에 행해지는 습식 식각 과정에서 필드산화막이 등방성 식각되어 활성영역과 필드 영역의 계면 부분 즉, 필드산화막 상부 모서리에서 필드산화막이 활성영역보다 낮아지는 모우트(moat)가 발생하게 된다.
도 1a 및 도 1b는 종래 기술에 따른 트렌치형 소자분리막을 갖는 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, STI법을 이용하여 실리콘 기판(11)을 소정 깊이로 식각하여 트렌치(12)를 형성하고, 트렌치(12)에 매립되는 소자분리막(13)을 형성한다. 이때, 소자분리막(13)과 실리콘기판(11)의 경계부분에 모우트(M)가 발생되고 있다.
도 1b에 도시된 바와 같이, 실리콘기판(11) 상에 게이트산화막(14)과 게이트전극층(15)을 증착한 후, 게이트전극층(15)과 게이트산화막(14)을 순차적으로 패터닝하여 게이트전극을 형성한다.
이때, 모우트(M)에도 게이트전극층(15)이 증착되므로 게이트전극 형성시 과도식각(Over etch)을 수반한다. 게이트전극 식각시 타겟(T1)은 모우트(M)에 증착된 게이트전극층(15)까지 과도식각할 수 있는 깊이를 갖는다.
그러나, 종래 기술은 소자의 크기가 작아짐에 따라 모우트(M)의 종횡비가 증가하여 모우트(M)에서의 게이트전극층 잔막(15a)의 제거가 더욱더 어렵게 되는 문제가 있다. 또한, 게이트전극 식각시 과도식각을 증가시키는데에도 한계가 있으며, 모우트 특성상 깊고 협소하여 과도식각을 수반하는 식각타겟(T1)의 조절만으로는 잔막(15a)을 제거하기가 어렵다. 그리고, 소자의 속도증대를 위해 게이트산화막(14)의 두께가 낮아져 과도식각에 대한 마진도 점차 줄어드는 추세이다.
따라서, 종래 기술은 후속 게이트전극 패터닝후에 모우트(M)에 잔류하는 게이트전극층 잔막(15a)을 제거하지 못하면, 도 1b에 도시된 것처럼 모우트에 잔류하는 잔막(15a)에 의해 게이트전극간 브릿지(bridge)가 발생하는 등 소자의 안정성 및 수율을 악화시키는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 게이트전극의 식가타겟을 줄이면서 모우트에 잔류하는 잔막을 제거하여 게이트전극간 브릿지를 방지할 수 있는 트렌치형 소자분리막을 갖는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b는 종래 기술에 따른 트렌치형 소자분리막을 갖는 반도체 소자의 제조 방법을 도시한 공정 단면도,
도 2a 내지 2e는 본 발명의 제1실시예에 따른 트렌치형 소자분리막을 갖는 반도체 소자의 제조 방법을 도시한 공정 단면도,
도 3a 내지 및 도 3e는 본 발명의 제2실시예에 따른 트렌치형 소자분리막을 갖는 반도체 소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 실리콘 기판 22 : 트렌치
23 : 소자분리막 24 : 웰
25a : 절연막 26 : 게이트절연막
27 : 폴리실리콘막
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 반도체 기판 내에 소자 분리를 위한 트렌치를 형성하는 단계, 상기 트렌치를 제1절연막으로 매립하여 탑코너에 모우트가 발생된 소자분리막을 형성하는 단계, 상기 소자분리막의 모우트를 제2절연막으로 채우는 단계, 상기 반도체 기판 상에 게이트절연막과 게이트전극층을 차례로 형성하는 단계, 및 상기 게이트전극층을 식각하여 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 소자분리막의 모우트를 제2절연막으로 채우는 단계는 상기 소자분리막의 모우트를 포함한 상기 반도체 기판 상에 제2절연막을 형성하는 단계, 및 상기 반도체 기판의 표면이 드러나는 타겟으로 상기 제2절연막을 전면식각하여 상기 모우트를 상기 제2절연막으로 채우는 단계를 포함하는 것을 특징으로 하며, 또는 상기 소자분리막의 모우트를 제2절연막으로 채우는 단계는 상기 소자분리막의 모우트를 포함한 상기 반도체 기판 상에 제2절연막을 형성하는 단계, 및 상기 반도체 기판 상부에 소정 두께로 잔류시키는 타겟으로 상기 제2절연막을 전면식각하여 상기 모우트를 상기 제2절연막으로 채우는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 트렌치형 소자분리막을 갖는 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 실리콘기판(21)을 소정 깊이로 식각한 트렌치(22)에 매립되는 소자분리막(23)을 형성한다. 이때, 소자분리막(23)의 탑코너는 종래 기술과 같이 모우트(M)가 발생되고 있다. 여기서, 소자분리막(23)은 고밀도플라즈마(HDP) 방식의 산화막을 주로 이용한다.
다음으로, 이온주입을 통해 웰(24)을 형성한다. 한편, 웰(24) 형성후에 문턱전압 조절을 위한 불순물의 이온주입이 수반될 수 있다.
도 2b에 도시된 바와 같이, 모우트(M)를 채울때까지 실리콘기판(21) 전면에 절연막(25)을 증착한다. 이때, 절연막(25)은 LP-TEOS(Low Pressure Tetra Ethyl Ortho Silicate), PE-TEOS(Plasma Enhanced TEOS), HTO(High Temperature Oxide), BPSG(Boro Phospho Silicate Glass), PSG(Phosphorous Silicate Glass), SOG(Spin On Glass) 및 HDP(High Density Plasam) 산화막으로 이루어진 그룹중에서 선택된다. 그리고, 절연막(25)의 두께는 모우트의 깊이에 따라 변화될 수 있는데, 바람직하게는 100Å∼10000Å의 범위이다.
도 2c에 도시된 바와 같이, 실리콘기판(21)의 표면이 드러날때까지 절연막(25)을 전면식각한다. 이때, 전면식각후 절연막(25a)은 소자분리막(23)의 모우트(M)를 채우는 형태로 잔류하고, 소자분리막(23)의 상단부가 식각되어 실리콘기판(21)과 소자분리막(23)의 상단부가 실질적으로 평탄화된다. 즉, 소자분리막(23), 모우트(M) 및 실리콘기판(21)의 표면이 평행하도록 전면식각하므로써 종래 실리콘기판 아래에 위치하던 모우트를 실리콘기판의 표면과 평행하게 끌어올린다.
한편, 절연막(25a)의 전면식각으로 인해 실리콘기판(21)이 손상될 수 있는데, 이때, 실리콘기판(21) 표면의 손상 정도를 0Å∼200Å로 조절한다.
도 2d에 도시된 바와 같이, 전면식각된 결과물 전면에 게이트산화막(26)을 증착하고, 게이트산화막(26) 상에 폴리실리콘막(27), 텅스텐실리사이드막(28) 및 하드마스크 질화막(29)의 순서로 적층한다. 이때, 소자분리막의 모우트(M)에 미리 절연막(25a)이 채워져 있으므로, 모우트(M)에 폴리실리콘막(27)이 증착되는 것이 근본적으로 방지된다. 한편, 절연막(25a)의 전면식각으로 인해 손상된 실리콘기판(21) 표면은 게이트산화막(26) 형성시 회복된다.
도 2e에 도시된 바와 같이, 게이트전극을 정의하는 감광막패턴(도시 생략)을 식각마스크로 하여 하드마스크 질화막(29)을 식각하고, 감광막패턴을 제거한다. 그리고 나서, 하드마스크 질화막(29)을 식각마스크로 하여 텅스텐실리사이드막(28), 폴리실리콘막(27) 및 게이트산화막(26)을 순차적으로 패터닝하여폴리사이드(polycide) 구조의 게이트전극을 완성한다.
도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 트렌치형 소자분리막을 갖는 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 실리콘기판(21)을 소정 깊이로 식각한 트렌치(22)에 매립되는 소자분리막(23)을 형성한다. 이때, 소자분리막(23)의 탑코너는 종래 기술과 같이 모우트(M)가 발생되고 있다. 여기서, 소자분리막(23)은 고밀도플라즈마(HDP) 방식의 산화막을 주로 이용한다.
다음으로, 이온주입을 통해 웰(24)을 형성한다. 한편, 웰(24) 형성후에 문턱전압 조절을 위한 불순물의 이온주입이 수반될 수 있다.
도 3b에 도시된 바와 같이, 모우트(M)를 채울때까지 실리콘기판(21) 전면에 절연막(25)을 증착한다. 이때, 절연막(25)은 LP-TEOS, PE-TEOS, HTO, BPSG, PSG, SOG 및 HDP 산화막으로 이루어진 그룹중에서 선택된다. 그리고, 절연막(25)의 두께는 모우트의 깊이에 따라 변화될 수 있는데, 바람직하게는 100Å∼10000Å의 범위이다.
도 3c에 도시된 바와 같이, 실리콘기판(21)의 표면상에 절연막(25a)이 일정 두께로 잔류할 때까지 절연막(25)을 전면식각한다. 이때, 전면식각후 절연막(25a)이 소자분리막(23)의 모우트(M)를 채운다. 즉, 모우트(M)를 채우도록 절연막(25a)을 형성하므로써 종래 실리콘기판 아래에 위치하던 모우트를 실리콘기판(21)의 표면과 평행하게 끌어올린다.
한편, 절연막(25a)은 전면식각으로 인한 실리콘기판(21) 표면의 손상을 방지하기 위해 0Å∼200Å 두께로 잔류시킨다.
도 3d에 도시된 바와 같이, 다음으로, 실리콘기판(21) 상에 잔류하는 절연막(25a)을 추가로 습식식각하여 모우트에만 절연막(25b)을 잔류시킨 후, 전면식각된 결과물 전면에 게이트산화막(26)을 증착하고, 게이트산화막(26) 상에 폴리실리콘막(27), 텅스텐실리사이드막(28) 및 하드마스크 질화막(29)의 순서로 적층한다. 이때, 소자분리막의 모우트(M)에 미리 절연막(25b)이 채워져 있으므로, 모우트(M)에 폴리실리콘막(27)이 증착되는 것이 근본적으로 방지된다.
도 3e에 도시된 바와 같이, 게이트전극을 정의하는 감광막패턴(도시 생략)을 식각마스크로 하여 하드마스크 질화막(29)을 식각하고, 감광막패턴을 제거한다. 그리고 나서, 하드마스크 질화막(29)을 식각마스크로 하여 텅스텐실리사이드막(28), 폴리실리콘막(27) 및 게이트산화막(26)을 순차적으로 패터닝하여 폴리사이드(polycide) 구조의 게이트전극을 완성한다.
위와 같은 실시예들에 따르면, 모우트에 잔막이 잔류하지 않도록 과도식각타겟을 설정할 필요없이 모우트를 실리콘기판 표면과 평행하도록 끌어올리므로써 모우트에 게이트전극용 잔막이 근본적으로 잔류하지 않도록 한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 모우트에 잔류하는 게이트전극용 도전막의 잔막을 근본적으로 억제하여 게이트전극간 브릿지를 최소화할 수 있으므로 소자의 수율 및 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (7)

  1. 반도체 기판 내에 소자 분리를 위한 트렌치를 형성하는 단계;
    상기 트렌치를 제1절연막으로 매립하여 탑코너에 모우트가 발생된 소자분리막을 형성하는 단계;
    상기 소자분리막의 모우트를 제2절연막으로 채우는 단계;
    상기 반도체 기판 상에 게이트절연막과 게이트전극층을 차례로 형성하는 단계; 및
    상기 게이트전극층을 식각하여 게이트전극을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 소자분리막의 모우트를 제2절연막으로 채우는 단계는,
    상기 소자분리막의 모우트를 포함한 상기 반도체 기판 상에 제2절연막을 형성하는 단계; 및
    상기 반도체 기판의 표면이 드러나는 타겟으로 상기 제2절연막을 전면식각하여 상기 모우트를 상기 제2절연막으로 채우는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 제2절연막의 전면식각시, 상기 드러나는 반도체 기판의 손실되는 두께를 0Å∼200Å으로 조절하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 소자분리막의 모우트를 제2절연막으로 채우는 단계는,
    상기 소자분리막의 모우트를 포함한 상기 반도체 기판 상에 제2절연막을 형성하는 단계;
    상기 반도체 기판 상부에 소정 두께로 잔류시키는 타겟으로 상기 제2절연막을 전면식각하여 상기 모우트를 상기 제2절연막으로 채우는 단계; 및
    상기 반도체 기판 상부에 잔류하는 제2절연막을 습식식각하여 상기 모우트에만 상기 제2절연막을 잔류시키는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 제2절연막의 전면식각시, 잔류하는 상기 제2절연막의 소정 두께를 0Å∼200Å으로 조절하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제2항 또는 제4항에 있어서,
    상기 제2절연막은 LP-TEOS, PE-TEOS, HTO, BPSG, PSG, SOG 및 HDP 산화막으로 이루어진 그룹중에서 선택되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 제2절연막은 100Å∼10000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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