KR20050068306A - 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법 - Google Patents

반도체 소자의 셀로우 트렌치 소자분리막 제조 방법 Download PDF

Info

Publication number
KR20050068306A
KR20050068306A KR1020030099529A KR20030099529A KR20050068306A KR 20050068306 A KR20050068306 A KR 20050068306A KR 1020030099529 A KR1020030099529 A KR 1020030099529A KR 20030099529 A KR20030099529 A KR 20030099529A KR 20050068306 A KR20050068306 A KR 20050068306A
Authority
KR
South Korea
Prior art keywords
film
hard mask
trench
mechanical polishing
chemical mechanical
Prior art date
Application number
KR1020030099529A
Other languages
English (en)
Inventor
장성호
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR1020030099529A priority Critical patent/KR20050068306A/ko
Publication of KR20050068306A publication Critical patent/KR20050068306A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법에 관한 것으로, 특히 소자분리막 형성 시에 캐핑막을 제거하기 위해 화학적기계적연마 공정뿐만 아니라 추가 버핑 화화적기계적연마 공정을 실시함으로써, 하드 마스크막 상부에 형성된 질화막인 캐핑막을 완전히 제거하여 후속되는 하드 마스크막 제거 공정에서 하드 마스크막을 완전히 제거할 수 있는 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법을 제공하는데 있다. 이를 위하여 본 발명은, 반도체 기판 상부에 패드 절연막, 하드 마스크막 및 캐핑막을 순차적으로 형성하는 단계와, 캐핑막 및 하드 마스크막을 건식 식각하여 패터닝하고, 캐핑막 및 하드 마스크막 패턴에 의해 드러난 패드 절연막 및 반도체 기판을 설정된 깊이로 식각하여 셀로우 트렌치를 형성하는 단계와, 반도체 기판의 셀로우 트렌치를 완전히 갭필하도록 갭필 절연막을 형성하고 그 표면을 화학적기계적연마 공정으로 평탄화하는 단계와, 화학적기계적연마 공정이후 추가 버핑 공정을 진행하여 식각 잔류물질을 제거하는 단계를 포함한다.

Description

반도체 소자의 셀로우 트렌치 소자분리막 제조 방법{METHOD FOR FABRICATING STI OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 고집적 반도체 소자에서 소자간 분리를 위한 반도체 소자의 셀로우 트렌치 소자분리(STI: Shallow Trench Isolation)막 제조 방법에 관한 것이다.
현재 반도체장치의 제조기술의 발달과 그 응용분야가 확장되어 감에 따라 반도세 소자의 집적도 증가에 대한 연구 및 개발이 급속도로 발전되고 있다. 이러한 반도체 소자의 집적도 증가에 따라 미세 공정기술을 기본으로 한 반도체 소자의 미세화에 대한 연구가 진행되어 오고 있다. 반도체 소자의 미세화 기술에 있어서, 소자를 집적화하기 위하여 소자 사이를 분리하는 소자분리막의 축소 기술이 중요한 항목중의 하나로 대두되었다.
종래의 소자분리기술로는 반도체기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리막을 형성하는 LOCOS(LOCal Oxidation of Silicon) 기술이 있는데, 이 기술은 소자분리막의 측면확산를 원하지 않는 부분에 산화막이 형성되는 것에 의해 소자분리막의 폭을 감소시키는데 한계가 있었다. 그래서, 소자설계치수가 서브미크론(submicron) 이하로 줄어드는 반도체 소자에 있어서는 LOCOS 기술의 적용이 불가능하기 때문에 새로운 소자분리 기술이 필요하게 되었다.
이에 등장한 셀로우 트렌치 소자분리(STI) 기술은 반도체기판에 식각 공정으로 셀로우 트렌치(shallow trench)를 형성하고 셀로우 트렌치에 절연물질을 매립함으로써 LOCOS에 비해 소자분리영역의 축소가 가능해졌다.
도 1a 내지 도 1h는 종래 기술에 의한 반도체 소자의 셀로우 트렌치 소자분리막의 제조 공정을 나타낸 공정 순서도이다. 이들 도면들을 참조하면 종래 기술의 셀로우 트렌치 소자분리막 제조 공정은 다음과 같다.
도 1a 및 도 1b에 도시된 바와 같이, 반도체 기판(10)으로서 실리콘 기판에 버퍼 역할을 하는 패드 산화막(pad oxide)(SiO2)(12)을 열산화 공정으로 100Å∼200Å 성장시키고 그 위에 하드 마스크(hard mask)막(14)으로서 실리콘 질화막(Si3N4)을 1000Å∼2000Å정도 증착한다.
그리고 도 1c에 도시된 바와 같이, 하드 마스크막(14) 상부에 반도체 소자의 활성 영역과 셀로우 트렌치 소자분리영역을 정의하는 모트 패턴(moat pattern)(16)을 형성한다. 이때 모트 패턴(16)은 포토레지스트(photo resist)를 도포하고 셀로우 트렌치 소자분리막(STI)의 마스크 패턴을 이용하여 포토레지스트를 노광 및 현상하여 제조한다.
그 다음 도 1d에 도시된 바와 같이, 모트 패턴(16)을 이용한 건식 식각(dry etch)공정으로 적층된 하드 마스크막(14)과 패드 산화막(12)을 패터닝한다.
그런 다음 도 1e에 도시된 바와 같이, 하드 마스크막(14) 및 패드 산화막(12)의 패턴에 의해 드러난 반도체 기판(10)을 소정 깊이, 예컨대 3000Å∼5000Å로 건식 식각하여 이후 셀로우 트렌치 소자분리막이 제조될 셀로우 트렌치(18)를 형성한 후에 모트 패턴(16)을 제거한다.
도면에 미도시되어 있지만, 상기 결과물의 셀로우 트렌치(18) 내측면과 패드 산화막(12) 및 하드 마스크막(14)의 측면에 라이너(linear) 절연막으로서 실리콘 산화막(SiO2)을 얇게 형성한다.
그런 다음 도 1f에 도시된 바와 같이, 셀로우 트렌치가 매립되도록 갭필(gap-fill) 절연막(20)으로서 실리콘산화막(SiO2) 또는 TEOS(tetraetylorthosilicate)를 증착한다.
그리고 도 1g에 도시된 바와 같이, 하드 마스크막(14)이 드러날 때까지 갭필 절연막(20) 및 라이너 절연막을 화학적기계적연마(CMP : Chemical Mechanical Polishing)로 식각하여 그 표면을 평탄화(20a)한다.
그리고나서, 도 1h에 도시된 바와 같이, 인산 용액 등으로 하드 마스크막(14)을 제거하고 세정 공정으로 패드 산화막(12)을 제거하여 종래 기술에 의한 셀로우 트렌치 소자분리막(20a)을 완성한다.
그러나, 상기와 같은 하드 마스크막(14) 제거하는 세정 공정에서 반도체 기판(10) 표면 전체적으로 트렌치 영역의 패터닝된 부위의 다양한 밀도차와 실리콘 산화막으로 이루어진 패드 산화막(12)과 질화막으로 이루어진 하드 마스크막(14)간의 낮은 선택비로 인하여, 도 2에 도시된 바와 같이, 패드 산화막(12)의 상부에 하드 마스크막(14)이 완전히 제거되지 않고 남게 되는 문제점이 있으며, 이는 이후 형성되는 트랜지스터에 치명적인 결함 유발시킨다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 소자분리막 형성 시에 캐핑막을 제거하기 위해 화학적기계적연마 공정뿐만 아니라 추가 버핑 화화적기계적연마 공정을 실시함으로써, 하드 마스크막 상부에 형성된 질화막인 캐핑막을 완전히 제거하여 후속되는 하드 마스크막 제거 공정에서 하드 마스크막을 완전히 제거할 수 있는 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 소자 분리를 위한 셀로우 트렌치 소자분리막을 제조하는 방법에 있어서, 상기 반도체 기판 상부에 패드 절연막, 하드 마스크막 및 캐핑막을 순차적으로 형성하는 단계와, 상기 캐핑막 및 하드 마스크막을 건식 식각하여 패터닝하고, 상기 캐핑막 및 하드 마스크막 패턴에 의해 드러난 상기 패드 절연막 및 반도체 기판을 설정된 깊이로 식각하여 셀로우 트렌치를 형성하는 단계와, 상기 반도체 기판의 셀로우 트렌치를 완전히 갭필하도록 갭필 절연막을 형성하고 그 표면을 화학적기계적연마 공정으로 평탄화하는 단계와, 상기 화학적기계적연마 공정이후 추가 버핑 공정을 진행하여 식각 잔류물질을 제거하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대해 설명하고자 한다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 셀로우 트렌치 소자분리막 제조 과정을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 버퍼 역할을 하는 패드 산화막(pad oxide)(SiO2)(102)을 열산화 공정으로 100Å∼200Å 성장시키고 그 위에 하드 마스크(hard mask)막(104)으로서 실리콘 질화막(Si3N4)을 1000Å∼2000Å정도 증착한 후 하드 마스크막(104)의 상부에 캐핑막(106)으로서 TEOS막을 증착한다. 그런 다음 캐핑막(106), 하드 마스크막(104)과 패드 산화막(102)을 패터닝한 후 캐핑막(106), 하드 마스크막(104) 및 패드 산화막(102)의 패턴에 의해 드러난 반도체 기판(100)을 소정 깊이, 예컨대 2㎛∼4㎛로 건식 식각하여 이후 셀로우 트렌치 소자분리막이 제조될 셀로우 트렌치(108)를 형성한다.
그런 다음 도 3b에 도시된 바와 같이, 셀로우 트렌치(108)가 매립되도록 갭필(gap-fill) 절연막(110)으로서 실리콘산화막(SiO2) 또는 TEOS(tetraetylorthosilicate)를 증착한다.
그리고 도 3c에 도시된 바와 같이, 하드 마스크막(104)이 드러날 때까지 갭필 절연막(110)을 화학적기계적연마(CMP : Chemical Mechanical Polishing)로 습식 식각하여 그 표면을 평탄화하여 트렌치(108)를 갭필한 소자분리막(110a)한다. 이때, 화학적 기계적연마 공정은 패드 절연막(102)의 식각 선택비가 하드 마스크막(104)보다 20%∼30% 높은 슬러리를 사용하여 진행된다.
그러나, 이러한 화학적기계적연마 공정 시에 반도체 기판(100)의 각기 다른 패턴 밀도로 인하여 캐핑막(106)이 완전히 제거되지 않고 하드 마스크막(104)의 상부에 잔존하게 된다. 이러한 잔존하는 캐핑막(106)은 후술되는 하드 마스크막(104) 제거 공정에 간섭 영향을 주어 하드 마스크막(104) 제거 공정에서 하드 마스크막(104)이 제대로 제거되지 않는다.
이런 이유, 도 3d에 도시된 바와 같이, 하드 마스크막(104)의 상부에 잔존하는 캐핑막(106)을 제거하기 위해 추가 버핑(buffing) 화학적기계적연마 공정을 실시하여 잔존하는 캐핑막(106) 제거시킨다. 이러한 추가 버핑 화학적기계적연마 공정은 하드 마스크막(104)의 식각 선택비가 패드 절연막(102) 보다 20%∼30% 낮은 슬러리를 이용하여 실시한다.
그리고나서, 도 3e에 도시된 바와 같이, 인산 용액 등으로 하드 마스크막(104)을 제거한다.
이상 설명한 바와 같이, 본 발명은 소자분리막 형성 시에 캐핑막을 제거하기 위해 화학적기계적연마 공정뿐만 아니라 추가 버핑 화화적기계적연마 공정을 실시함으로써, 하드 마스크막 상부에 형성된 질화막인 캐핑막을 완전히 제거하여 후속되는 하드 마스크막 제거 공정에서 하드 마스크막이 남게 되는 문제점을 해결할 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
도 1a 내지 도 1h는 종래 기술에 의한 반도체 소자의 셀로우 트렌치 소자분리막 제조 과정을 도시한 흐름도이고,
도 2는 종래 기술에 의한 반도체 소자의 셀로우 트렌치 소자분리막 제조 공정 시 문제점을 설명하기 위한 도면이고,
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 셀로우 트렌치 소자분리막 제조 과정을 도시한 흐름도이다.

Claims (4)

  1. 반도체 소자 분리를 위한 셀로우 트렌치 소자분리막을 제조하는 방법에 있어서,
    상기 반도체 기판 상부에 패드 절연막, 하드 마스크막 및 캐핑막을 순차적으로 형성하는 단계와,
    상기 캐핑막 및 하드 마스크막을 건식 식각하여 패터닝하고, 상기 캐핑막 및 하드 마스크막 패턴에 의해 드러난 상기 패드 절연막 및 반도체 기판을 설정된 깊이로 식각하여 셀로우 트렌치를 형성하는 단계와,
    상기 반도체 기판의 셀로우 트렌치를 완전히 갭필하도록 갭필 절연막을 형성하고 그 표면을 화학적기계적연마 공정으로 평탄화하는 단계와,
    상기 화학적기계적연마 공정이후 추가 버핑 공정을 진행하여 식각 잔류물질을 제거하는 단계
    를 포함하는 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법.
  2. 제 1항에 있어서,
    상기 화학적기계적연마 공정시 식각 타겟은 상기 하드 마스크막인 것을 특징으로 하는 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법.
  3. 제 1항에 있어서,
    상기 화학적기계적연마 공정시 상기 패드 절연막의 식각 선택비가 상기 하드 마스크막보다 20%∼30% 높은 슬러리를 사용하는 것을 특징으로 하는 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법.
  4. 제 1항에 있어서,
    상기 버핑 공정시 상기 하드 마스크막의 식각 선택비가 상기 패드 절연막보다 20%∼30% 낮은 슬러리를 사용하는 것을 특징으로 하는 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법.
KR1020030099529A 2003-12-30 2003-12-30 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법 KR20050068306A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030099529A KR20050068306A (ko) 2003-12-30 2003-12-30 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030099529A KR20050068306A (ko) 2003-12-30 2003-12-30 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법

Publications (1)

Publication Number Publication Date
KR20050068306A true KR20050068306A (ko) 2005-07-05

Family

ID=37258871

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030099529A KR20050068306A (ko) 2003-12-30 2003-12-30 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법

Country Status (1)

Country Link
KR (1) KR20050068306A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100724197B1 (ko) * 2005-12-28 2007-05-31 동부일렉트로닉스 주식회사 반도체소자의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100724197B1 (ko) * 2005-12-28 2007-05-31 동부일렉트로닉스 주식회사 반도체소자의 제조 방법

Similar Documents

Publication Publication Date Title
US6326283B1 (en) Trench-diffusion corner rounding in a shallow-trench (STI) process
KR20040108543A (ko) 트렌치분리를 갖는 반도체장치
KR19980041816A (ko) 디봇 형성을 최소화하는 방법 및 집적 회로 칩
US6413836B1 (en) Method of making isolation trench
KR100478270B1 (ko) 에어갭을 갖는 셀로우 트렌치 소자 분리막 및 그 제조 방법
KR20050068306A (ko) 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법
KR100509821B1 (ko) 셀로우 트렌치 소자분리막의 제조 방법
KR100826790B1 (ko) 반도체 소자의 트렌치 제조 방법
KR100539001B1 (ko) 반도체 소자의 소자분리막 형성 방법
KR20090070710A (ko) 반도체 소자의 트렌치 형성 방법
KR100559553B1 (ko) 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법
US6559028B1 (en) Method of topography management in semiconductor formation
KR0172240B1 (ko) 반도체 소자의 소자분리 방법
KR100501549B1 (ko) 반도체 소자의 셀로우 트렌치 소자분리막의 제조 방법
KR100567872B1 (ko) 반도체 제조 장치에서의 소자 분리막 형성 방법
JPH1167891A (ja) 素子分離体の形成方法
KR100588648B1 (ko) 반도체 소자의 소자분리막 제조 방법
JP2000174111A (ja) 半導体装置の製造方法
KR100632033B1 (ko) 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법
KR100451519B1 (ko) 반도체소자의 소자분리막 형성방법
KR100499409B1 (ko) 반도체소자의 소자분리막 형성방법
JPH10284587A (ja) 半導体装置及びその製造方法
JP2002050682A (ja) 半導体装置の製造方法およびレチクルマスク
KR20040070700A (ko) 반도체 제조 공정에서의 모트 마스크 디자인 방법
KR20040054094A (ko) 반도체 소자의 트렌치 제조 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application