JP2961860B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2961860B2 JP2961860B2 JP2265616A JP26561690A JP2961860B2 JP 2961860 B2 JP2961860 B2 JP 2961860B2 JP 2265616 A JP2265616 A JP 2265616A JP 26561690 A JP26561690 A JP 26561690A JP 2961860 B2 JP2961860 B2 JP 2961860B2
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体基体にウェルが形成されており且つ
メモリセルを有する半導体装置の製造方法に関するもの
である。
メモリセルを有する半導体装置の製造方法に関するもの
である。
本発明は、上記の様な半導体装置の製造方法におい
て、メモリセル領域とスクライブ用領域とに同時に凹部
を形成し、スクライブ用領域の凹部を位置合せの基準に
してウェルを形成することによって、レジスト膜の露光
時に大きなフォーカスマージンを確保することができ、
しかもウェル形成時に熱応力で半導体基体に結晶欠陥が
発生するのを回避することができるにも拘らず、少ない
工程で半導体装置を製造することができる様にしたもの
である。
て、メモリセル領域とスクライブ用領域とに同時に凹部
を形成し、スクライブ用領域の凹部を位置合せの基準に
してウェルを形成することによって、レジスト膜の露光
時に大きなフォーカスマージンを確保することができ、
しかもウェル形成時に熱応力で半導体基体に結晶欠陥が
発生するのを回避することができるにも拘らず、少ない
工程で半導体装置を製造することができる様にしたもの
である。
素子分離用の酸化膜をパターニングするための耐酸化
膜を基準にして、ウェル形成のための不純物導入時のマ
スクを位置合せし、更に耐酸化膜が存在している状態で
ウェル形成のための熱拡散を行うと、硬質の耐酸化膜か
ら半導体基体へ熱応力が加えられ、半導体基体に結晶欠
陥が発生する。
膜を基準にして、ウェル形成のための不純物導入時のマ
スクを位置合せし、更に耐酸化膜が存在している状態で
ウェル形成のための熱拡散を行うと、硬質の耐酸化膜か
ら半導体基体へ熱応力が加えられ、半導体基体に結晶欠
陥が発生する。
そこで、この結晶欠陥の発生を回避するために、位置
合せの基準となる凹部を耐酸化膜の形成前にスクライブ
用領域に予め形成しておく技術がある（例えば、特開昭
63−136661号公報）。
合せの基準となる凹部を耐酸化膜の形成前にスクライブ
用領域に予め形成しておく技術がある（例えば、特開昭
63−136661号公報）。
一方、積層容量型DRAM等では、多層配線化を行うメモ
リセル領域とその他の周辺回路領域等との間で段差が大
きく、レジスト膜の厚さが均一にならないので、レジス
ト膜を露光する時に大きなフォーカスマージンを確保す
ることができない。
リセル領域とその他の周辺回路領域等との間で段差が大
きく、レジスト膜の厚さが均一にならないので、レジス
ト膜を露光する時に大きなフォーカスマージンを確保す
ることができない。
そこで、第２図に示す様に、Si基体11のうちで製造工
程の進行に伴って段差が大きくなるメモリセル領域12を
周辺回路領域13等のその他の領域に比べて予め凹部14に
しておき、レジスト膜15の厚さを均一に近くする技術が
ある。
程の進行に伴って段差が大きくなるメモリセル領域12を
周辺回路領域13等のその他の領域に比べて予め凹部14に
しておき、レジスト膜15の厚さを均一に近くする技術が
ある。
第３図は、上述の２つの技術を組み合わせたDRAMの製
造工程を示している。この製造工程では、第3A図に示す
様に、Si基体11のうちのスクライブ用領域16に位置合せ
の基準とする凹部17を形成するためのレジスト膜（図示
せず）を、Si基体11上にまずパターニングする。
造工程を示している。この製造工程では、第3A図に示す
様に、Si基体11のうちのスクライブ用領域16に位置合せ
の基準とする凹部17を形成するためのレジスト膜（図示
せず）を、Si基体11上にまずパターニングする。
その後、このレジスト膜をマスクにしてSi基体11をエ
ッチングすることによって、凹部17を形成する。そし
て、レジスト膜を除去してからSi基体11の表面を酸化し
て、SiO2膜21を形成する。
ッチングすることによって、凹部17を形成する。そし
て、レジスト膜を除去してからSi基体11の表面を酸化し
て、SiO2膜21を形成する。
次に、第3B図に示す様に、SiO2膜21上にCVDでSiN膜22
を堆積させ、更にSiN膜22のうちで周辺回路領域13及び
スクライブ用領域16の部分つまりメモリセル領域12以外
の部分を覆う様にレジスト膜（図示せず）をパターニン
グする。
を堆積させ、更にSiN膜22のうちで周辺回路領域13及び
スクライブ用領域16の部分つまりメモリセル領域12以外
の部分を覆う様にレジスト膜（図示せず）をパターニン
グする。
そして、このレジスト膜をマスクにしてSiN膜22をエ
ッチングした後、このレジスト膜を除去する。
ッチングした後、このレジスト膜を除去する。
次に、第3C図に示す様に、SiN膜22を耐酸化膜にしてS
i基体11を酸化することによって、メモリセル領域12の
表面に厚いSiO2膜23を形成する。
i基体11を酸化することによって、メモリセル領域12の
表面に厚いSiO2膜23を形成する。
次に、第3D図に示す様に、SiN膜22とSiO2膜23、21と
を除去することによって、メモリセル領域12を凹部14に
する。
を除去することによって、メモリセル領域12を凹部14に
する。
そして、凹部17を位置合せの基準にして、メモリセル
領域12と周辺回路領域13とに、Ｐウェル24及びＮウェル
25を形成し、更に素子分離用のSiO2膜（図示せず）つま
りLOCOS膜を形成する。
領域12と周辺回路領域13とに、Ｐウェル24及びＮウェル
25を形成し、更に素子分離用のSiO2膜（図示せず）つま
りLOCOS膜を形成する。
その後は、従来公知の工程でDRAMを完成させる。な
お、LOCOS膜の形成後は、このLOCOS膜を位置合せの基準
にする。
お、LOCOS膜の形成後は、このLOCOS膜を位置合せの基準
にする。
ところが、以上の様な第３図についての説明からも明
らかな様に、既述の２つの技術を組み合わせると製造工
程が非常に長い。
らかな様に、既述の２つの技術を組み合わせると製造工
程が非常に長い。
本発明による半導体装置の製造方法は、半導体基体11
のメモリセル領域12とスクライブ用領域16とに同時に凹
部14、17を形成し、前記スクライブ用領域16の前記凹部
17を位置合せの基準にして前記半導体基体11にウェル2
4、25を形成する様にしている。
のメモリセル領域12とスクライブ用領域16とに同時に凹
部14、17を形成し、前記スクライブ用領域16の前記凹部
17を位置合せの基準にして前記半導体基体11にウェル2
4、25を形成する様にしている。
本発明による半導体装置の製造方法では、メモリセル
領域12に凹部14を形成しているので、特に高集積化を要
求されるメモリセル領域12で多層配線化を行って段差が
大きくなっても、メモリセル領域12とその他の領域13と
の段差は小さくすることができる。
領域12に凹部14を形成しているので、特に高集積化を要
求されるメモリセル領域12で多層配線化を行って段差が
大きくなっても、メモリセル領域12とその他の領域13と
の段差は小さくすることができる。
従って、メモリセル領域12とその他の領域13とで同時
にレジスト膜15をパターニングする時でも、レジスト膜
15の厚さが均一に近く、レジスト膜15の露光時に大きな
フォーカスマージンを確保することができる。
にレジスト膜15をパターニングする時でも、レジスト膜
15の厚さが均一に近く、レジスト膜15の露光時に大きな
フォーカスマージンを確保することができる。
また、スクライブ用領域16に形成した凹部17を位置合
せの基準にしてウェル24、25を形成しているので、素子
分離用の酸化膜27をパターニングするための耐酸化膜を
基準にする必要がない。
せの基準にしてウェル24、25を形成しているので、素子
分離用の酸化膜27をパターニングするための耐酸化膜を
基準にする必要がない。
従って、硬質の耐酸化膜が存在していない状態でウェ
ル24、25形成のための熱拡散を行うことができ、熱応力
で半導体基体11に結晶欠陥が発生するのを回避すること
ができる。
ル24、25形成のための熱拡散を行うことができ、熱応力
で半導体基体11に結晶欠陥が発生するのを回避すること
ができる。
しかも、メモリセル領域12とスクライブ用領域16とに
同時に凹部14、17を形成しているので、これらの凹部1
4、17を別個に形成する場合に比べて少ない工程で半導
体装置を製造することができる。
同時に凹部14、17を形成しているので、これらの凹部1
4、17を別個に形成する場合に比べて少ない工程で半導
体装置を製造することができる。
以下、積層容量型DRAMの製造に適用した本発明の一実
施例を、第１図を参照しながら説明する。
施例を、第１図を参照しながら説明する。
この一実施例では、第1A図に示す様に、まずSi基体11
の表面を酸化してSiO2膜21を形成し、このSiO2膜21上に
CVDでSiN膜22を堆積させる。
の表面を酸化してSiO2膜21を形成し、このSiO2膜21上に
CVDでSiN膜22を堆積させる。
その後、SiN膜22のうちで周辺回路領域13の部分とス
クライブ用領域16のうちの位置合せの基準とする凹部17
を形成しない領域の部分とを覆う様に、レジスト膜（図
示せず）をパターニングする。
クライブ用領域16のうちの位置合せの基準とする凹部17
を形成しない領域の部分とを覆う様に、レジスト膜（図
示せず）をパターニングする。
そして、このレジスト膜をマスクにしてSiN膜22をエ
ッチングした後、このレジスト膜を除去する。
ッチングした後、このレジスト膜を除去する。
次に第1B図に示す様に、SiN膜22を耐酸化膜にしてSi
基体11を酸化することによって、メモリセル領域12の表
面とスクライブ用領域16のうちで凹部17を形成すべき領
域の表面とに、厚いSiO2膜23、26を夫々形成する。
基体11を酸化することによって、メモリセル領域12の表
面とスクライブ用領域16のうちで凹部17を形成すべき領
域の表面とに、厚いSiO2膜23、26を夫々形成する。
次に、第1C図に示す様に、SiN膜22とSiO2膜23、26、2
1とを除去することによって、メモリセル領域12を凹部1
4にすると同時に、スクライブ用領域16に凹部17を形成
する。
1とを除去することによって、メモリセル領域12を凹部1
4にすると同時に、スクライブ用領域16に凹部17を形成
する。
そして、凹部17を位置合せの基準にして、メモリセル
領域12と周辺回路領域13とに、Ｐウェル24及びＮウェル
25を形成する。
領域12と周辺回路領域13とに、Ｐウェル24及びＮウェル
25を形成する。
次に、第1D図に示す様に、凹部17を位置合せの基準に
して、メモリセル領域12と周辺回路領域13とに、素子分
離用のSiO2膜27つまりLOCOS膜を形成する。
して、メモリセル領域12と周辺回路領域13とに、素子分
離用のSiO2膜27つまりLOCOS膜を形成する。
その後は、従来公知の工程でDRAMを完成させる。な
お、SiO2膜27の形成後はこのSiO2膜27を位置合せの基準
にする。
お、SiO2膜27の形成後はこのSiO2膜27を位置合せの基準
にする。
以上の様な一実施例では、凹部14、17を同時に形成し
ているので、第3A図の工程において説明した凹部17のみ
を単独で形成するための、レジスト膜のパターニング、
Si基体11のエッチング及びレジスト膜の除去という３工
程が不要である。
ているので、第3A図の工程において説明した凹部17のみ
を単独で形成するための、レジスト膜のパターニング、
Si基体11のエッチング及びレジスト膜の除去という３工
程が不要である。
なお、以上の一実施例は積層容量型DRAMの製造に本発
明を適用したものであるが、本発明はASIC等の製造にも
適用することができる。
明を適用したものであるが、本発明はASIC等の製造にも
適用することができる。
本発明による半導体装置の製造方法では、レジスト膜
の露光時に大きなフォーカスマージンを確保することが
でき、しかもウェル形成時に熱応力で半導体基体に結晶
欠陥が発生するのを回避することができるにも拘らず、
少ない工程で半導体装置を製造することができる。
の露光時に大きなフォーカスマージンを確保することが
でき、しかもウェル形成時に熱応力で半導体基体に結晶
欠陥が発生するのを回避することができるにも拘らず、
少ない工程で半導体装置を製造することができる。
第１図は本発明の一実施例を順次に示す側断面図であ
る。 第２図はメモリセル領域を予め凹部にしたDRAMの側断面
図、第３図は位置合せ用の凹部とメモリセル領域の凹部
とを別個に形成する方法を順次に示す側断面図である。 なお図面に用いられた符号において、 11……Si基体 12……メモリセル領域 14、17……凹部 16……スクライブ用領域 24……Ｐウェル 25……Ｎウェル である。
る。 第２図はメモリセル領域を予め凹部にしたDRAMの側断面
図、第３図は位置合せ用の凹部とメモリセル領域の凹部
とを別個に形成する方法を順次に示す側断面図である。 なお図面に用いられた符号において、 11……Si基体 12……メモリセル領域 14、17……凹部 16……スクライブ用領域 24……Ｐウェル 25……Ｎウェル である。
Claims (1)
- 【請求項１】半導体基体のメモリセル領域とスクライブ
用領域とに同時に凹部を形成し、 前記スクライブ用領域の前記凹部を位置合せの基準にし
て前記半導体基体にウェルを形成する半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2265616A JP2961860B2 (ja) | 1990-10-03 | 1990-10-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2265616A JP2961860B2 (ja) | 1990-10-03 | 1990-10-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04142773A JPH04142773A (ja) | 1992-05-15 |
| JP2961860B2 true JP2961860B2 (ja) | 1999-10-12 |
Family
ID=17419609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2265616A Expired - Fee Related JP2961860B2 (ja) | 1990-10-03 | 1990-10-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2961860B2 (ja) |
-
1990
- 1990-10-03 JP JP2265616A patent/JP2961860B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04142773A (ja) | 1992-05-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |