JP2531481B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2531481B2 JP5036338A JP3633893A JP2531481B2 JP 2531481 B2 JP2531481 B2 JP 2531481B2 JP 5036338 A JP5036338 A JP 5036338A JP 3633893 A JP3633893 A JP 3633893A JP 2531481 B2 JP2531481 B2 JP 2531481B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特に二種以上のＣＭＯＳ構造よりなった超高集積
半導体メモリ装置においてメモリセル領域と周辺部間の
段差が縮められる半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体メモリ装置の集積度の高まり及び
微細化の進行に伴い、二種以上のＣＭＯＳ構造からなる
超高集積半導体メモリ装置においてメモリセル領域と周
辺部との段差が大きな問題となっている。図１Ａ〜図１
Ｃ及び図２を参照して、従来の双子ウェル（Twin Well)
形成方法及び双子ウェル構造の半導体メモリ装置に対し
て説明する。
【０００３】Ｐ形半導体基板１１上に酸化膜１２と窒化
膜１３を順次積層した後、Ｎウェルが形成される部分の
前記窒化膜１３をフォトリソグラフィ工程により除去し
た後（図１Ａ参照）、残されたフォトレジスト（図示せ
ず）と窒化膜１３をマスクとしてＡｓまたはＰなどのＮ
形不純物をイオン注入する。次いで、選択的酸化を通じ
てＮ形領域上に４０００〜６０００Å厚さの厚い酸化膜
１４を形成した後、前記窒化膜１３を除去し前記厚い酸
化膜１４をマスクとしてＰウェル形成のためにＰ形不純
物、例えばＢをイオン注入する（図１Ｂ参照）。
【０００４】次いで、ドライブイン工程を施してＮウェ
ル１５及びＰウェル１６を形成した後、前記酸化膜１
２、１４を湿式食刻により除去する（図１Ｃ参照）前述
した従来の双子ウェル形成方法においては、前記厚い酸
化膜１４を形成する際酸化の特性上酸化膜の厚さの約５
０％程度はシリコン基板内に形成されるので、Ｎウェル
及びＰウェルを形成した後前記厚い酸化膜１４を除去す
れば、厚い酸化膜１４の形成された部分、すなわちＮ形
領域上のシリコン基板の表面は元の表面より低くなる。
従って、Ｎウェル領域とＰウェル領域間に段差Ａが生ず
る。前記工程においては２０００〜３０００Åの段差が
生ずる。
【０００５】また、図２に示した通り、双子ウェルを形
成した後メモリセル領域には半導体メモリ装置のキャパ
シタ１７を形成するが、このようにキャパシタを形成す
ればＰウェル領域上に形成されるメモリセル領域とＮウ
ェル領域上に形成される周辺部との段差はさらにひどく
なって後続工程で金属配線を形成する際フォトリソグラ
フィ工程時アラインメントが難しく配線が短絡されるな
どディバイスの信頼性に悪影響を及ぼす。
【０００６】
【発明が解決しようとする課題】本発明は前述した問題
点を解決するために案出したもので、その目的は半導体
メモリ装置におけるメモリセル領域と周辺部との段差が
縮められる半導体装置の製造方法を提供することであ
る。
【０００７】
【課題を解決するための手段】前述した目的を達成する
ために、本発明はメモリセル領域の形成されるウェル領
域と周辺部の形成されるウェル領域の双子ウェル構造を
有する半導体メモリ装置の製造方法において、前記周辺
部の形成されるウェル領域形成のためのイオン注入工程
後４００〜６００Å厚さの酸化膜を前記周辺部の形成さ
れるウェル領域上に形成しフォトリソグラフィ工程を通
じてメモリセル領域の形成されるウェル領域以外の領域
のみをフォトレジストでマスキングした後、不純物をイ
オン注入してメモリセル領域の形成されるウェル領域を
形成することを特徴とする半導体装置の製造方法を提供
する。
【０００８】また、メモリセル領域の形成されるウェル
領域と周辺部の形成されるウェル領域の双子ウェル構造
を有する半導体メモリ装置の製造方法において、半導体
基板に酸化膜と窒化膜とを順次積層した後、その上にフ
ォトレジストを塗布しフォトリソグラフィ工程を通じて
前記周辺部になる部分の前記フォトレジストと前記窒化
膜とを除去し、残された前記フォトレジストと前記窒化
膜をマスクとして前記周辺部になる部分に不純物をイオ
ン注入して前記周辺部の形成されるウェル領域を形成す
る段階と、 残された前記窒化膜をマスクとした酸化工程
を施して前記周辺部の形成されるウェル領域上に厚い酸
化膜を形成することにより、前記周辺部の形成されるウ
ェル領域の前記厚い酸化膜の下に、ウェルの形成された
基板の段差の低い領域を形成する段階と、 前記窒化膜を
取り除いた後、前記厚い酸化膜をマスクとして前記メモ
リセル領域に不純物をイオン注入して前記メモリセル領
域の形成されるウェル領域を形成することにより、前記
メモリセル領域の形成されるウェル領域の前記残された
酸化膜の下に、ウェルの形成された基板の段差の高い領
域を形成する段階と、 前記ウェルの形成された基板の段
差の低い領域をフォトレジストでマスキングし、前記ウ
ェルの形成された基板の段差の高い領域内に多孔性シリ
コン層を形成した後酸化させてから形成された酸化膜の
全てを除去することを特徴とする半導体装置の製造方法
を提供する。
【０００９】
【作用】本発明によれば、超高集積半導体メモリ装置に
おけるメモリセル領域と周辺部との段差が縮められ、後
続工程のフォトリソグラフィ工程が容易になり、金属配
線工程時の配線の短絡現象が防止され半導体素子の信頼
性が向上される。
【００１０】
【実施例】以下、添付した図面に基づき本発明の実施例
を詳細に説明する。（第１参考例） 図３Ａ〜図３Ｃは本発明の第１参考例を示す。図３Ａを
参照すれば、半導体基板２１上に酸化膜２２と窒化膜２
３を順次積層した後、通常の工程とは反対に先にＰウェ
ルを形成するためにＰウェル領域を形成しない部分をフ
ォトレジスト２４で覆い、Ｐ形不純物、例えばＢをイオ
ン注入する。この際、従来の工程とは異なりＰ形不純物
をイオン注入した後、後続工程でＰウェル領域上に厚い
酸化膜が形成されるのでＰウェルを半導体基板内に十分
な深さを有するように形成するために通常注入される濃
度、すなわち１０12〜１０13／ｃｍ2 より多くのＰ形不
純物を注入すべきである。
【００１１】ついで、図３Ｂを参照すれば、結果物を酸
化してＰウェル領域上に４０００〜６０００Å厚さの厚
い酸化膜２５を形成した後、、前記窒化膜を除去し前記
厚い酸化膜２５をマスクとしてＮウェルが形成される領
域にＮ形不純物、例えばＡｓまたはＰをイオン注入す
る。その後、図３Ｃを参照すれば、ドライブイン工程を
施してＮウェル３１及びＰウェル３２を形成した後、前
記酸化膜２２、２５を除去すれば、Ｐウェル領域３２が
Ｎウェル領域３１より低くなる。従って、後続工程でＰ
ウェル領域上にキャパシタを形成しても周辺回路が形成
されるＮウェル領域よりＰウェル領域が低いので全体的
な段差が縮められる。
【００１２】（第１実施例） 図４Ａ〜図４Ｃは本発明の第１実施例を示す。図４Ａ
は、従来と同一の工程によりＮウェル形成のためのイオ
ン注入を施した状態を示す。次いで、図４Ｂに示す如
く、前記Ｎウェル形成のためのイオン注入後酸化工程を
施してＰウェル形成のためのイオン注入時Ｎウェル領域
をマスキングするための厚い酸化膜を形成する代わりに
４００〜６００Å厚さの酸化膜２６をＮウェル領域上に
形成する。
【００１３】次いで、前記窒化膜を除去し結果物の全面
にフォトレジストを塗布した後、Ｐウェル領域をフォト
リソグラフィ工程を用いて開孔し、Ｐ形領域以外の領域
に残されたフォトレジスト２７をマスクとしてＰ形不純
物を注入する。この際、前記酸化膜２６は前記フォトリ
ソグラフィ工程時のアラインメントのための最小厚さで
ある４００〜６００Åで形成する。
【００１４】図４Ｃはウェルの完成状態を示し、前工程
に続けてドライブイン工程を施してＮウェル３１および
Ｐウェル３２を形成した後前記酸化膜２２、２６を除去
する。この際、前述した通り酸化の特性上酸化膜の厚さ
の約５０％程度がシリコン基板内に形成されるので前記
酸化膜２２、２６を除去すればＰウェル領域は約２００
Å程度高く形成される。このようにＰウェル形成のため
のイオン注入時フォトリソグラフィ工程によるフォトレ
ジストをマスクとして使用すればＰウェルとＮウェル間
の段差が生ずるが、従来の方法より１７００Å以上のウ
ェル間の段差が縮められる。
【００１５】（第２参考例） 図５Ａ〜図５Ｃは本発明の第２参考例を示す。図５Ａに
示すように、半導体基板２１上に酸化膜２２と窒化膜２
３を順次積層した後、ウェルを形成する前にメモリセル
領域になる部分をフォトリソグラフィ工程によりパタ−
ニングする。
【００１６】次いで、図５Ｂの如く、酸化工程を施して
前記セル領域上に厚い酸化膜２８を形成する。
【００１７】図５Ｃの段階では、前記残された窒化膜２
３を除去し前記酸化膜２２、２８を除去すれば、酸化の
特性上酸化膜厚さの約５０％がシリコン基板内に形成さ
れるので酸化膜２２、２８を除去すれば厚い酸化膜２８
が形成されていたセル領域の段差が縮められる。この
際、前記厚い酸化膜２８の厚さに段差の程度を調節する
ことができる。
【００１８】（第２実施例） 図６Ａ〜図６Ｄは本発明の第２実施例を示す。本例で
は、通常の方法により、周辺部の形成されるウェル領域
である図６Ａの 右側部分にＮウェル（図示せず）を形成
し、メモリセル領域の形成されるウェル領域である図６
Ａの左側部分にＰウェル（図示せず）を形成する。即
ち、半導体基板２１上に酸化膜と窒化膜を順次積層した
後、Ｎウェルが形成される部分の前記窒化膜をフォトリ
ソグラフィ工程により除去した後、残されたフォトレジ
ストと窒化膜をマスクとしてＮ形不純物をイオン注入
し、次いで選択的酸化を通じてＮ形領域上に４０００〜
６０００Å厚さの厚い酸化膜２５を形成した後、前記窒
化膜を除去し図６Ａの構造を形成した後前記厚い酸化膜
２５をマスクとしてＰウェル形成のためのＰ形不純物を
イオン注入する（図１Ａ及び図１Ｂ参照）。ここで、Ｎ
ウェル領域である図６Ａの右側部分は厚い酸化膜２５の
形成によりシリコン基板の表面が低くなっており、Ｐウ
ェル領域である図６Ａの左側部分は前記Ｎウェル領域に
比べてシリコン基板の表面が高くなっている。すなわ
ち、図６Ａの右側部分が請求項における「ウェルの形成
された基板の段差の低い領域」に相当し、図６Ａの左側
部分が請求項における「ウェルの形成された基板の段差
の高い領域」に相当する。
【００１９】次いで、図６Ｂに示すように、前記酸化膜
２５上にフォトレジストを塗布した後、ウェルの形成さ
れた基板の段差の低い領域、即ちＮウェル領域はフォト
レジスト３０によりマスキングし、ウェルの形成された
基板の段差の高い領域、即ちＰウェル領域は多孔性シリ
コン３３を形成する。前記多孔性シリコンは５０％ＨＦ
溶液内でシリコンを陽極酸化して形成するもので、その
形成方法は文献「J.Electrochem.Sec.,Vol.125.No.8,pp
1339〜1343」に詳細に記載されている。前記多孔性シリ
コンはシリコンが陽極酸化により垂直方向に部分的に分
解されたもので、ジグザグ形に不規則的に分布する微細
な気孔を含んでいることを特徴とする。
【００２０】次いで、図６Ｃに示すような更に厚い酸化
膜３５を作るため、酸化工程を施して前記結果物を酸化
させれば多孔性シリコン３３及び前記酸化膜２５の下部
の単結晶シリコン基板が酸化され酸化膜３５が形成され
る。ここで、多孔性シリコンが単結晶シリコンに比べて
約１０〜２０倍早く酸化される特性があるので、多孔性
シリコン３３が形成された図６Ｃの左側部分（段差の高
い領域）は厚く多孔性シリコン３３が形成されていない
図６Ｃの右側部分（段差の低い領域）は薄い酸化膜３５
が形成される。これにより、酸化膜２５、３５を除去す
れば、図６Ｄに示した通り多孔性シリコン３３の形成さ
れていた部分が多孔性シリコン３３が形成されていなか
った部分よりも低くなる。この際、多孔性シリコンの厚
さを調節して段差が調節でき、シリコン基板に生ずる酸
化欠陥も減らせる。
【００２１】
【発明の効果】以上述べたように、本発明によれば超高
集積半導体メモリ装置におけるメモリセル領域と周辺部
との段差が縮められることにより、後続工程のフォトリ
ソグラフィ工程が容易に行え、金属配線形成時配線の短
絡現象が防止できてディバイスの信頼性の向上が図れ
る。
【図面の簡単な説明】
【図１】Ａ〜Ｃは従来の双子ウェルの形成方法を示す模
式的断面図である。
【図２】従来の双子ウェル構造の半導体メモリ装置を示
す模式的断面図である。
【図３】Ａ〜Ｃは本発明の第１参考例を示す模式的断面
図である。
【図４】Ａ〜Ｃは本発明の第１実施例を示す模式的断面
図である。
【図５】Ａ〜Ｃは本発明の第２参考例を示す模式的断面
図である。
【図６】Ａ〜Ｄは本発明の第２実施例を示す模式的断面
図である。
【符号の説明】
２１ 半導体基板 ２２、２５、２６、２８、３５ 酸化膜 ２３ 窒化膜 ２４、３０ フォトレジスト ３１ Ｎウェル ３２ Ｐウェル ３３ 多孔性シリコン（多孔性シリコン層）

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 メモリセル領域の形成されるウェル領域
    と周辺部の形成されるウェル領域の双子ウェル構造を有
    する半導体メモリ装置の製造方法において、前記周辺部
    の形成されるウェル領域形成のためのイオン注入工程後
    ４００〜６００Å厚さの酸化膜を前記周辺部の形成され
    るウェル領域上に形成しフォトリソグラフィ工程を通じ
    てメモリセル領域の形成されるウェル領域以外の領域の
    みをフォトレジストでマスキングした後、不純物をイオ
    ン注入してメモリセル領域の形成されるウェル領域を形
    成することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 メモリセル領域の形成されるウェル領域
    と周辺部の形成されるウェル領域の双子ウェル構造を有
    する半導体メモリ装置の製造方法において、半導体基板
    に酸化膜と窒化膜とを順次積層した後、その上にフォト
    レジストを塗布しフォトリソグラフィ工程を通じて前記
    周辺部になる部分の前記フォトレジストと前記窒化膜と
    を除去し、残された前記フォトレジストと前記窒化膜を
    マスクとして前記周辺部になる部分に不純物をイオン注
    入して前記周辺部の形成されるウェル領域を形成する段
    階と、 残された前記窒化膜をマスクとした酸化工程を施して前
    記周辺部の形成されるウェル領域上に厚い酸化膜を形成
    することにより、前記周辺部の形成されるウェル領域の
    前記厚い酸化膜の下に、ウェルの形成された基板の段差
    の低い領域を形成する段階と、 前記窒化膜を取り除いた後、前記厚い酸化膜をマスクと
    して前記メモリセル領域に不純物をイオン注入して前記
    メモリセル領域の形成されるウェル領域を形成すること
    により、前記メモリセル領域の形成されるウェル領域の
    前記残された酸化膜の下に、ウェルの形成された基板の
    段差の高い領域を形成する段階と、 前記 ウェルの形成された基板の段差の低い領域をフォト
    レジストでマスキングし、前記ウェルの形成された基板
    の段差の高い領域内に多孔性シリコン層を形成した後酸
    化させてから形成された酸化膜の全てを除去することを
    特徴とする半導体装置の製造方法。
  3. 【請求項３】 前記多孔性シリコン層を形成する工程
    は、５０％ＨＦ溶液内で陽極酸化により行うことを特徴
    とする請求項２項記載の半導体装置の製造方法。
JP5036338A 1992-02-25 1993-02-25 半導体装置の製造方法 Expired - Lifetime JP2531481B2 (ja)

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