KR950025954A - 반도체장치의 소자분리방법 - Google Patents

Abstract

본 발명은 반도체장치의 소자분리방법에 관한 것으로, 고집적화된 반도체장치에 적합한 소자분리방법을 제공하기 위한 것이다.

본 발명은 실리콘기판상에 패드산화막을 형성하는 공정과, 상기 패드산화막상에 제1식각선택비를 갖는 제1층을 형성하는 공정, 상기 제1층을 활성영역패턴으로 패터닝하는 공정, 기판 전면에 제1식각선택비를 갖는 제2층 및 제2식각선택비를 갖는 제3층을 차례로 형성하는 공정, 상기 제3층을 에치백하여 제1측벽을 형성하는 공정, 상기 제1측벽을 마스크로 하여 상기 제2층을 에치백하는 공정, 상기 제1측벽을 제거하는 공정, 기판 전면에 제2식각선택비를 갖는 제4층 및 제3식각선택비를 갖는 제5층을 차례로 형성하는 공정, 상기 제5층을 에치백하여 제2측벽을 형성하는 공정, 상기 제2측벽을 마스크로 하여 상기 제4층을 에치백하는 공정, 상기 제2측벽을 제거하는 공정, 노출된 기판부위에 제3식각선택비를 갖는 제6층을 형성하는 공정, 상기 남아 있는 제4층을 제거하는 공정, 상기 제4층을 제거함에 따라 노출되는 기판부위를 식각하여 트렌치를 형성하는 공정, 단시간의 열산화공정을 실시하는 공정, 기판 전면에 절연막을 형성하여 상기 트렌치를 매몰시키는 공정, 상기 제1층을 마스크로 하여 상기 제2층 및 절연막을 에치백하는 공정, 및 남아 있는 제1층을 식각하는 공정으로 이루어지는 것을 특징으로 하는 반도체장치의 소자분리방법을 제공한다.

Description

반도체소자의 소자분리방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명에 의한 반도체장치 소자분리방법을 도시한 공정순서도.

Claims (5)

1. 실리콘기관(11)상에 패드산화막(12)을 형성하는 공정과, 상기 패드산화막(12)상에 제1식각선택비를 갖는 제1층(13)을 형성하는 공정, 상기 제1층(13)을 활성영역패턴으로 패터닝하는 공정, 기판 전면에 제1식각선택비를 갖는 제2층(15) 및 제2식각선택비를 갖는 제3층(16)을 차례로 형성하는 공정, 상기 제3층(16)을 에치백하여 제1측벽(16)을 형성하는 공정, 상기 제1측벽(16)을 마스크로 하여 상기 제2층(15)을 에치백하는 공정, 상기 제1측벽(16)을 제거하는 공정, 기판 전면에 제2식각선택비를 갖는 제4층(17) 및 제3식각선택비를 갖는 제5층(18)을 차례로 형성하는 공정, 상기 제5층을 에치백하여 제2측벽(18)을 형성하는 공정, 상기 제2측벽(18)을 마스크로 하여 상기 제4층(17)을 에치백하는 공정, 상기 제2측벽을 제거하는 공정, 노출된 기판부위에 제3식각선택비를 갖는 제6층(19)을 형성하는 공정, 상기 남아 있는 제4층(17)을 제거하는 공정, 상기 제4층을 제거함에 따라 노출되는 기판부위를 식각하여 트렌치를 형성하는 공정, 단시간의 열산화공정을 실시하는 공정, 기판 전면에 절연막(20)을 형성하여 상기 트렌치를 매몰시키는 공정, 상기 제1층(13)을 마스크로 하여 상기 제2층(15) 및 절연막(20)을 에치백하는 공정, 및 남아 있는 제1층(13)을 식각하는 공정으로 이루어지는 것을 특징으로 하는 반도체장치의 소자분리방법.
2. 제1항에 있어서, 상기 제1식각선택비를 갖는 제1층 및 제2층은 질화막으로 형성하는 것을 특징으로 하는 반도체장치의 소자분리방법.
3. 제1항에 있어서, 상기 제2식각선택비를 갖는 제3층 및 제4층은 산화막으로 형성하는 것을 특징으로 하는 반도체장치의소자분리방법.
4. 제1항에 있어서, 상기 절연막은 CVD산화막으로 형성하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
5. 제1항에 있어서, 상기 제3식각선택비를 갖는 제5층 및 제6층은 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체장치의소자분리방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.