KR980006066A - 반도체 장치의 소자 분리막 형성방법 - Google Patents

반도체 장치의 소자 분리막 형성방법 Download PDF

Info

Publication number
KR980006066A
KR980006066A KR1019960024661A KR19960024661A KR980006066A KR 980006066 A KR980006066 A KR 980006066A KR 1019960024661 A KR1019960024661 A KR 1019960024661A KR 19960024661 A KR19960024661 A KR 19960024661A KR 980006066 A KR980006066 A KR 980006066A
Authority
KR
South Korea
Prior art keywords
film
forming
semiconductor substrate
mask pattern
polysilicon
Prior art date
Application number
KR1019960024661A
Other languages
English (en)
Other versions
KR100204023B1 (ko
Inventor
정명준
Original Assignee
김주용
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업 주식회사 filed Critical 김주용
Priority to KR1019960024661A priority Critical patent/KR100204023B1/ko
Publication of KR980006066A publication Critical patent/KR980006066A/ko
Application granted granted Critical
Publication of KR100204023B1 publication Critical patent/KR100204023B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76227—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials the dielectric materials being obtained by full chemical transformation of non-dielectric materials, such as polycristalline silicon, metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 실리콘기판의 트렌치 측면에 다결정실리콘막을 스페이서막으로 사용하여 후속공정에서 소자분리절연막의 측면 식각을 억제하므로 필드영역이 활성영역보다 높이 위치하게 되어 소자의 비이상적 전기적특성인 험프가 발생하지 않는 소자분리막 형성방법에 관한 것이다.

Description

반도체 장치의 소자분리막 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2a도 내지 제2d도는 본 발명의 일실시예에 따른 반도체 장치 제조공정도.

Claims (6)

  1. 반도체 장치의 제조 방법에 있어서, 반도체 기판상에 상기 반도체 기판의 소정 부위가 노출되는 마스크 패턴을 형성하는 단계; 상기 노출된 반도체 기판의 소정두께를 선택식각하는 단계; 상기 마스크 패턴 및 상기 반도체 기판의 식각으로 발생된 흠의 측벽에 폴리실리콘 스페이서막을 형성하는 단계; 전체구조 상부에 소자분리용 절연막을 형성하는 단계; 상기 마스크 패턴 상부 표면이 드러나도록 상기 소자분리용 절연막을 에치백하여 평탄화하는 단계; 상기 마스크 패턴을 제거하는 단계; 산화 공정에 의해 상기 폴리실리콘 스페이서막의 상부 및 노출된 상기 반도체 기판 상에 산화막을 형성하는 단계; 및 상기 산화막을 제거하는 단계를 포함하여 이루어진 반도체 장치의 소자분리막 형성 방법.
  2. 제1항에 있어서, 상기 폴리실리콘 스페이서막을 형성하는 단계 이전에 상기 노출된 반도체 기판 표면의 결함제거 및 절연막의 증착조건을 양호하게 하기 위하여 산화막을 성장시키는 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  3. 제1항 또는 제2항에 있어서, 상기 마스크 패턴은 반도체 기판 상에 적층된 패드산화막 및 질화막인 것을 특징으로 하는 반도체 장치이 소자분리막 형성방법.
  4. 제1항 또는 제2항에 있어서, 상기 마스크 패턴은 반도체 기판 상에 적층된 패드산화막 및 폴리실리콘막인 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  5. 제1항 또는 제2항에 있어서, 상기 폴리실리콘 스페이서막을 형성하는 단계는 전체구조 상부에 폴리실리콘막을 형성하는 단계; 및 상기 폴리실리콘막을 비등방성 전면 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  6. 제1항 또는 제2항에 있어서, 상기 에치백은 화학적/기계적 폴리싱으로 이루어지는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960024661A 1996-06-27 1996-06-27 반도체 장치의 소자분리막 형성방법 KR100204023B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960024661A KR100204023B1 (ko) 1996-06-27 1996-06-27 반도체 장치의 소자분리막 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960024661A KR100204023B1 (ko) 1996-06-27 1996-06-27 반도체 장치의 소자분리막 형성방법

Publications (2)

Publication Number Publication Date
KR980006066A true KR980006066A (ko) 1998-03-30
KR100204023B1 KR100204023B1 (ko) 1999-06-15

Family

ID=19463986

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960024661A KR100204023B1 (ko) 1996-06-27 1996-06-27 반도체 장치의 소자분리막 형성방법

Country Status (1)

Country Link
KR (1) KR100204023B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100389911B1 (ko) * 1996-09-13 2003-09-19 삼성전자주식회사 트렌치 소자 분리 방법
KR100468712B1 (ko) * 1998-06-19 2005-04-06 삼성전자주식회사 열산화 공정을 포함하지 않는 반도체장치의 트렌치 소자분리방법
KR100541697B1 (ko) * 1998-12-15 2006-03-09 주식회사 하이닉스반도체 디램의 셀 트랜지스터 제조방법
KR20010009388A (ko) * 1999-07-09 2001-02-05 김영환 반도체 장치의 트랜치 분리구조 형성방법
KR100504552B1 (ko) * 2000-12-21 2005-08-03 주식회사 하이닉스반도체 반도체 소자의 격리층 형성 방법

Also Published As

Publication number Publication date
KR100204023B1 (ko) 1999-06-15

Similar Documents

Publication Publication Date Title
KR970060447A (ko) 반도체 소자의 아이솔레이션 방법
KR970004045A (ko) 소이(soi) 구조의 모스 트랜지스터 및 그 제조방법
KR970053386A (ko) 반도체 소자의 소자분리막 형성방법
KR970053384A (ko) 반도체장치의 소자분리 영역 형성방법
KR980006066A (ko) 반도체 장치의 소자 분리막 형성방법
KR950021390A (ko) 반도체 소자의 소자분리막 형성 방법
KR980006032A (ko) 반도체 소자의 격리영역 형성방법
KR960015711A (ko) 이중 스토퍼를 이용한 소이(soi) 웨이퍼 제조방법
KR100195227B1 (ko) 반도체장치의 소자분리방법
KR950021349A (ko) 준자기정렬 트렌치 소자격리방법
KR950021362A (ko) 반도체 소자 격리방법
KR970077483A (ko) 반도체 장치의 소자 분리 방법
KR970053488A (ko) 반도체 소자의 필드 산화막 제조방법
KR970003520A (ko) 미세 반도체 소자의 콘택홀 형성방법
KR950021396A (ko) 필드산화막 제조방법
KR970023736A (ko) 반도체장치의 콘택부 형성방법
KR960019654A (ko) 반도체 소자의 필드산화막 형성방법
KR980006074A (ko) 반도체 소자의 필드 산화막 형성방법
KR980006079A (ko) 반도체장치의 소자 분리막 형성방법
KR970067707A (ko) 반도체 소자의 제조방법
KR19980056107A (ko) 반도체 소자의 소자분리막 형성방법
KR960032675A (ko) 소자분리막 형성방법
KR960019653A (ko) 반도체 소자의 소자분리막 형성방법
KR960002743A (ko) 트렌치와 필드절연막으로 소자분리된 반도체 장치 및 그 제조방법
KR970077491A (ko) 소자분리막 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060220

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee