KR970003777A - 반도체소자의 소자분리절연막 형성방법 - Google Patents

반도체소자의 소자분리절연막 형성방법 Download PDF

Info

Publication number
KR970003777A
KR970003777A KR1019950014598A KR19950014598A KR970003777A KR 970003777 A KR970003777 A KR 970003777A KR 1019950014598 A KR1019950014598 A KR 1019950014598A KR 19950014598 A KR19950014598 A KR 19950014598A KR 970003777 A KR970003777 A KR 970003777A
Authority
KR
South Korea
Prior art keywords
insulating film
ion implantation
forming
film
etching
Prior art date
Application number
KR1019950014598A
Other languages
English (en)
Other versions
KR100329607B1 (ko
Inventor
김승준
신기수
Original Assignee
김주용
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업 주식회사 filed Critical 김주용
Priority to KR1019950014598A priority Critical patent/KR100329607B1/ko
Publication of KR970003777A publication Critical patent/KR970003777A/ko
Application granted granted Critical
Publication of KR100329607B1 publication Critical patent/KR100329607B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체소자의 소자분리절연막 형성방법에 관한 것으로, 반도체기판 상부에 제1, 2절연막을 형성하고 소자분리마스크를 이용한 식각공정으로 제1, 2트렌치를 형성한 다음, 전체표면상부에 제3절연막을 형성하고 이를 이방성식각하여 제3절연막 스페이서를 형성한 다음, 높은 이온주입에너지와 낮은 이온주입에너지로 두층의 이온주입층을 형성하고 셀부의 이온주입층을 제거한 다음, 주변회로부에 필드산화막을 형성하고 평탄화식각공정을 실시하여 상기 셀부에 트렌치형 소자분리절연막을 형성하는 동시에 상기 주변회로부에 LOCOS형 소자분리절연막을 형성함으로써 공정을 단순화시키고 후공정을 용이하게 하여 반도체소자의 고집적화를 가능하게 하고 그에 따른 반도체소자의 신뢰성을 향상시키며 반도체소자의 수율 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 소자분리절연막 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1E도, 제1G도는 본 발명의 실시예에 따른 반도체소자의 소자분리절연막 형성방법을 도시한 단면도.

Claims (11)

  1. 반도체기판 상부에 제1절연막 및 제2절연막을 형성하는 공정과, 상기 제2절연막 상부에 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로 하여 상기 제2절연막과 제1절연막 그리고 일정두께의 반도체기판을 식각함으로써 셀부와 주변회로부에 각각 제1, 2트렌치를 형성하는 공정과, 전체표면상부에 제3절연막을 형성하는 공정과, 이방성식각공정으로 상기 제3절연막을 식각하여 제3절연막 스페이서를 형성하는 공정과, 전체표면상부에 높은 이온주입에너지와 낮은 이온주입에너지로 고농도의 불순물이온을 주입하여 두개의 고농도의 이온주입층을 형성하는 공정과, 상기 제2트렌치 처부의 상기 이온주입층을 제외한 부분의 이온주입층을 제거하는 공정과, 필드산화공정으로 상기 주변회로부에 필드산화막을 형성하는 공정과, 평탄화식각공정으로 상기 셀부와 주변회로부에 평탄화된 소자분리절연막을 형성하는 공정을 포함하는 반도체소자의 소자분리절연막 형성방법.
  2. 제1항에 있어서, 상기 제1절연막은 열산화막인 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  3. 제1항에 있어서, 상기 제2절연막은 질화막인 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  4. 제1항에 있어서, 상기 제1절연막과 제2절연막은 1 : 0.6 내지 2.5의 식각선택비를 갖는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  5. 제1항에 있어서, 상기 감광막패턴은 상기 셀부와 주변회로부에 트렌치를 형성하는 소자분리마스크를 이용한 식각공정으로 형성된 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  6. 제1항에 있어서, 상기 트렌치는 1500 내지 5000A 깊이로 형성되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  7. 제1항에 있어서, 상기 제3절연막은 2000 내지 6000A 두께의 산화막인 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  8. 제1항에 있어서, 상기 제3절연막 스페이서는 상기 제2트렌치의 셀부측 측벽에 형성되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  9. 제1항에 있어서, 상기 높은 이온주입에너지는 100 내지 300KeV인 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  10. 제1항에 있어서, 상기 낮은 이온주입에너지는 10 내지 90KeV인 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
  11. 제1항에 있어서, 상기 이온주입층 제거공정은 상기 산화막 및 질화막과 상기 반도체가판과의 식각선택비 차이를 이용한 식각공정으로 실시되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950014598A 1995-06-02 1995-06-02 반도체소자의소자분리절연막형성방법 KR100329607B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950014598A KR100329607B1 (ko) 1995-06-02 1995-06-02 반도체소자의소자분리절연막형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950014598A KR100329607B1 (ko) 1995-06-02 1995-06-02 반도체소자의소자분리절연막형성방법

Publications (2)

Publication Number Publication Date
KR970003777A true KR970003777A (ko) 1997-01-28
KR100329607B1 KR100329607B1 (ko) 2002-11-22

Family

ID=37479139

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950014598A KR100329607B1 (ko) 1995-06-02 1995-06-02 반도체소자의소자분리절연막형성방법

Country Status (1)

Country Link
KR (1) KR100329607B1 (ko)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH033346A (ja) * 1989-05-31 1991-01-09 Sharp Corp 半導体装置の製造方法
JPH05175190A (ja) * 1991-12-24 1993-07-13 Sharp Corp 半導体装置の製造方法
JPH05267448A (ja) * 1992-03-23 1993-10-15 Nec Corp 半導体装置の素子分離方法
JP3285108B2 (ja) * 1993-07-13 2002-05-27 ソニー株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
KR100329607B1 (ko) 2002-11-22

Similar Documents

Publication Publication Date Title
KR970003796A (ko) 반도체 장치의 얼라인 키(align key) 패턴 형성방법
EP0276292B1 (en) Process for fabricating stacked mos structures
KR970053384A (ko) 반도체장치의 소자분리 영역 형성방법
US5923998A (en) Enlarged align tolerance in buried contact process using sidewall spacer
KR19990002942A (ko) 에스오 아이(soi) 소자의 제조방법
KR100806838B1 (ko) 반도체소자의 콘택 및 그 형성방법
KR970003777A (ko) 반도체소자의 소자분리절연막 형성방법
KR0175041B1 (ko) 반도체 장치의 트렌치형 소자분리 방법
KR20030008666A (ko) 모스 트랜지스터 및 그 형성방법
KR960015848A (ko) 반도체소자의 소자분리절연막 형성방법
KR19990003538A (ko) 반도체 소자의 제조방법
KR20060076498A (ko) 반도체 소자의 소자 분리막 형성 방법
KR0166502B1 (ko) 반도체소자의 소자분리절연막 형성방법
KR100223825B1 (ko) 반도체 소자의 격리영역 형성방법
KR100408863B1 (ko) 반도체 소자의 게이트 산화막 형성 방법
KR920003557A (ko) 반도체 장치 및 그 방법
KR970053482A (ko) 반도체 소자의 필드 산화막 형성방법
KR970003775A (ko) 반도체소자의 소자분리절연막 형성방법
KR20030002702A (ko) 반도체 소자의 소자 분리막 형성 방법
JPH11224896A (ja) 半導体装置およびその製造方法
KR100317311B1 (ko) 반도체소자 및 그의 제조방법
KR100323725B1 (ko) 반도체소자 및 그의 제조방법
JP3146554B2 (ja) 素子分離方法
KR960039275A (ko) 반도체 장치의 소자분리방법
KR20000003342A (ko) 반도체 장치의 자기정렬 콘택홀 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100224

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee