FR2979477A1 - Mur d'isolement entre transistors sur soi - Google Patents

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Abstract

L'invention concerne un mur d'isolement séparant des transistors formés dans une couche mince de semiconducteur (1) reposant sur une couche isolante (2) posée sur un substrat semiconducteur (3), ce mur étant constitué d'un matériau isolant et comprenant un mur (21) traversant la couche mince et la couche isolante et pénétrant dans le substrat, et des extensions latérales (23) s'étendant dans le substrat sous la couche isolante.

Description

B11112 - 11-GR3-0392 1 MUR D'ISOLEMENT ENTRE TRANSISTORS SUR SOI Domaine de l'invention La présente invention concerne l'isolement latéral entre transistors formés sur un substrat de type semiconducteur sur isolant couramment désigné par l'acronyme SOI de l'anglais 5 Semiconductor On Insulator. Exposé de l'art antérieur Une structure d'isolement entre deux transistors de type complémentaire est représentée en figures lA à 1D. Les figures lA et 1C sont des vues de dessus et les figures 1B et 1D 10 sont des vues en coupe selon les plans BB et DD définis en figures lA et 1C. On considère ici le cas d'une structure SOI comprenant une couche mince de silicium 1 sur une couche mince d'oxyde de silicium 2 sur un substrat de silicium 3. Comme l'illustrent les figures lA et 1B, dans un 15 circuit intégré, pour délimiter des zones actives où l'on veut former des transistors, des tranchées 4 sont réalisées de façon à traverser les couches 1 et 2 et à pénétrer dans le substrat 3. Les tranchées 4 délimitent en outre des caissons 3a et 3b de dopages opposés, moins profonds que les tranchées 4 et disposés 20 sous chacune des zones actives. Les tranchées 4 sont remplies d'oxyde de silicium communément appelé oxyde de champ 5, pour constituer des murs d'isolement.
B11112 - 11-GR3-0392 2 Comme l'illustrent les figures 1C et 1D, des transistors 6 comprennent, entre des régions de drain et de source 7, une grille conductrice 10 isolée par une couche 8. Des espaceurs 9 sont formés de part et d'autre de la grille. Les régions de source et de drain 7 sont réalisées après formation de la grille par exemple en transformant en siliciure les parties apparentes de la couche mince 1. Simultanément la partie supérieure de la grille 10a est siliciurée. Chacune des opérations conduisant à la structure de la 10 figure 1D implique différents nettoyages. Des nettoyages interviennent en particulier: - lors du retrait du masque de définition de l'oxyde de champ 5, - avant la formation de la couche d'oxyde de grille 8, - après la formation de la grille 10, 15 - après la formation des espaceurs 9, - pendant et après la formation des zones siliciurées 7 et 10a. Ces nettoyages utilisent des acides et notamment de l'acide fluorhydrique dilué. Ces acides attaquent l'oxyde de champ 5, plus particulièrement dans les régions situées à la périphérie 20 des régions de l'oxyde de champ. Il en résulte la formation de cavités 11 qui s'étendent à la périphérie de l'oxyde de champ 5 et qui peuvent atteindre le substrat 3, notamment dans le cas de structures pour lesquelles les épaisseurs de la couche d'isolant 2 et de la couche de semiconducteur 1 sont faibles. En effet 25 dans certaines technologies, ces épaisseurs peuvent être de seulement 10 à 25 nm. La disparition locale de cet isolant sur les flancs pendant la réalisation des circuits peut être à l'origine de multiples modes de défaillance des transistors. Par exemple, lors de la formation des régions de siliciure 7 et 10a, 30 un court-circuit peut apparaître entre les régions de source et de drain 7 et les caissons 3a et 3b formés dans le substrat 3. Pour pallier cet inconvénient, on a proposé de réaliser un mur d'isolement du type de celui illustré en figure 2. Dans cette figure, on retrouve la tranchée 4 remplie d'un 35 isolant 5. En outre, une couche isolante 5a est formée au-dessus B11112 - 11-GR3-0392 3 de l'isolant 5 et déborde de part et d'autre de la tranchée. Ainsi, lors des diverses attaques acides susmentionnées le risque de création de cavités allant jusqu'au substrat 3 est limité. Toutefois, il est clair que ce résultat est obtenu au prix d'une perte de place dans les zones actives de silicium, ce qui peut entraîner une dégradation des performances des transistors. Ainsi, il existe un besoin pour des murs d'isolement entre transistors palliant au moins certains des inconvénients 10 des murs antérieurs. Résumé Pour satisfaire à ce besoin, un mode de réalisation de la présente invention prévoit un mur d'isolement séparant des transistors formés dans une couche mince de semiconducteur 15 reposant sur une couche isolante posée sur un substrat semiconducteur, ce mur étant constitué d'un matériau isolant et comprenant un mur traversant la couche mince et la couche isolante et pénétrant dans le substrat, et des extensions latérales s'étendant dans le substrat sous la couche isolante. 20 Selon un mode de réalisation de la présente invention, la couche mince est en silicium, en germanium, ou en silicium-germanium ; la couche isolante et le matériau isolant du mur sont en oxyde de silicium ; et le substrat est en silicium. Selon un mode de réalisation de la présente invention, 25 le mur isole des caissons dopés formés dans le substrat sous chaque transistor, et la couche mince de semiconducteur a une épaisseur de 5 à 15 nm, la couche isolante a une épaisseur de 10 à 30 nm, les caissons ont une profondeur comprise entre 0,5 et 1 }gym, le mur a une largeur de 50 à 100 nm, et les extensions 30 latérales ont une largeur comprise entre 5 et 10 nm et une hauteur comprise entre 5 et 10 nm. Un mode de réalisation de la présente invention, prévoit un procédé de fabrication d'un mur d'isolement séparant des transistors formés dans une couche mince de semiconducteur B11112 - 11-GR3-0392 4 reposant sur une couche isolante posée sur un substrat semiconducteur, comprenant les étapes suivantes : gravure de tranchées partielles suivant le motif du mur d'isolement, sur une première largeur, cette gravure 5 s'arrêtant au niveau du substrat ; protection des flancs de gravure ; élimination d'une partie du substrat de silicium au fond des tranchées partielles sur une première profondeur et sur une deuxième largeur supérieure à la première largeur ; 10 gravure de la tranchée sur une deuxième profondeur supérieure à la première profondeur et sur la première largeur ; et remplissage par un isolant. Selon un mode de réalisation de la présente invention, 15 la protection des flancs est réalisée au cours de ladite gravure partielle. Selon un mode de réalisation de la présente invention, la protection des flancs est réalisée après ladite gravure partielle et comporte les étapes suivantes : dépôt conforme d'un 20 isolant et élimination de la partie de cet isolant qui repose sur le fond de l'ouverture. Selon un mode de réalisation de la présente invention, l'isolant est du nitrure de silicium. Selon un mode de réalisation de la présente invention, 25 ladite élimination d'une partie du substrat de silicium est réalisée par gravure isotrope. Selon un mode de réalisation de la présente invention, ladite élimination d'une partie du substrat de silicium est réalisée par oxydation du silicium. 30 Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : B11112 - 11-GR3-0392 les figures lA et 1C, décrites précédemment, sont des vues de dessus de deux étapes de fabrication d'un mur d'isolement entre zones actives, et les figures 1B et 1D sont des vues en coupe correspondant respectivement aux plans de 5 coupe BB et DD des figures lA et 1C ; la figure 2, décrite précédemment, illustre une variante de mur d'isolement entre zones actives ; les figures 3A et 3B sont des vues en coupe illustrant un mur d'isolement entre zones actives, respectivement avant et 10 après formation de transistors dans les zones actives ; les figures 4A à 4E illustrent des étapes successives de formation d'un mur tel que celui de la figure 3A selon un premier mode de réalisation ; et les figures 5A à 5D illustrent des étapes successives 15 de formation d'un mur tel que celui de la figure 3A selon un deuxième mode de réalisation. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des 20 circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Description détaillée La figure 3A représente un mur d'isolement entre zones actives d'un circuit intégré. Ce mur d'isolement est destiné à 25 délimiter des zones actives dans une couche mince de semiconducteur 1 formée sur un isolant 2 reposant sur un substrat 3, généralement un substrat de silicium. Sous la zone active de gauche est formé un caisson d'un premier type de conductivité 3a et sous la zone active de droite est formé un 30 caisson d'un deuxième type de conductivité 3b. Le mur d'isolement est constitué d'une partie verticale 21 traversant les couches 1 et 2 et le caisson 3a jusqu'à atteindre le substrat 3. Ce mur comprend des extensions latérales 23 s'étendant de part et d'autre de la partie verticale 21 sous une 35 partie de la couche isolante 2.
B11112 - 11-GR3-0392 6 La figure 3B illustre l'allure de la structure après réalisation de composants tels que des transistors MOS 6 dans des zones actives situées à droite et à gauche de la figure. Les divers éléments de ces transistors MOS sont désignés par les mêmes références qu'en figure 1D. Comme cela a été décrit précédemment en relation avec la figure 1D, tandis que l'on procède aux divers nettoyages nécessaires à l'élaboration des transistors 6, il se produit généralement une formation de cavités aux limites extérieures du mur au niveau de ses interfaces avec les couches adjacentes. Ces cavités comportent une première partie 25 le long de la couche de silicium 1 et le long de la couche isolante 2. Ensuite, ces cavités risquent de présenter une extension latérale 26 sous la couche isolante 2. Toutefois, étant donné la présence des extensions latérales 23 du mur d'isolement, le risque pour que ces cavités rejoignent le caisson 3a ou 3b est extrêmement limité. Un autre avantage d'un mur du type de celui de la figure 3A est qu'il ne limite en rien la surface disponible au niveau de chacune des zones actives.
Un autre avantage d'un mur du type de celui de la figure 3A est, comme cela sera décrit ci-après, qu'il peut être obtenu par un procédé de fabrication particulièrement simple n'impliquant notamment aucune étape de masquage supplémentaire par rapport à la formation d'un mur simple tel que celui des figures lA et 1B. Les figures 4A à 4E illustrent un premier exemple de réalisation d'une tranchée ayant la structure illustrée en figure 3A. Comme l'illustre la figure 4A, on part d'une structure de type SOI comprenant, sur un substrat semiconducteur 3, une couche isolante mince 2 et une couche semiconductrice mince 1. L'ensemble est revêtu d'une couche de masquage 30, par exemple une couche de nitrure de silicium.
B11112 - 11-GR3-0392 7 A l'étape illustrée en figure 4B, on a défini par masquage et gravé une tranchée 32 traversant les couches successives 30, 1, 2 et atteignant le substrat 3. A l'étape illustrée en figure 4C, on a formé une 5 couche de protection 34 sur les flancs de la tranchée 32. Cette couche de protection pourra être formée par l'un de nombreux moyens connus. Par exemple, on pourra déposer uniformément une couche de nitrure de silicium puis procéder à une gravure anisotrope, d'où il résulte qu'il demeure du nitrure de silicium 10 sur les flancs et que ce nitrure de silicium est éliminé au fond de la tranchée. A l'étape illustrée en figure 4D, on a procédé à une gravure isotrope du substrat 3 sur une profondeur e. L'ouverture s'étend sur une largeur w sensiblement égale à e. 15 A l'étape illustrée en figure 4E, on procède à nouveau à une gravure anisotrope sur une largeur W définie par les dimensions du masque 30, c'est-à-dire sensiblement la même largeur que la largeur initiale de la tranchée 32 décrite en relation avec la figure 4B. On obtient ainsi, après remplissage 20 par un matériau isolant, un mur tel que celui illustré en relation avec la figure 3A ayant sur la plus grande partie de sa hauteur une largeur W et présentant sur une faible partie de sa hauteur, immédiatement en dessous de la couche isolante 2, des extensions latérales de largeur w. 25 On insistera sur le fait que l'obtention de la struc- ture de la figure 4E n'implique aucune étape de masquage autre que l'étape de masquage initiale de la couche 30, qui est de toute manière nécessaire pour la définition de la tranchée. Les autres étapes mises en oeuvre dans le procédé sont des étapes 30 non critiques couramment utilisées dans le domaine de la fabrication des circuits intégrés. Par ailleurs, dans la représentation des figures 4A à 4E, on n'a pas représenté la couche de protection 34 en figure 4D. On notera que cette couche de protection 34 peut être 35 éliminée ou non, et que si elle est éliminée, ceci peut être B11112 - 11-GR3-0392 8 fait immédiatement après la gravure isotrope décrite en relation avec la figure 4D, ou bien immédiatement avant le remplissage de la tranchée après son approfondissement illustré en relation avec la figure 4E. Selon le moment auquel est effectué cette élimination, les largeurs de tranchées pourront être légèrement modifiées. Les figures 5A à 5D représentent un autre mode de formation d'un mur tel que celui de la figure 3A. La figure 5A est identique à la figure 4C.
A l'étape de la figure 5B, au lieu de procéder comme dans le cas de la figure 4D à une gravure isotrope du matériau du substrat, on procède à une oxydation thermique de façon à oxyder une zone 41 sur une profondeur e, cette zone 41 s'étendant sous la partie restante de la couche isolante 2 sur une largeur w. A l'étape de la figure 5C, comme précédemment à l'étape de la figure 4E, on procède à un approfondissement de la tranchée qui a alors une largeur W sensiblement égale à la largeur de l'ouverture formée initialement dans la couche de masquage 30. A l'étape illustrée en figure 5D, on procède au remplissage de la tranchée par un matériau isolant, couramment de l'oxyde de silicium 43. Des étapes suivantes non représentées pour obtenir le mur de la figure 3A consisteront par exemple à éliminer la couche de masquage 30 et la partie supérieure de la couche d'oxyde 43 par polissage mécanochimique. Comme précédemment, on a cessé de représenter la structure d'espaceurs 34 à la figure 5C. On comprendra que cet espaceur peut être éliminé avant ou après l'approfondissement de la tranchée illustrée en figure 5C, ou encore que cet espaceur peut être maintenu en place. On comprendra que les largeurs ne sont pas exactement les mêmes selon qu'on a laissé ou non en place la structure d' espaceur 34 mais les résultats sont tout à fait équivalents, l'important étant qu'il existe des extensions latérales de la tranchée sur une largeur w.
B11112 - 11-GR3-0392 9 Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, bien que l'on ait décrit précédemment une structure de type SOI comme 5 comprenant une couche de silicium sur une couche mince d'oxyde de silicium lui-même formé sur un substrat de silicium, d'autres matériaux pourront être utilisés. En particulier, la couche mince isolante pourra être un matériau isolant autre que de l'oxyde de silicium, par exemple du saphir ou du diamant, et la 10 couche semiconductrice 1 pourra être en un matériau semiconducteur autre que du silicium, par exemple du germanium ou du silicium-germanium. Par ailleurs, bien que le matériau isolant remplissant la tranchée décrite précédemment ait toujours été indiqué comme 15 étant de l'oxyde de silicium, l'homme de l'art comprendra qu'il pourra utiliser tout matériau isolant adapté. Bien que cela n'ait pas été décrit en relation avec tous les modes de réalisation ci-dessus, si les circuits intégrés comprennent des caissons de polarisation sous au moins 20 certaines de zones actives, les murs d'isolement pénètreront dans le substrat au-delà du fond de ces caissons. La structure selon la présente invention est particulièrement adaptée à des technologies de fabrication de circuits intégrés dans lesquelles les zones actives ont une 25 largeur de 60 à 100 nm, les caissons de polarisation formés sous les composants actifs ont une profondeur de l'ordre de 100 à 150 nm, les tranchées ont une profondeur de l'ordre de 250 nm et une largeur de l'ordre de 50 à 100 nm, les extensions latérales sous la couche d'oxyde ayant une étendue de l'ordre de 20 à 50 30 nm, la couche isolante 2 ayant une épaisseur de l'ordre de 10 à 25 nm et la couche semiconductrice 1 ayant une épaisseur de l'ordre de 10 à 25 nm.

Claims (9)

  1. REVENDICATIONS1. Mur d'isolement séparant des transistors formés dans une couche mince de semiconducteur (1) reposant sur une couche isolante (2) posée sur un substrat semiconducteur (3), ce mur étant constitué d'un matériau isolant et comprenant : un mur (21) traversant la couche mince et la couche isolante et pénétrant dans le substrat, et des extensions latérales (23) s'étendant dans le substrat sous la couche isolante.
  2. 2. Mur selon la revendication 1, dans lequel la couche 10 mince (1) est en silicium, en germanium, ou en silicium-germanium ; la couche isolante (2) et le matériau isolant du mur sont en oxyde de silicium ; et le substrat (3) est en silicium.
  3. 3. Structure comprenant un mur selon la revendication 1 ou 2, isolant des caissons dopés (3a, 3b) formés dans le 15 substrat sous chaque transistor, et dans laquelle : la couche mince de semiconducteur (1) a une épaisseur de 5 à 15 nm, la couche isolante (2) a une épaisseur de 10 à 30 nm, les caissons (3a, 3b) ont une profondeur comprise 20 entre 0,5 et 1 }gym, le mur a une largeur de 50 à 100 nm, et les extensions latérales (23) ont une largeur comprise entre 5 et 10 nm et une hauteur comprise entre 5 et 10 nm.
  4. 4. Procédé de fabrication d'un mur d'isolement 25 séparant des transistors formés dans une couche mince de semiconducteur reposant sur une couche isolante posée sur un substrat semiconducteur, comprenant les étapes suivantes : gravure de tranchées partielles suivant le motif du mur d'isolement, sur une première largeur, cette gravure 30 s'arrêtant au niveau du substrat ; protection des flancs de gravure ; élimination d'une partie du substrat de silicium au fond des tranchées partielles sur une première profondeur et sur une deuxième largeur supérieure à la première largeur ;B11112 - 11-GR3-0392 11 gravure de la tranchée sur une deuxième profondeur supérieure à la première profondeur et sur la première largeur ; et remplissage par un isolant.
  5. 5. Procédé de fabrication d'un mur selon la revendication 4, dans lequel la protection des flancs est réalisée au cours de ladite gravure partielle.
  6. 6. Procédé de fabrication d'un mur selon la revendication 4, dans lequel la protection des flancs est 10 réalisée après ladite gravure partielle et comporte les étapes suivantes : dépôt conforme d'un isolant, et élimination de la partie de cet isolant qui repose sur le fond de l'ouverture. 15
  7. 7. Procédé de fabrication d'un mur selon la revendication 6, dans lequel l'isolant est du nitrure de silicium.
  8. 8. Procédé de fabrication d'un mur selon la revendication 4, dans lequel, ladite élimination d'une partie du 20 substrat de silicium est réalisée par gravure isotrope.
  9. 9. Procédé de fabrication d'un mur selon la revendication 4, dans lequel, ladite élimination d'une partie du substrat de silicium est réalisée par oxydation du silicium.
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