JP2007103885A - 半導体不揮発性記憶素子およびその製造方法 - Google Patents

Abstract

【課題】１つの素子の物理的に離れた場所に２ビットを記憶させる半導体不揮発性記憶素子において、ビット干渉による読み出し電流の低下を抑制し得る半導体不揮発性記憶素子およびその製造方法を提供する。
【解決手段】半導体基板１と、半導体基板１中に形成された第１の拡散層領域１０および第２の拡散層領域１１と、半導体基板１中に形成され、かつ第１の拡散層領域１０および第２の拡散層領域１１の間に形成されたチャネル領域と、チャネル領域上に形成された第１絶縁膜５と、第１絶縁膜５上に形成された電荷保持領域６と、電荷保持領域６上に形成された第２絶縁膜７と、第２絶縁膜７上に形成されたゲート電極８とを備える。第１の拡散層領域１０および第２の拡散層領域１１中、ゲート電極８とオーバーラップした部分の深さ方向への最大寸法は、ゲート電極の、第１の拡散層領域と第２の拡散層領域とを結ぶ方向と平行な方向の寸法の半分よりも大きい。
【選択図】図１

Description

本発明は、半導体不揮発性記憶素子およびその製造方法に関するものであり、特に、１つの素子の物理的に異なる場所に２ビットを記憶させる２ビット／セルタイプの半導体不揮発性記憶素子において、ビット干渉による読み出し電流の低下を抑制できる半導体不揮発性記憶素子およびその製造方法に関するものである。

現在、電気的に書き換え可能な半導体不揮発性記憶素子として、ＭＯＮＯＳ（Metal/Oxide/Nitride/Oxide/Semiconductor）型の半導体不揮発性記憶素子が注目を集めている。上記ＭＯＮＯＳ型の半導体不揮発性記憶素子は、フローティングゲート型の半導体不揮発性記憶素子と比較して動作電圧が低く、また、トンネル酸化膜に欠陥があった場合にもデータが急に消滅しないなど、信頼性が高いという特徴がある。また、ＭＯＮＯＳ型の半導体不揮発性記憶素子は、電荷保持領域が非導電性膜である窒化膜によって構成されていることから、１つのメモリセル中の物理的に離れた２つの記憶場所にそれぞれ１ビットを記憶する２ビット／セル動作が可能であるという特徴を有する。以上の理由から、ＭＯＮＯＳ型の半導体不揮発性記憶素子は、高密度半導体不揮発性記憶素子として様々な機器への搭載が期待されている。

図１１に、従来のＭＯＮＯＳ型の半導体不揮発性記憶素子の断面図を示す（例えば、特許文献１参照）。

図１１に示すように、従来のＭＯＮＯＳ型の半導体不揮発性記憶素子は、シリコンなどからなる半導体基板４０１、シリコン酸化膜などからなる下部絶縁膜４０５、シリコン窒化膜などの非導電性膜からなる電荷保持領域４０６、シリコン酸化膜などからなる上部絶縁膜４０７、ポリシリコンなどからなるゲート電極４０８、第１の拡散層領域４１０および第２の拡散層領域４１１を有する。なお、上記電荷保持領域４０６は、電荷保持領域４０６ａおよび電荷保持領域４０６ｂを含む。

上記従来のＭＯＮＯＳ型半導体不揮発性記憶素子の動作を以下に説明する。データの書き込みは、電荷保持領域である電荷保持領域４０６に電子を注入し、メモリセルトランジスタのしきい値を増大させることによって行う。今、電荷保持領域４０６ａへ書き込む場合を考える。この場合、ゲート電極４０８に８[Ｖ]、ドレインとして機能する第１の拡散層領域４１０に５[Ｖ]、ソースとして機能する第２の拡散層領域４１１および半導体基板４０１に０[Ｖ]を印加する。これによって、ドレイン近傍にて発生したホットエレクトロンを電荷保持領域４０６のドレイン側である電荷保持領域４０６ａに注入することができ、その結果、書き込みが行われる。

データの読み出しは、上記ソースとドレインを逆にした、いわゆるリバースリードによって行う。今、電荷保持領域４０６ａに記憶されたデータを読み出す場合を考える。この場合、ゲート電極４０８に３[Ｖ]、ドレインとして機能する第２の拡散層領域４１１に１．５[Ｖ]、ソースとして機能する第１の拡散層領域４１０および半導体基板４０１に０[Ｖ]を印加する。このとき、電荷保持領域４０６ａに電子がある場合にはしきい値が高くなり、電荷保持領域４０６ａに電子がない場合はしきい値が低くなることを利用して読み出しを行う。

ここで、上記書き込み時、および読み出し時におけるソースとドレインとをそれぞれ逆にすることによって電荷保持領域４０６ｂへの読み書きが可能となり、１つの素子に２ビットを記憶させることが可能となる。

一方、データの消去は上記注入された電子を、電荷保持領域４０６にホールを注入することによって中和させ、メモリセルトランジスタのしきい値を下げることによって行う。具体的には、ゲート電極４０８に−６[Ｖ]、第１の拡散層領域４１０および第２の拡散層領域４１１に５[Ｖ]を印加する。このとき、バンド間トンネリングにより発生したホットホールを電荷保持領域４０６ａおよび電荷保持領域４０６ｂに注入することによって、データの消去を行う。

上記ＭＯＮＯＳ型のような２ビット／セルを実現する半導体不揮発性記憶素子において、２ビットの分離をより確実にする構成として、電荷保持領域をゲート電極の両側に設ける構造の半導体不揮発性記憶素子も提案されている（例えば、特許文献２参照）。

図１２に、ＭＯＮＯＳ型の半導体不揮発性記憶素子よりも２ビットの分離を改善するために、電荷保持領域をゲート電極の両側に設ける構造の半導体不揮発性記憶素子を示す。

図１２に示すように、電荷保持領域をゲート電極の両側に設ける構造の半導体不揮発性記憶素子は、シリコンなどからなる半導体基板５０１、シリコン酸化膜などからなるゲート絶縁膜５０２、シリコン酸化膜などからなる下部絶縁膜５０５、シリコン窒化膜などからなる電荷保持領域５０６、シリコン酸化膜などからなる上部絶縁膜５０７、ポリシリコンなどからなるゲート電極５０８、第１の拡散層領域５１０および第２の拡散層領域５１１を有する。なお、上記電荷保持領域５０６は、電荷保持領域５０６ａおよび電荷保持領域５０６ｂを含む。

図１１におけるＭＯＮＯＳ型の半導体不揮発性記憶素子と異なる点は、電荷保持領域５０６が、電荷保持領域５０６ａおよび電荷保持領域５０６ｂとして、ゲート電極５０８の両側壁に存在することである。図１２に示すように、電荷保持領域をゲート電極の両側に設ける構造の半導体不揮発性記憶素子は、電荷保持領域５０６ａおよび電荷保持領域５０６ｂがゲート電極５０８によって完全に分離されているため、図１１に示すＭＯＮＯＳ型の半導体不揮発性記憶素子に比べて２ビットの分離を改善することに成功している。

なお、書き込み方法、読み出し方法および消去方法は、ＭＯＮＯＳ型の半導体不揮発性記憶素子と同じである。
特開２００４−２２１４４８号公報（平成１６年８月５日公開） 特開２００４−５６０９５号公報（平成１６年２月１９日公開）

しかしながら、図１１に示すような、上記従来のＭＯＮＯＳ型の半導体不揮発性記憶素子、および図１２に示すような、上記従来の電荷保持領域をゲート電極の両側に設ける構造の半導体不揮発性記憶素子では、データの読み出し時の電流値が、読み出したい側と反対側に書かれたデータの影響を受けてしまうという問題点（ビット干渉問題）を有している。すなわち、読み出したい側と反対側が書き込み状態である場合、その影響を受けて、読み出し電流が低下してしまうという問題点を有している。上記問題は、読み出し時のドレイン電圧が低い場合に特に顕著に起こる。

例えば、図１１に示すようなＭＯＮＯＳ型の半導体不揮発性記憶素子において、電荷保持領域４０６ａに記憶されたデータを読み出すとき、読み出し時ドレイン電圧が高い場合にはドレイン電圧の影響を受けて電荷保持領域４０６ｂ下のチャネル領域のしきい値は、ＤＩＢＬ（Drain Induced Barrier Lowering）効果によって大幅に低下する。その結果、電荷保持領域４０６ｂ中の電子の有無にかかわらず、読み出し電流はその影響を受けない。ところが、読み出し時のドレイン電圧が低くなると、電荷保持領域４０６ｂの下のチャネル領域のしきい値の低下が不十分となる。その結果、電荷保持領域４０６ｂ中の電子の影響が、電荷保持領域４０６ａの読み出し電流に影響してしまう。

同様の問題が、図１２に示すような電荷保持領域をゲート電極の両側に設ける構造の半導体不揮発性記憶素子でも生じる。

図１３に、上記従来のＭＯＮＯＳ型の半導体不揮発性記憶素子において、ビット干渉によって生じる電流低下をシミュレーションした結果を示す。具体的に図１３には、図１１に示したＭＯＮＯＳセルを３つのトランジスタに分解した場合、消去状態のビット情報を読み出す際の読み出し電流が、反対側のビットが消去状態であるか書き込み状態であるかによって、どう変化するかをシミュレーションによって求めた結果を示している。図１３に示すように、読み出しドレイン電圧が高い場合には、反対側ビットが書き込み状態であっても消去状態であっても、読み出し電流は、あまり変わらない。一方、読み出しドレイン電圧が低い場合には、ビット干渉の影響によって、読み出し電流は低下してしまう。

なお、ビット干渉問題を低減させるために、読み出しドレイン電圧を上げようとすると、今度は、リードディスターブおよびドレインディスターブの問題が顕著となる。したがって、読み出しドレイン電圧は、一定値以上にあげることはできない。

本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、１つの素子の物理的に離れた場所に２ビットを記憶させる２ビット／セルタイプの半導体不揮発性記憶素子において、ビット干渉による読み出し電流の低下を抑制し得る半導体不揮発性記憶素子およびその製造方法を提供することにある。

本発明者は、上記課題に鑑みて鋭意検討した結果、以下の事実に着目することによって本発明を完成させるに至った。

本発明の実施の形態の説明図である図２に示すように、ＭＯＮＯＳセルを３つのトランジスタに分解してその動作を考える。ＭＯＮＯＳ型半導体不揮発性記憶素子などにおいて、リバースリードによって２ビット／セル動作が可能であるのは、読み出し時のドレイン電圧を増加させていった場合に、干渉側ビットのしきい値が低下するためであると考えられる。読み出し時のドレイン電圧を増加させた際に干渉側ビットのしきい値が低下するのは、ドレイン誘起電位障壁引き下げ効果、いわゆるＤＩＢＬ効果であると考えられる。上記ＤＩＢＬ効果を増大させるためには、以下の１）〜３）の方法が考えられる。
１）拡散層領域のチャネル領域に近い部分を深くする。
２）ゲート酸化膜を厚くする。
３）チャネル濃度を薄くする。

ここで、図２において、Bit1_Trの情報を読み出すために、Node1をソース、Node2をドレインとして機能させる。ここで、干渉側ビットであるBit2_TrのＤＩＢＬ効果が小さければ、Bit2_Trのしきい値はあまり下がらない。その結果、Bit1_Trの情報のみを読み出したいと思っても、Bit2_Trの影響を受けてしまう。つまり、Bit2_Trが書き込み状態であった場合、読み出し電流は低下してしまう。

ところが、本発明の半導体不揮発性記憶素子の場合、第１の拡散層領域、および第２の拡散層領域の深さが深いため、ＤＩＢＬ効果が大きく、干渉側ビットのしきい値はドレイン電圧の増加に伴って急激に低下する。そのため、干渉側ビットが書き込み状態であった場合でも、読み出したいビットの読み出し電流値が低下することを抑制することができる。

すなわち、本発明の半導体不揮発性記憶素子は、上記課題を解決するために、半導体基板と、上記半導体基板中に形成された第１の拡散層領域および第２の拡散層領域と、上記半導体基板中に形成され、かつ上記第１の拡散層領域および上記第２の拡散層領域の間に形成されたチャネル領域と、上記チャネル領域上に形成された第１絶縁膜と、上記第１絶縁膜上に形成された、非導電膜からなる電荷保持領域と、上記電荷保持領域上に形成された第２絶縁膜と、上記第２絶縁膜上に形成されたゲート電極と、を備え、上記第１の拡散層領域および上記第２の拡散層領域中、上記ゲート電極とオーバーラップした部分の深さ方向への最大寸法は、上記ゲート電極における、第１の拡散層領域と第２の拡散層領域とを結ぶ方向と平行な方向の寸法の半分よりも大きいことを特徴としている。

上記構成によれば、上記半導体不揮発性記憶素子を３つのトランジスタに分解して考えた際の、干渉側ビットを等価的に示すトランジスタのゲート長よりも、ドレイン側の拡散層領域の方が深くなるため、読み出し時のドレイン電圧が低い場合でも、ＤＩＢＬ効果を十分大きくすることが可能となる。その結果、読み出したいビットと反対側のビット（干渉側ビット）が書き込み状態であっても読み出し電流の低下を抑制することができる。

本発明の半導体不揮発性記憶素子は、上記課題を解決するために、半導体基板と、上記半導体基板中に形成された第１の拡散層領域および第２の拡散層領域と、上記半導体基板中に形成され、かつ上記第１の拡散層領域および上記第２の拡散層領域の間に形成されたチャネル領域と、上記チャネル領域上に形成された第１絶縁膜と、上記第１絶縁膜上に形成された、非導電膜からなる電荷保持領域と、上記電荷保持領域上に形成された第２絶縁膜と、上記第２絶縁膜上に形成されたゲート電極と、を備え、上記第１の拡散層領域および上記第２の拡散層領域と同じ型の不純物領域が、上記チャネル領域の両端に形成されていることを特徴としている。

上記構成によれば、チャネル領域の両端に、第１の拡散層領域および第２の拡散層領域と同じ型の不純物領域を形成することによって干渉側ビットのＤＩＢＬ効果が大きくなる。その結果、ビット干渉による読み出し電流の低下を抑制することができる。

本発明の半導体不揮発性記憶素子は、上記課題を解決するために、半導体基板と、上記半導体基板中に形成された第１の拡散層領域および第２の拡散層領域と、上記半導体基板中に形成され、かつ上記第１の拡散層領域および上記第２の拡散層領域の間に形成されたチャネル領域と、上記チャネル領域上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極と、上記ゲート電極の側壁および上記半導体基板上に形成された第１絶縁膜と、上記第１絶縁膜上に形成された、非導電膜からなる電荷保持領域と、上記電荷保持領域上に形成された第２絶縁膜と、を備え、上記第１の拡散層領域および上記第２の拡散層領域中、上記電荷保持領域とオーバーラップした部分の深さ方向への最大寸法は、上記ゲート電極の両側壁に形成された、上記第１絶縁膜、上記電荷保持領域および上記第２絶縁膜を積層してなるサイドウォールの積層方向への寸法よりも大きいことを特徴としている。

上記構成によれば、上記半導体不揮発性記憶素子を３つのトランジスタに分解して考えた際の、干渉側ビットを等価的に示すトランジスタのゲート長よりも、ドレイン側の拡散層領域の深さが深くなるため、ＤＩＢＬ効果が十分大きくなる。その結果、読み出し時のドレイン電圧が低い場合に、干渉側ビットが書き込み状態であっても読み出し電流の低下を抑制できる。また、２つのビットがゲート電極によって完全に分離されているため、ゲート電極の長さが短くなった場合でも２つのビットが重なることはない。それ故、ＭＯＮＯＳ型と比べて微細化に有利である。

本発明の半導体不揮発性記憶素子は、上記課題を解決するために、半導体基板と、上記半導体基板中に形成された第１の拡散層領域および第２の拡散層領域と、上記半導体基板中に形成され、かつ上記第１の拡散層領域および上記第２の拡散層領域の間に形成されたチャネル領域と、上記チャネル領域上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極と、上記ゲート電極の側壁および上記半導体基板上に形成された第１絶縁膜と、上記第１絶縁膜上に形成された、非導電膜からなる電荷保持領域と、上記電荷保持領域上に形成された第２絶縁膜と、を備え、上記第１の拡散層領域および上記第２の拡散層領域と同じ型の不純物領域が、上記チャネル領域の両端に形成されていることを特徴としている。

上記構成によれば、チャネル領域の両端に第１の拡散層領域、および第２の拡散層領域と同じ型の不純物領域を形成することによって干渉側ビットのＤＩＢＬ効果が大きくなり、ビット干渉による読み出し電流の低下を抑制することができる。また、２つのビットがゲート電極によって完全に分離されているため、ゲート電極の長さが短くなった場合でも２つのビットが重なることはない。それ故、ＭＯＮＯＳ型と比べて微細化に有利である。

本発明の半導体不揮発性記憶素子の製造方法は、上記課題を解決するために、半導体基板上に第１絶縁膜を形成する工程と、上記第１絶縁膜上に非導電膜からなる電荷保持領域を形成する工程と、上記電荷保持領域上に第２絶縁膜を形成する工程と、上記第２絶縁膜上にゲート電極を形成する工程と、上記半導体基板中に第１の拡散層領域および第２の拡散層領域を形成する工程と、上記第１の拡散層領域および上記第２の拡散層領域と同じ型の不純物領域をチャネル領域の両端に形成する工程と、を含むことを特徴としている。

上記構成によれば、チャネル領域の両端に、第１の拡散層領域および第２の拡散層領域と同じ型の不純物領域を形成することによって干渉側ビットのＤＩＢＬ効果が大きくなる。その結果、ビット干渉による読み出し電流の低下を抑制することができる。

本発明の半導体不揮発性記憶素子の製造方法は、上記課題を解決するために、半導体基板上にゲート絶縁膜を形成する工程と、上記ゲート絶縁膜上にゲート電極を形成する工程と、上記ゲート電極の側壁および半導体基板上に第１絶縁膜を形成する工程と、上記第１絶縁膜上に非導電膜からなる電荷保持領域を形成する工程と、上記電荷保持領域上に第２絶縁膜を形成する工程と、上記半導体基板中に第１の拡散層領域および第２の拡散層領域を形成する工程と、上記第１の拡散層領域および上記第２の拡散層領域と同じ型の不純物領域をチャネル領域の両端に形成する工程と、を含むことを特徴としている。

上記構成によれば、チャネル領域の両端に第１の拡散層領域、および第２の拡散層領域と同じ型の不純物領域を形成することによって干渉側ビットのＤＩＢＬ効果が大きくなり、ビット干渉による読み出し電流の低下を抑制することができる。また、２つのビットがゲート電極によって完全に分離されているため、ゲート電極の長さが短くなった場合でも２つのビットが重なることはない。それ故、ＭＯＮＯＳ型と比べて微細化に有利である。

本発明の半導体不揮発性記憶素子およびその製造方法は、以上のように、第１の拡散層領域および第２の拡散層領域中、ゲート電極とオーバーラップした部分の深さ方向への最大寸法は、ゲート電極における、第１の拡散層領域と第２の拡散層領域とを結ぶ方向と平行な方向の寸法の半分よりも大きいように形成されている。

それゆえ、１つの素子の物理的に離れた場所に２ビットを記憶させる２ビット／セルタイプの半導体不揮発性記憶素子において、ビット干渉による読み出し電流の低下を抑制し得る半導体不揮発性記憶素子およびその製造方法を提供することができるという効果を奏する。

また、本発明の半導体不揮発性記憶素子およびその製造方法は、以上のように、第１の拡散層領域および第２の拡散層領域と同じ型の不純物領域が、チャネル領域の両端に形成されている。

それゆえ、１つの素子の物理的に離れた場所に２ビットを記憶させる２ビット／セルタイプの半導体不揮発性記憶素子において、ビット干渉による読み出し電流の低下を抑制し得る半導体不揮発性記憶素子およびその製造方法を提供することができるという効果を奏する。

また、本発明の半導体不揮発性記憶素子およびその製造方法は、以上のように、第１の拡散層領域および第２の拡散層領域中、電荷保持領域とオーバーラップした部分の深さ方向への最大寸法は、ゲート電極の両側壁に形成された、第１絶縁膜、電荷保持領域および第２絶縁膜を積層してなるサイドウォールの積層方向への寸法よりも大きいように形成されている。

それゆえ、１つの素子の物理的に離れた場所に２ビットを記憶させる２ビット／セルタイプの半導体不揮発性記憶素子において、ビット干渉による読み出し電流の低下を抑制し得る半導体不揮発性記憶素子およびその製造方法を提供することができるという効果を奏する。

〔実施の形態１〕
本発明の一実施形態について図１〜図４に基づいて説明すれば、以下の通りである。

図１には、本実施の形態の半導体不揮発性記憶素子の断面図が示されている。また、図２には、本実施の形態の半導体不揮発性記憶素子の等価回路図が示されている。図２の等価回路は、図１に示す半導体不揮発性記憶素子を３つのトランジスタに分離し、それらが直列につながったものである。ここで、Bit1_TrおよびBit2_Trは、それぞれ図１における電荷保持領域６ａおよび電荷保持領域６ｂの状態を表すトランジスタであって、これらは電荷保持領域の状態によってそのしきい値が変化する。すなわち、例えば電荷保持領域６ａが消去状態の時はBit1_Trのしきい値は低く、電荷保持領域６ａが書き込み状態の時はBit1_Trのしきい値は高くなる。Main_Trは、図１に示す半導体不揮発性記憶素子の中央部分の特性を表すトランジスタであって、その特性は一定である。

図１に示すように、本実施の形態の半導体不揮発性記憶素子は、半導体基板１、下部絶縁膜５（第１絶縁膜）、電荷保持領域６、上部絶縁膜７（第２絶縁膜）、ゲート電極８、第１の拡散層領域１０、第２の拡散層領域１１を有する。上記電荷保持領域６は、電荷保持領域６ａ・６ｂを含む。電荷保持領域６ａは特に第１の拡散層領域１０近傍の電荷保持領域であり、また電荷保持領域６ｂは特に第２の拡散層領域１１近傍の電荷保持領域である。

半導体基板１は、例えばＰ型シリコン基板、ＳＯＩ（Silicon On Insulator）基板などを用いることができる。下部絶縁膜５はポテンシャルバリアとして機能し、例えば膜厚１ｎｍ〜１０ｎｍ程度のシリコン酸化膜などから形成されている。電荷保持領域６は、その内部に電荷を保持するためのトラップ準位などを有し、電荷保持領域として機能する。電荷保持領域６は、例えば膜厚１ｎｍ〜１５ｎｍ程度のシリコン窒化膜などによって形成されている。上部絶縁膜７はポテンシャルバリアとして機能し、例えば膜厚１ｎｍ〜２０ｎｍ程度のシリコン酸化膜などによって形成されている。ゲート電極８は、例えばＮ型にドープされた多結晶シリコンなどを用いることができる。第１の拡散層領域１０、および第２の拡散層領域１１は、例えば高濃度にＮ型不純物がドープされた領域によって形成されている。

ここで、図１においてＷによって示した第１の拡散層領域１０および第２の拡散層領域１１中、ゲート電極とオーバーラップした部分における深さ方向への最大寸法は、図１中においてＬによって示したゲート電極８における、第１の拡散層領域１０と第２の拡散層領域１１とを結ぶ方向と平行な方向の寸法の半分よりも大きい寸法にて形成されている。つまり、上記Ｗは、Ｗ＞０．５×Ｌを満たすものであればよく、特に限定されるものではない。上記Ｗは、さらに好ましくはＷ＞Ｌを満たすものである。

今、第１の拡散層領域１０近傍の電荷保持領域６ａに記憶された情報（消去状態とする）を読み出す場合を考える。すなわち、ゲート電極８に３[Ｖ]、ドレインとして機能する第２の拡散層領域１１に１．５[Ｖ]を印加して、電荷保持領域６ａに記憶された情報を読み出す場合、その電流値は、理想的には第２の拡散層領域１１近傍の電荷保持領域６ｂに記憶された情報の影響を受けない。これは、第２の拡散層領域１１に与えるドレイン電圧によって、図２の等価回路におけるBit2_Trのしきい値が、ＤＩＢＬ効果によって低下するためであると考えられる。ところが、図１１に示すような従来のＭＯＮＯＳ型の半導体不揮発性記憶素子の場合、第２の拡散層領域４１１の深さ方向への最大寸法が十分大きくなかったため、上記ＤＩＢＬ効果が十分ではなかった。その結果、電荷保持領域４０６ｂが書き込み状態であった場合、読み出し電流値は電荷保持領域４０６ｂの影響を受けて大きく低下していた。

本実施の形態の半導体不揮発性記憶素子は、第１の拡散層領域１０および第２の拡散層領域１１中、ゲート電極とオーバーラップした部分における深さ方向への最大寸法は、図１中でＬによって示されるゲート電極８における、第１の拡散層領域１０と第２の拡散層領域１１とを結ぶ方向と平行な方向の寸法の半分よりも大きく形成されている。上記構成によれば、上記半導体不揮発性記憶素子を３つのトランジスタに分解して考えた際の、干渉側ビットを等価的に示すBit2_Trのゲート長よりも、ドレイン側の拡散層領域の方が深くなるため、ＤＩＢＬ効果を十分大きくすることが可能となる。したがって、電荷保持領域６ｂが書き込み状態である場合でも、第２の拡散層領域１１に与えられるドレイン電圧によってBit2_Trのしきい値が十分低下するため、電荷保持領域６ａの読み出し電流に与える影響は少ない。

図３は、本実施の形態の半導体不揮発性記憶素子におけるビット干渉によって生じる電流低下を、従来との比較により示す図である。図３に示すように、電荷保持領域６ａ（消去状態とする）の情報を読み出す際に、電荷保持領域６ｂが消去状態である場合と書き込み状態である場合とについて、図２に示される等価回路を用いて、読み出し電流のドレイン電圧依存性がシミュレーションによって求められた。図３において、電荷保持領域６ｂが書き込み状態である場合のシミュレーション結果については、ＤＩＢＬ効果が大きい場合（改善後と表記）と小さい場合（改善前と表記）についてシュミレーション結果を示した。

上述したように、第２の拡散層領域１１を深く形成することによって、Bit2_TrにおけるＤＩＢＬ効果を大きくすると、読み出し電流の低下を抑えられることが分かる。

次に、本実施の形態の半導体不揮発性記憶素子の製造方法を図４を参照しながら説明する。

図４に、本実施の形態の半導体不揮発性記憶素子の、各製造工程における断面図を示す。

まず、図４（ａ）に示すように、Ｐ型の不純物がドープされたシリコンからなる半導体基板１に、本実施の形態の半導体不揮発性記憶素子のしきい値を決定するために、基板と同じ型の不純物イオンを注入する。次に、半導体基板１の表面に、例えば熱酸化によって、膜厚１ｎｍ〜１０ｎｍのシリコン酸化膜である下部絶縁膜５を形成する。次に、下部絶縁膜５上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、膜厚１ｎｍ〜１５ｎｍのシリコン窒化膜である電荷保持領域６を形成する。次に、電荷保持領域６上に、例えばＣＶＤ法によって、膜厚１ｎｍ〜２０ｎｍのシリコン酸化膜である上部絶縁膜７を形成する。

次に、図４（ｂ）に示すように、上部絶縁膜７上に、例えばＮ型にドープされた多結晶シリコンを堆積する。次いで、レジストを用いて上記多結晶シリコンをパターニングした後、例えばＲＩＥ(Reactive Ion Etching)法によってエッチングを行い、ゲート電極８を形成する。

次に、図４（ｃ）に示すように、半導体基板１中に、上記ゲート電極８をマスクして、イオン注入法などによって、例えば砒素イオンを注入する。これによって、第１の拡散層領域１０、および第２の拡散層領域１１を形成する。上記砒素イオン注入時の注入エネルギーは、注入後にゲート電極とオーバーラップする部分の深さ方向への最大寸法が上記ゲート電極８における、第１の拡散層領域１０と第２の拡散層領域１１とを結ぶ方向と平行な方向の寸法の半分よりも大きくなるように調節すればよい。上記製造工程により、図１に示すような、本実施の形態の半導体不揮発性記憶素子が完成する。

〔実施の形態２〕
本発明の一実施形態について図５および図６に基づいて説明すれば、以下の通りである。

図５には、本発明の他の実施の形態の半導体不揮発性記憶素子の断面図が示されている。

図５に示すように、本実施の形態の半導体不揮発性記憶素子は、半導体基板１０１、下部絶縁膜１０５（第１絶縁膜）、電荷保持領域１０６、上部絶縁膜１０７（第２絶縁膜）、ゲート電極１０８、第１の拡散層領域１１０、第１の拡散層領域１１０と同じ型の不純物イオンが打ち込まれたポケット領域１１０ａ（不純物領域）、第２の拡散層領域１１１、第２の拡散層領域１１１と同じ型の不純物イオンが打ち込まれたポケット領域１１１ａ（不純物領域）を有する。上記電荷保持領域１０６は、電荷保持領域１０６ａ・１０６ｂを含む。電荷保持領域１０６ａは特に第１の拡散層領域１１０近傍の電荷保持領域であり、また電荷保持領域１０６ｂは特に第２の拡散層領域１１１近傍の電荷保持領域を示す。

半導体基板１０１は、例えばＰ型シリコン基板、ＳＯＩ基板などを用いることができる。下部絶縁膜１０５はポテンシャルバリアとして機能し、例えば膜厚１ｎｍ〜１０ｎｍ程度のシリコン酸化膜などから形成されている。電荷保持領域１０６は、その内部に電荷を保持するためのトラップ準位などを有し、電荷保持領域として機能する。電荷保持領域１０６は、例えば膜厚１ｎｍ〜１５ｎｍ程度のシリコン窒化膜などによって形成されている。上部絶縁膜１０７は、ポテンシャルバリアとして機能し、例えば膜厚１ｎｍ〜２０ｎｍ程度のシリコン酸化膜などによって形成されている。ゲート電極１０８は、例えばＮ型にドープされた多結晶シリコンなどを用いることができる。第１の拡散層領域１１０、および第２の拡散層領域１１１は、例えば高濃度にＮ型不純物がドープされた領域によって形成されている。ポケット領域１１０ａ、および１１１ａは、例えばＮ型不純物がドープされた領域によって形成されている。

上述したように、本実施の形態の半導体不揮発性記憶素子は、第１の拡散層領域１１０、および第２の拡散層領域１１１と同じ型の不純物イオンを含むポケット領域１１０ａおよびポケット領域１１１ａが、チャネル領域の両端に形成されている。そのため、ＤＩＢＬ効果が十分大きくなり、ビット干渉による読み出し電流の低下を抑制することができる。

上記ポケット領域１１０ａおよびポケット領域１１１ａが含む不純物イオンは、第１の拡散層領域１１０および第２の拡散層領域１１１が含む不純物イオンと同じ型であればよく、特に限定されるものではない。上記型としては、Ｎ型であってもよいし、Ｐ型であってもよい。具体的に、Ｎ型の不純物イオンとしては、Ｐ（リン）、Ａｓ（砒素）、Ｓｂ（アンチモン）などを挙げることができる。また、Ｐ型の不純物イオンとしては、Ｂ（ホウ素）などを挙げることができる。

また、上記ポケット領域１１０ａおよびポケット領域１１１ａに含まれる不純物イオンの濃度は、第１および第２の拡散層領域と同程度であればよい。具体的には、１×１０^１８〜１×１０^２１[１／ｃｍ^３]であることが好ましく、１×１０^１９〜１×１０^２０[１／ｃｍ^３]であることが最も好ましい。

また、上記ポケット領域１１０ａおよびポケット領域１１１ａの形状は、拡散層領域を越えてチャネル領域下に入り込む形状であればよく、特に限定されるものではない。例えば、ポケット領域１１０ａおよびポケット領域１１１ａは、チャネル領域の両端に「ポケット状」に形成することが可能である。なお、本明細書中にて「ポケット状」とは、チャネル両端下の、半導体基板表面から少し深い部分に局所的に第１および第２拡散層領域と同じ型の不純物イオン領域が形成されたような形状を意味する。

次に、本実施の形態の半導体不揮発性記憶素子の製造方法を図面を参照しながら説明する。

図６に、本実施の形態の半導体不揮発性記憶素子の製造工程における断面図を示す。

まず、図６（ａ）に示すように、Ｐ型の不純物がドープされたシリコンからなる半導体基板１０１に、本実施の形態の半導体不揮発性記憶素子のしきい値を決定するために、基板と同じ型の不純物イオンを注入する。次に、半導体基板１０１の表面に、例えば熱酸化によって、膜厚１ｎｍ〜１０ｎｍのシリコン酸化膜である下部絶縁膜１０５を形成する。次に、下部絶縁膜１０５上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、膜厚１ｎｍ〜１５ｎｍのシリコン窒化膜である電荷保持領域１０６を形成する。次に、電荷保持領域１０６上に、例えばＣＶＤ法によって、膜厚１ｎｍ〜２０ｎｍのシリコン酸化膜である上部絶縁膜１０７を形成する。

次に、図６（ｂ）に示すように、上部絶縁膜１０７上に、例えばＮ型にドープされた多結晶シリコンを堆積する。その後、レジストを用いて上記多結晶シリコンをパターニングした後、例えばＲＩＥ法によってエッチングを行い、ゲート電極１０８を形成する。

次に、図６（ｃ）に示すように、半導体基板１０１中に、上記ゲート電極１０８をマスクして、イオン注入法などによって、例えば砒素イオンを注入する。これによって、第１の拡散層領域１１０、および第２の拡散層領域１１１を形成する。また、ウエハを回転しながら、半導体基板１０１の表面に対して斜め方向から、砒素イオンなどをチャネル両端に例えばポケット状に注入する。これによって、第１の拡散層領域１１０および第２の拡散層領域１１１と同じ型のポケット領域１１０ａおよびポケット領域１１１ａを形成する。上記製造工程により、図５に示すような、本実施の形態の半導体不揮発性記憶素子が完成する。

〔実施の形態３〕
本発明の一実施形態について図７および図８に基づいて説明すれば、以下の通りである。

図７には、本発明の他の実施の形態の半導体不揮発性記憶素子の断面図が示されている。

図７に示すように、本実施の形態の半導体不揮発性記憶素子は、半導体基板２０１、ゲート絶縁膜２０２、下部絶縁膜２０５（第１絶縁膜）、電荷保持領域２０６、上部絶縁膜２０７（第２絶縁膜）、ゲート電極２０８、第１の拡散層領域２１０、第２の拡散層領域２１１を有する。上記電荷保持領域２０６は、電荷保持領域２０６ａ・２０６ｂを含む。電荷保持領域２０６ａは特に第１の拡散層領域２１０近傍の電荷保持領域であり、また電荷保持領域２０６ｂは特に第２の拡散層領域２１１近傍の電荷保持領域である。

半導体基板２０１は、例えばＰ型シリコン基板、ＳＯＩ基板などを用いることができる。ゲート絶縁膜２０２は、膜厚１ｎｍ〜１０ｎｍのシリコン酸化膜によって形成されている。下部絶縁膜２０５はポテンシャルバリアとして機能し、例えば膜厚１ｎｍ〜１０ｎｍ程度のシリコン酸化膜などから形成されている。電荷保持領域２０６は、その内部に電荷を保持するためのトラップ準位などを有し、電荷保持領域として機能する。電荷保持領域２０６は、例えば膜厚１ｎｍ〜１５ｎｍ程度のシリコン窒化膜などによって形成されている。上部絶縁膜２０７は、ポテンシャルバリアとして機能し、例えば膜厚１ｎｍ〜２０ｎｍ程度のシリコン酸化膜などによって形成されている。ゲート電極２０８は、例えばＮ型にドープされた多結晶シリコンなどを用いることができる。第１の拡散層領域２１０、および第２の拡散層領域２１１は、例えば高濃度にＮ型不純物がドープされた領域によって形成されている。

ここで、図７においてＷによって示される第１の拡散層領域２１０および第２の拡散層領域２１１領域中、電荷保持領域とオーバーラップした部分の深さ方向への最大寸法は、図７中でＬによって示した上記ゲート電極２０８の側壁に形成された下部絶縁膜２０５、電荷保持領域２０６および上部絶縁膜２０７を積層してなるサイドウォールの積層方向への寸法よりも大きく形成される。

つまり、上記Ｗは、Ｗ＞Ｌを満たすものであればよく、特に限定されるものではない。上記Ｗは、さらに好ましくはＷ＞２Ｌを満たすものである。

上述したように、本実施の形態の半導体不揮発性記憶素子は、第１の拡散層領域２１０、および第２の拡散層領域２１１の深さ方向への最大寸法が、ゲート電極２０８の側壁に形成された、下部絶縁膜２０５、電荷保持領域２０６および上部絶縁膜２０７を積層してなるサイドウォールの積層方向への寸法よりも大きい。上記構成によれば、上記半導体不揮発性記憶素子を３つのトランジスタに分解して考えた際の、干渉側ビットを等価的に示すトランジスタのゲート長よりも、ドレイン側の拡散層領域の方が深くなるため、ＤＩＢＬ効果を十分大きくすることが可能となる。その結果、ビット干渉による読み出し電流の低下を抑制することができる。

次に、本実施の形態の半導体不揮発性記憶素子の、各製造工程における断面図を示す。

まず、図８（ａ）に示すように、Ｐ型の不純物がドープされたシリコンからなる半導体基板２０１に、本実施の形態の半導体不揮発性記憶素子のしきい値を決定するために、基板と同じ型の不純物イオンを注入する。次に、半導体基板２０１の表面に、例えば熱酸化によって、膜厚１ｎｍ〜１０ｎｍのシリコン酸化膜であるゲート絶縁膜２０２を形成する。次に、ゲート絶縁膜２０２上に、ＣＶＤ法によって、Ｎ型にドープされた多結晶シリコンを堆積する。次いで、レジストを用いて上記多結晶シリコンをパターニングした後、ＲＩＥ法によって上記多結晶シリコンをエッチングし、ゲート電極２０８を形成する。

次に図８（ｂ）に示すように、熱酸化またはＣＶＤ法によって、膜厚１ｎｍ〜１０ｎｍのシリコン酸化膜である下部絶縁膜２０５を堆積する。その後、下部絶縁膜２０５上にＣＶＤ法によって、後に電荷保持領域２０６ａおよび電荷保持領域２０６ｂとなる膜厚１ｎｍ〜１５ｎｍ程度の窒化膜を堆積する。次に、ＣＶＤ法によって、膜厚１ｎｍ〜２０ｎｍのシリコン酸化膜である上部絶縁膜２０７を堆積する。その後、ＲＩＥ法によって、上部絶縁膜２０７、窒化膜および下部絶縁膜２０５をエッチバックすることによって、ゲート電極２０８の側壁に電荷保持領域２０６ａ、および電荷保持領域２０６ｂが形成される。

次に図８（ｃ）に示すように、ゲート電極２０８、下部絶縁膜２０５、電荷保持領域２０６ａ、電荷保持領域２０６ｂおよび上部絶縁膜２０７をマスクして、イオン注入法などによって例えば砒素イオンを注入する。これによって、第１の拡散層領域２１０、および第２の拡散層領域２１１を形成する。ここで、上記砒素イオン注入時の注入エネルギーは、電荷保持領域とオーバーラップした部分における注入後の深さ方向の最大寸法が、ゲート電極２０８の側壁に形成された、下部絶縁膜２０５、電荷保持領域２０６および上部絶縁膜２０７を積層してなるサイドウォールの積層方向への寸法よりも大きくなるように調節する。上記製造工程により、図１に示すような、本実施の形態の半導体不揮発性記憶素子が完成する。

〔実施の形態４〕
本発明の一実施形態について図９および図１０に基づいて説明すれば、以下の通りである。

図９には、本発明の他の実施の形態の半導体不揮発性記憶素子の断面図が示されている。

図９に示すように、本実施の形態の半導体不揮発性記憶素子は、半導体基板３０１、ゲート絶縁膜３０２、下部絶縁膜３０５（第１絶縁膜）、電荷保持領域３０６、上部絶縁膜３０７（第２絶縁膜）、ゲート電極３０８、第１の拡散層領域３１０、第１の拡散層領域３１０と同じ型の不純物イオンが打ち込まれたポケット領域３１０ａ（不純物領域）、第２の拡散層領域３１１、第２の拡散層領域３１１と同じ型の不純物イオンが打ち込まれたポケット領域３１１ａ（不純物領域）を有する。上記電荷保持領域３０６は、電荷保持領域３０６ａ・３０６ｂを含む。電荷保持領域３０６ａは特に第１の拡散層領域３１０近傍の電荷保持領域であり、また電荷保持領域３０６ｂは特に第２の拡散層領域３１１近傍の電荷保持領域である。

半導体基板３０１は、例えばＰ型シリコン基板、ＳＯＩ基板などを用いることができる。ゲート絶縁膜３０２は、膜厚１ｎｍ〜１０ｎｍのシリコン酸化膜によって形成されている。下部絶縁膜３０５はポテンシャルバリアとして機能し、例えば膜厚１ｎｍ〜１０ｎｍ程度のシリコン酸化膜などから形成されている。電荷保持領域３０６は、その内部に電荷を保持するためのトラップ準位などを有し、電荷保持領域として機能する。電荷保持領域３０６は、例えば膜厚１ｎｍ〜１５ｎｍ程度のシリコン窒化膜などによって形成されている。上部絶縁膜３０７は、ポテンシャルバリアとして機能し、例えば膜厚１ｎｍ〜２０ｎｍ程度のシリコン酸化膜などによって形成されている。ゲート電極３０８は、例えばＮ型にドープされた多結晶シリコンなどを用いることができる。第１の拡散層領域３１０、および第２の拡散層領域３１１は、例えば高濃度にＮ型不純物がドープされた領域によって形成されている。ポケット領域３１０ａおよびポケット領域３１１ａは、例えばＮ型不純物がドープされた領域によって形成されている。

上述したように、本実施の形態の半導体不揮発性記憶素子は、第１の拡散層領域３１０、および第２の拡散層領域３１１と同じ型の不純物イオンを含むポケット領域３１０ａおよびポケット領域３１１ａが、チャネル領域の両端に形成されている。そのため、ＤＩＢＬ効果が十分大きくなり、ビット干渉による読み出し電流の低下を抑制することができる。
上記ポケット領域３１０ａおよびポケット領域３１１ａが含む不純物イオンは、第１の拡散層領域３１０および第２の拡散層領域３１１が含む不純物イオンと同じ型であればよく、特に限定されるものではない。上記型としては、Ｎ型であってもよいし、Ｐ型であってもよい。具体的に、Ｎ型の不純物イオンとしては、Ｐ（リン）、Ａｓ（砒素）、Ｓｂ（アンチモン）などを挙げることができる。また、Ｐ型の不純物イオンとしては、Ｂ（ホウ素）などを挙げることができる。

また、上記ポケット領域３１０ａおよびポケット領域３１１ａに含まれる不純物イオンの濃度は、第１および第２の拡散層領域と同程度であればよい。具体的には、１×１０^１８〜１×１０^２１[１／ｃｍ^３]であることが好ましく、１×１０^１９〜１×１０^２０[１／ｃｍ^３]であることが最も好ましい。

また、上記ポケット領域３１０ａおよびポケット領域３１１ａの形状は、拡散層領域を越えてチャネル領域下に入り込む形状であればよく、特に限定されるものではない。例えば、ポケット領域３１０ａおよびポケット領域３１１ａは、チャネル領域の両端に「ポケット状」に形成することが可能である。なお、本明細書中にて「ポケット状」とは、チャネル両端下の、半導体基板表面から少し深い部分に局所的に第１および第２拡散層領域と同じ型の不純物イオン領域が形成されたような形状を意味する。

次に、本実施の形態の半導体不揮発性記憶素子の製造方法を図面を参照しながら説明する。図１０に、本実施の形態の半導体不揮発性記憶素子の製造工程における断面図を示す。

まず、図１０（a）に示すように、Ｐ型の不純物がドープされたシリコンからなる半導体基板３０１に、本実施の形態の半導体不揮発性記憶素子のしきい値を決定するために、基板と同じ型の不純物イオンを注入する。次に、半導体基板３０１の表面に、例えば熱酸化によって、膜厚１ｎｍ〜１０ｎｍのシリコン酸化膜であるゲート絶縁膜３０２を形成する。次に、ゲート絶縁膜３０２上に、ＣＶＤ法によりＮ型にドープされた多結晶シリコンを堆積する。次いで、レジストを用いて上記多結晶シリコンをパターニングした後、ＲＩＥ法によって上記多結晶シリコンをエッチングし、ゲート電極３０８を形成する。

次に図１０（ｂ）に示すように、熱酸化あるいはＣＶＤ法により、膜厚１ｎｍ〜１０ｎｍのシリコン酸化膜である下部絶縁膜３０５を堆積する。その後、下部絶縁膜３０５上にＣＶＤ法によって、膜厚１ｎｍ〜１５ｎｍ程度の窒化膜である電荷保持領域３０６を堆積する。次に、ＣＶＤ法によって、膜厚１ｎｍ〜２０ｎｍのシリコン酸化膜である上部絶縁膜３０７を堆積する。その後、ＲＩＥ法によって、上部絶縁膜３０７、電荷保持領域３０６および下部絶縁膜３０５をエッチバックすることにより、ゲート電極３０８の側壁に電荷保持領域３０６ａおよび電荷保持領域３０６ｂが形成される。

次に図１０（ｃ）に示すように、ゲート電極３０８、下部絶縁膜３０５、電荷保持領域３０６ａ、電荷保持領域３０６ｂおよび上部絶縁膜３０７をマスクして、イオン注入法などによって例えば砒素イオンを注入する。これによって、第１の拡散層領域３１０、および第２の拡散層領域３１１を形成する。また、ウエハを回転しながら、半導体基板３０１の表面に対して斜め方向から、砒素イオンなどをチャネル両端に、例えばポケット状に注入する。これによって、第１の拡散層領域３１０および第２の拡散層領域３１１と同じ型のポケット領域３１０ａおよびポケット領域３１１ａを形成する。上記製造工程により、図９に示すような、本実施の形態の半導体不揮発性記憶素子が完成する。

なお、本発明は、上述した各実施の形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施の形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施の形態についても本発明の技術的範囲に含まれる。

本発明は、１つの素子の物理的に異なる場所に２ビットを記憶させる２ビット／セルタイプの半導体不揮発性記憶素子において、ビット干渉による読み出し電流の低下を抑制できる。そのため、本発明は、半導体不揮発性記憶素子に代表される各種記憶装置や、その部品を製造する分野に利用することができる。

本発明における半導体不揮発性記憶素子の実施の一形態を示す断面図である。 上記半導体不揮発性記憶素子を示す等価回路図である。 上記半導体不揮発性記憶素子におけるビット干渉によって生じる電流低下を、従来との比較により示す図である。 上記半導体不揮発性記憶素子の製造方法を示す工程断面図である。 本発明における半導体不揮発性記憶素子の他の実施の形態を示す断面図である。 上記半導体不揮発性記憶素子の製造方法を示す工程断面図である。 本発明における半導体不揮発性記憶素子のさらに他の実施の形態を示す断面図である。 上記半導体不揮発性記憶素子の製造方法を示す工程断面図である。 本発明における半導体不揮発性記憶素子のさらに他の実施の形態を示す断面図である。 上記半導体不揮発性記憶素子の製造方法を示す工程断面図である。 従来のＭＯＮＯＳ型半導体不揮発性記憶素子を示す断面図である。 従来の半導体不揮発性記憶素子を示す断面図である。 従来のＭＯＮＯＳ型半導体不揮発性記憶素子におけるビット干渉によって生じる電流低下を示す図である。

符号の説明

１ 半導体基板
５・１０５・２０５・３０５ 下部絶縁膜（第１絶縁膜）
６・６ａ・６ｂ 電荷保持領域
１０６・１０６ａ・１０６ｂ 電荷保持領域
２０６・２０６ａ・２０６ｂ 電荷保持領域
３０６・３０６ａ・３０６ｂ 電荷保持領域
４０６・４０６ａ・４０６ｂ 電荷保持領域
５０６・５０６ａ・５０６ｂ 電荷保持領域
７・１０７・２０７・３０７ 上部絶縁膜（第２絶縁膜）
８ ゲート電極
１０ 第１の拡散層領域
１１ 第２の拡散層領域
１１０ａ・１１１ａ ポケット領域（不純物領域）
３１０ａ・３１１ａ ポケット領域（不純物領域）

Claims (6)

1. 半導体基板と、
   該半導体基板中に形成された第１の拡散層領域および第２の拡散層領域と、
   該半導体基板中に形成され、かつ該第１の拡散層領域および該第２の拡散層領域の間に形成されたチャネル領域と、
   該チャネル領域上に形成された第１絶縁膜と、
   該第１絶縁膜上に形成された、非導電膜からなる電荷保持領域と、
   該電荷保持領域上に形成された第２絶縁膜と、
   該第２絶縁膜上に形成されたゲート電極と、を備え、
   該第１の拡散層領域および該第２の拡散層領域中、該ゲート電極とオーバーラップした部分の深さ方向への最大寸法は、該ゲート電極における、該第１の拡散層領域と該第２の拡散層領域とを結ぶ方向と平行な方向の寸法の半分よりも大きいことを特徴とする半導体不揮発性記憶素子。
2. 半導体基板と、
   該半導体基板中に形成された第１の拡散層領域および第２の拡散層領域と、
   該半導体基板中に形成され、かつ該第１の拡散層領域および該第２の拡散層領域の間に形成されたチャネル領域と、
   該チャネル領域上に形成された第１絶縁膜と、
   該第１絶縁膜上に形成された、非導電膜からなる電荷保持領域と、
   該電荷保持領域上に形成された第２絶縁膜と、
   該第２絶縁膜上に形成されたゲート電極と、を備え、
   該第１の拡散層領域および該第２の拡散層領域と同じ型の不純物領域が、該チャネル領域の両端に形成されていることを特徴とする半導体不揮発性記憶素子。
3. 半導体基板と、
   該半導体基板中に形成された第１の拡散層領域および第２の拡散層領域と、
   該半導体基板中に形成され、かつ該第１の拡散層領域および該第２の拡散層領域の間に形成されたチャネル領域と、
   該チャネル領域上に形成されたゲート絶縁膜と、
   該ゲート絶縁膜上に形成されたゲート電極と、
   該ゲート電極の側壁および該半導体基板上に形成された第１絶縁膜と、
   該第１絶縁膜上に形成された、非導電膜からなる電荷保持領域と、
   該電荷保持領域上に形成された第２絶縁膜と、を備え、
   該第１の拡散層領域および該第２の拡散層領域中、該電荷保持領域とオーバーラップした部分の深さ方向への最大寸法は、該ゲート電極の両側壁に形成された、該第１絶縁膜、該電荷保持領域および該第２絶縁膜を積層してなるサイドウォールの積層方向への寸法よりも大きいことを特徴とする半導体不揮発性記憶素子。
4. 半導体基板と、
   該半導体基板中に形成された第１の拡散層領域および第２の拡散層領域と、
   該半導体基板中に形成され、かつ該第１の拡散層領域および該第２の拡散層領域の間に形成されたチャネル領域と、
   該チャネル領域上に形成されたゲート絶縁膜と、
   該ゲート絶縁膜上に形成されたゲート電極と、
   該ゲート電極の側壁および該半導体基板上に形成された第１絶縁膜と、
   該第１絶縁膜上に形成された、非導電膜からなる電荷保持領域と、
   該電荷保持領域上に形成された第２絶縁膜と、を備え、
   該第１の拡散層領域および該第２の拡散層領域と同じ型の不純物領域が、該チャネル領域の両端に形成されていることを特徴とする半導体不揮発性記憶素子。
5. 半導体基板上に第１絶縁膜を形成する工程と、
   該第１絶縁膜上に非導電膜からなる電荷保持領域を形成する工程と、
   該電荷保持領域上に第２絶縁膜を形成する工程と、
   該第２絶縁膜上にゲート電極を形成する工程と、
   該半導体基板中に第１の拡散層領域および第２の拡散層領域を形成する工程と、
   該第１の拡散層領域および該第２の拡散層領域と同じ型の不純物領域をチャネル領域の両端に形成する工程と、を含むことを特徴とする半導体不揮発性記憶素子の製造方法。
6. 半導体基板上にゲート絶縁膜を形成する工程と、
   該ゲート絶縁膜上にゲート電極を形成する工程と、
   該ゲート電極の側壁および半導体基板上に第１絶縁膜を形成する工程と、
   該第１絶縁膜上に非導電膜からなる電荷保持領域を形成する工程と、
   該電荷保持領域上に第２絶縁膜を形成する工程と、
   該半導体基板中に第１の拡散層領域および第２の拡散層領域を形成する工程と、
   該第１の拡散層領域および該第２の拡散層領域と同じ型の不純物領域をチャネル領域の両端に形成する工程と、を含むことを特徴とする半導体不揮発性記憶素子の製造方法。

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