JP2000323589A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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JP2000323589A
JP2000323589A JP11130373A JP13037399A JP2000323589A JP 2000323589 A JP2000323589 A JP 2000323589A JP 11130373 A JP11130373 A JP 11130373A JP 13037399 A JP13037399 A JP 13037399A JP 2000323589 A JP2000323589 A JP 2000323589A
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insulating film
region
forming
interlayer insulating
tunnel oxide
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JP11130373A
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Keisuke Aoyanagi
圭祐 青柳
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 データ消去の際のフローティングゲートから
の電子の引抜きを高速で行えるフラッシュメモリを提供
する。 【解決手段】 フローティングゲート６がチャネル領域
１０上方から層間絶縁膜４上方にかけて延在する構造を
有するフラッシュメモリに対して、フローティングゲー
ト６に沿うように接して形成されたトンネル酸化膜５を
介在して、消去電極９がさらにフローティングゲート６
に沿うように延在することとし、ＦＮトンネル現象が起
こり得る領域を広く確保した。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に消去動作を高速に行なうことを可能とした半
導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】フラッシュメモリは電気的な書換えの可
能な半導体記憶装置である。
【０００３】図３４を参照して、従来のフラッシュメモ
リについて説明する。フラッシュメモリにおいては、デ
ータの記憶はフローティングゲート６に電子を蓄積する
ことによって行なわれる。一方、記憶されたデータの消
去は、フローティングゲート６から電子を引抜くことに
よって行なわれる。
【０００４】この電子の引抜きは、ソース領域２または
ドレイン領域３に正電圧を印加することによって、ソー
ス領域２またはドレイン領域３とフローティングゲート
６とがトンネル酸化膜５を介在して近接する箇所にＦＮ
（Fowler-Nordheim）トンネル現象を生じさせることに
よって、フローティングゲート６に蓄積された電子をト
ンネル酸化膜５を越えてソース領域２またはドレイン領
域３の側へ移動させることで行なわれる。
【０００５】
【発明が解決しようとする課題】上述のようにフラッシ
ュメモリのデータの消去速度は、電子の引抜きの速度に
よって定まることとなる。しかし、ＦＮトンネル現象に
よる電子の移動速度は遅い。さらに、図３４に示すよう
に、フローティングゲート６がチャネル領域１０上方か
ら層間絶縁膜４上方にかけて延在する構造を有するフラ
ッシュメモリである場合、電子が通過できる領域、すな
わち、ソース領域２またはドレイン領域３とフローティ
ングゲート６とが重なり合う領域（図中Ｌ）はごく限ら
れている。
【０００６】そのため、電子の引抜きには時間がかか
り、フラッシュメモリにおけるデータ消去の高速化の妨
げとなっていた。
【０００７】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、表面部にチャネル領域を挟むように互いに隔離
されて形成されたソース領域およびドレイン領域を有す
る半導体基板と、上記ソース領域上および上記ドレイン
領域上に、それぞれチャネル領域から遠ざかる側に後退
させた位置に、それぞれ形成された層間絶縁膜と、上記
チャネル領域に接し、上記チャネル領域上面から上記層
間絶縁膜上方にかけて延在するトンネル酸化膜と、上記
チャネル領域上方から上記層間絶縁膜上方にかけて上記
トンネル酸化膜に沿うように接して延在するフローティ
ングゲートと、上記層間絶縁膜と上記トンネル酸化膜と
の間に上記トンネル酸化膜に沿うように形成された消去
電極と、上記フローティングゲートの上面に沿って絶縁
膜を介在して設けられるコントロールゲートと、上記フ
ローティングゲートから上記消去電極へ電子を引抜くた
めに、上記消去電極に所定の電位を印加するための消去
電極電圧印加手段と、を備える。
【０００８】上記構成としたことで、電子は、消去電極
とフローティングゲートとがトンネル酸化膜を介在して
近接する領域を通過して引抜くことが可能となり、か
つ、そのような領域は十分広く存在するため、電子の引
抜きを高速に行なえることとなった。
【０００９】本発明に係る半導体記憶装置においてさら
に好ましくは、上記消去電極電圧印加手段は、上記消去
電極が上記ソース領域または上記ドレイン領域の少なく
とも一方と接する構造を含む。
【００１０】上記構成としたことで、従来と同じく、ソ
ース領域またはドレイン領域に対して印加する電圧を制
御することによって、消去電極を通じてデータの消去が
行なえるため、従来の周辺装置がそのまま利用可能とな
る。
【００１１】本発明に係る半導体記憶装置の他の局面に
おいては、上記消去電極電圧印加手段は、上記消去電極
に上記ソース領域または上記ドレイン領域と略同一の電
圧を印加する同一電圧印加手段を含む。
【００１２】上記構成としたことで、消去電極をソース
領域またはドレイン領域に対して接して形成する必要が
なくなり、装置の製作がより容易になる。
【００１３】本発明に係る半導体記憶装置のさらに他の
局面においては、表面部にチャネル領域を挟むように互
いに隔離されて形成されたソース領域およびドレイン領
域を有する半導体基板と、上記ソース領域上および上記
ドレイン領域上に、それぞれ形成された層間絶縁膜と、
上記チャネル領域上方から上記層間絶縁膜上方にかけて
延在するフローティングゲートと、上記フローティング
ゲートの幅方向の側方において、トンネル酸化膜を介在
し隣接して配置された消去電極と、上記フローティング
ゲートの上面に沿って絶縁膜を介在して設けられるコン
トロールゲートと、上記フローティングゲートから上記
消去電極へ電子を引抜くため、上記消去電極に所定の電
位を印加するための消去電極電圧印加手段と、を備え
る。
【００１４】上記構成としたことで、電子は、消去電極
とフローティングゲートとがトンネル酸化膜を介在して
近接する領域を通過して引抜くことが可能となり、か
つ、そのような領域はフローティングゲートの周囲に十
分広く存在するため、電子の引抜きを高速に行なえるこ
ととなった。また、フローティングゲートと消去電極を
上下方向に重ね合わせることなく配置することも可能で
あるので、装置自体の高さを低く抑えることも可能であ
る。
【００１５】さらに好ましくは、 上記消去電極電圧印
加手段は、上記消去電極が上記ソース領域または上記ド
レイン領域の少なくとも一方と接する構造を含む。
【００１６】上記構成としたことで、従来と同じく、ソ
ース領域またはドレイン領域に対して印加する電圧を制
御することで、消去電極を通じてデータの消去が行なえ
るため、従来の周辺装置がそのまま利用可能となる。
【００１７】本発明に係る半導体記憶装置のさらに他の
局面においては、上記消去電極電圧印加手段は、上記消
去電極に上記ソース領域または上記ドレイン領域と略同
一の電圧を印加する同一電圧印加手段を含む。
【００１８】上記構成としたことで、消去電極をソース
領域またはドレイン領域に対して接して形成する必要が
なくなり、装置の製作がより容易になる。
【００１９】本発明に係る半導体記憶装置の製造方法に
おいては、半導体基板の表面部にチャネル領域を挟むよ
うに互いに隔離してソース領域およびドレイン領域を形
成する工程と、上記ソース領域および上記ドレイン領域
上に、それぞれチャネル領域から遠ざかる側に後退させ
た位置に層間絶縁膜を形成する工程と、上記チャネル領
域に接し、上記チャネル領域から上記層間絶縁膜上方に
かけて延在するトンネル酸化膜を形成する工程と、上記
チャネル領域上方から上記層間絶縁膜上方にかけて上記
トンネル酸化膜に沿うように接して延在するフローティ
ングゲートを形成する工程と、上記層間絶縁膜と上記ト
ンネル酸化膜との間に上記トンネル酸化膜に沿うように
消去電極を形成する工程と、上記フローティングゲート
の上面に沿って絶縁膜を形成する工程と、上記絶縁膜の
上面に沿ってコントロールゲートを形成する工程と、を
備える。
【００２０】上記工程を採用することにより、フローテ
ィングゲートと消去電極がトンネル酸化膜を介在して近
接する領域の広い半導体装置を得ることができ、フラッ
シュメモリにおけるデータ消去の高速化に寄与すること
ができる。
【００２１】本発明に係る半導体記憶装置の製造方法の
他の局面においては、半導体基板の表面部にチャネル領
域を挟むように互いに隔離するソース領域およびドレイ
ン領域を形成する工程と、上記ソース領域および上記ド
レイン領域上に、それぞれ層間絶縁膜を形成する工程
と、上記チャネル領域に接し、上記チャネル領域から上
記層間絶縁膜上方にかけて延在するトンネル酸化膜を形
成する工程と、上記チャネル領域上方から上記層間絶縁
膜上方にかけて上記トンネル酸化膜に沿うように接して
延在するフローティングゲートを形成する工程と、上記
フローティングゲートの幅方向の少なくとも側方にトン
ネル酸化膜を形成する工程と、上記フローティングゲー
トの幅方向の側方において、上記トンネル酸化膜を介在
し隣接して配置される消去電極を形成する工程と、上記
フローティングゲートの上面に沿って絶縁膜を形成する
工程と、上記絶縁膜の上面に沿ってコントロールゲート
を形成する工程と、を備える。
【００２２】上記工程を採用することにより、フローテ
ィングゲートと消去電極がトンネル酸化膜を介在して近
接する領域が広く、かつ、装置全体の高さを低く抑えた
半導体装置を得ることができ、フラッシュメモリにおけ
るデータ消去の高速化および省スペース化に寄与するこ
とができる。
【００２３】
【発明の実施の形態】以下、この発明に基づいた各実施
の形態を、図を参照しながら説明する。
【００２４】（実施の形態１） （装置の構造）本実施の形態における半導体記憶装置で
あるフラッシュメモリの構造について、図１および図２
を参照して説明する。なお、フラッシュメモリの平面図
を図１に示し、図１中のＡ−Ａ線矢視断面図を図２に示
す。
【００２５】両図を参照して、半導体基板１の表面にチ
ャネル領域１０を規定するように、ソース領域２および
ドレイン領域３が設けられている。ソース領域２および
ドレイン領域３の上には、チャネル領域１０から遠ざか
る側に後退させた位置に、層間絶縁膜４が設けられてい
る。
【００２６】チャネル領域１０の上面から層間絶縁膜４
の上方にかけては、トンネル酸化膜５が設けられてい
る。このトンネル酸化膜５はチャネル領域１０に接して
いる。また、トンネル酸化膜５と層間絶縁膜４との間に
は、このトンネル酸化膜５に沿うようにして、ソース領
域２およびドレイン領域３に接続する消去電極９が設け
られている。
【００２７】チャネル領域１０の上方から層間絶縁膜４
の上方にかけては、消去電極９に沿うようにして接して
延在するフローティングゲート６が設けられている。こ
のフローティングゲート６の上面に沿って、絶縁膜とし
てのＯＮＯ（Oxide-Nitride-Oxide）膜７を介在してコ
ントロールゲート８が設けられている。
【００２８】なお、ここでは、消去電極９がソース領域
２およびドレイン領域３に接続していることによって、
消去電極電圧印加手段を構成している。
【００２９】（製造方法）次に、上記構造よりなる本実
施の形態におけるフラッシュメモリの製造工程の例につ
いて、図９〜図１４を参照して説明する。
【００３０】まず、図９を参照して、ｐ型単結晶シリコ
ンからなる半導体基板１に、不純物濃度１×１０19ｃｍ
-3〜１×１０20ｃｍ-3のｎ型不純物を注入してソース領
域２およびドレイン領域３を形成する。
【００３１】図１０を参照して、少なくともチャネル領
域１０の上方が開口している、ＳｉＯ2からなる厚さ６
００ｎｍの層間絶縁膜４を形成する。
【００３２】図１１を参照して、ＣＶＤ（Chemical Vap
or Deposition）法を用いて、厚さ２００ｎｍの多結晶
シリコンからなる消去電極９を形成する。
【００３３】図１２を参照して、マスクを用いて異方性
エッチングにより、消去電極９のパターニング層を形成
する。
【００３４】図１３を参照して、ＣＶＤ法を用いてＳｉ
Ｏ2からなる厚さ１０ｎｍ〜１５ｎｍのトンネル酸化膜
５を形成し、その上にＣＶＤ法を用いて、厚さ４００ｎ
ｍの多結晶シリコンからなるフローティングゲート６を
形成し、パターニングを行なう。
【００３５】図１４を参照して、ＣＶＤ法を用いて、厚
さ６０ｎｍ〜１００ｎｍのＯＮＯ膜７を形成し、パター
ニングを行なう。さらに、ＣＶＤ法を用いて、厚さ５０
０ｎｍの多結晶シリコンからなるコントロールゲート８
を形成し、パターニングを行なう。
【００３６】以上の工程により、フラッシュメモリが完
成する。 （作用効果）以上、本実施の形態におけるフラッシュメ
モリおよびその製造方法によれば、電子の引抜きの際に
は、従来と同様、ソース領域２およびドレイン領域３の
うち少なくとも一方に正電圧を印加することによって、
消去電極９もこれと同電位となる。一方、フローティン
グゲート６と消去電極９とは、直接は接していないが、
トンネル酸化膜５を介在して、沿うように接しているの
で、消去電極９が正電位となったときには、両者の沿っ
ているいずれの領域においても、ＦＮトンネル現象が起
こり得る。すなわち、従来に比べて広い領域で電子の引
抜きを行なうことが可能となる。
【００３７】（実施例１）図１、図２に示す本実施の形
態におけるフラッシュメモリと、図３４に示す従来技術
に基づくフラッシュメモリとを比較する。データを記憶
した両方のフラッシュメモリのドレイン領域３に同時に
正電圧を印加した場合、本実施の形態におけるフラッシ
ュメモリは、上記作用により従来に比べて広い領域で電
子の引抜きを行なうことができるため、従来技術に基づ
くフラッシュメモリよりも高速にデータの消去を行なう
ことが可能となる。
【００３８】データ消去時に両方のフラッシュメモリの
各ドレイン領域３の代わりに各ソース領域２に同時に正
電圧を印加することとした場合も、同様の結果を得るこ
とができる。
【００３９】また、データ消去時に両方のフラッシュメ
モリのそれぞれのソース領域２とドレイン領域３との双
方に同時に正電圧を印加することとした場合も、同様の
結果を得ることができる。
【００４０】（実施例２）図１、図２に示す本実施の形
態におけるフラッシュメモリでは、図２に示されるよう
に消去電極９は、ソース領域２およびドレイン領域３の
それぞれに接している。一方、消去電極９が、たとえソ
ース領域２およびドレイン領域３と接していない構造で
あったとしても、消去電極電圧印加手段として、消去電
極９にソース領域２またはドレイン領域３と略同一の電
圧を印加する同一電圧印加手段を備えたフラッシュメモ
リであれば、実施例１と同様の結果を得ることができ
る。
【００４１】たとえば図３の回路図に示すように、フラ
ッシュメモリのコントロールゲート８をワードライン４
１に接続し、ソース領域２をビットライン４２に接続
し、ドレイン領域３を消去ライン４４を通じて消去ライ
ン用電源４５に接続し、消去動作時に、消去制御ライン
４３によりトランジスタ４６を制御する構造の採用が可
能である。
【００４２】（実施の形態２） （装置の構造）本実施の形態における半導体記憶装置で
あるフラッシュメモリの構造について、図４〜図８を参
照して説明する。なお、フラッシュメモリの平面構造を
図４に示し、図４中のＢ−Ｂ線矢視断面図を図５に示
し、図４中のＣ−Ｃ線矢視断面図を図６に示し、図４中
のＤ−Ｄ線矢視断面図を図７に示し、図４中のＥ−Ｅ線
矢視断面図を図８に示す。
【００４３】図４〜図８を参照して、実施の形態１と同
様に、半導体基板１の表面にチャネル領域１０を規定す
るように、ソース領域２およびドレイン領域３が設けら
れている。ソース領域２およびドレイン領域３の上に
は、チャネル領域１０から遠ざかる側に後退させた位置
に、層間絶縁膜４が設けられている。
【００４４】チャネル領域１０の上面から層間絶縁膜４
の上方にかけては、トンネル酸化膜５が設けられてい
る。このトンネル酸化膜５はチャネル領域１０に接して
いる。
【００４５】トンネル酸化膜５の上面に沿って、フロー
ティングゲート６が設けられている。このフローティン
グゲート６の上面に沿って、絶縁膜としてのＯＮＯ膜７
を介在してコントロールゲート８が設けられている。
【００４６】また、本実施の形態の特徴的構造として
は、フローティングゲート６の幅方向（図中Ｗ方向）の
側方において、トンネル酸化膜５を介在し隣接して配置
された消去電極９が設けられている。
【００４７】なお、図４では、消去電極９は、フローテ
ィングゲート６の幅方向の側方のみならず、フローティ
ングゲート６の一端面においてもトンネル酸化膜５を介
在し、フローティングゲート６に隣接しており、フロー
ティングゲート６と合計三方から取囲む構造となってい
るが、仮に、フローティングゲート６の一端面において
は隣接せず、フローティングゲート６の幅方向の側方の
合計二方のみから取囲む構造であってもよい。
【００４８】さらに、このフラッシュメモリは、消去電
極９に対して、ソース領域２またはドレイン領域３と略
同一の正電圧を印加する同一電圧印加手段（図示省略）
を備える。
【００４９】（製造方法）次に、上記構造よりなる本実
施の形態における半導体記憶装置の製造方法について、
図１５〜図３３を参照して説明する。
【００５０】なお、完成時の構造は図４に示すものとな
るが、製造途中の各工程における構造を、図４中に示す
Ｂ−Ｂ，Ｃ−Ｃ，Ｄ−ＤおよびＥ−Ｅの各矢視断面図な
らびに平面図を参照しながら説明する。
【００５１】ここで、図１５〜図１８は、各工程におけ
る構造のＢ−Ｂ線矢視断面図である。また、図１９〜図
２２は、各工程における構造のＣ−Ｃ線矢視断面図であ
る。さらに、図２３〜図２５は、各工程における構造の
Ｄ−Ｄ線矢視断面図である。さらに、図２６〜図２９
は、各工程における構造のＥ−Ｅ線矢視断面図である。
さらに、図３０〜図３３は、各工程における構造の平面
図である。
【００５２】まず、ｐ型単結晶シリコンからなる半導体
基板１に、不純物濃度１×１０19ｃｍ-3〜１×１０20ｃ
ｍ-3のｎ型不純物を注入してソース領域２およびドレイ
ン領域３を形成する。
【００５３】図１５、図１９、図２６および図３０を参
照して、少なくともチャネル領域１０の上方が開口して
いる、ＳｉＯ2からなる厚さ６００ｎｍの層間絶縁膜４
を形成する。
【００５４】図１６、図２０、図２３、図２７および図
３１を参照して、ＳｉＯ2からなるトンネル酸化膜５を
形成する。ここで、トンネル酸化膜５は、図２３から明
らかなように、半導体基板１表面に平行な平面であって
半導体基板１表面に沿うように接する床部５ａと、この
平面に垂直な方向に突出する壁部５ｂとを有する。床部
５ａは高さ１０ｎｍ〜１５ｎｍであり、壁部５ｂは厚さ
約１０ｎｍ、高さ２００ｎｍである。床部５ａは層間絶
縁膜４に挟まれた部分において半導体基板１表面に形成
されているのみであるので、図２３では現れているが、
図２７では現れない。しかし、壁部５ｂは、図２０およ
び図３１から明らかなように層間絶縁膜４に挟まれた部
分のみにとどまらず、図２０中の右側の層間絶縁膜４の
側面に沿ってその層間絶縁膜４の上面に至るまで延在し
ている。すなわち、図２７では、トンネル酸化膜５の床
部５ａは現れないが、壁部５ｂのみが現れる構造となっ
ている。さらにこの１対の壁部５ｂは図３１に示される
ように層間絶縁膜４の上面において延びる向きを変え、
互いに接続された形状となっている。
【００５５】図１７、図２１、図２４、図２８および図
３２を参照して、ＣＶＤ法を用いて、フローティングゲ
ート６および消去電極９を形成し、パターニングを行な
う。フローティングゲート６と消去電極９とは、いずれ
も厚さ２００ｎｍの多結晶シリコンからなるものである
ので、同時に形成することができる。ここで、フローテ
ィングゲート６は、図２４および図３２から明らかなよ
うに、チャネル領域１０上方のトンネル酸化膜５の対に
なった壁部５ｂに挟まれた部分において、トンネル酸化
膜５の壁部５ｂと接して形成され、さらに、両側の層間
絶縁膜４の上面にかけて延在しているが、トンネル酸化
膜５の壁部５ｂが延在している一方の層間絶縁膜４の上
面においては、トンネル酸化膜５の壁部５ｂに囲まれる
範囲を被覆するようにトンネル酸化膜５の壁部５ｂと接
して形成されている。
【００５６】一方、消去電極９は、トンネル酸化膜５の
対になった壁部５ｂの外側において、トンネル酸化膜５
の床部５ａの上面に形成され、さらに、層間絶縁膜４の
上面にかけて、トンネル酸化膜５の壁部５ｂと沿うよう
に接しながら延在している。
【００５７】したがって、消去電極９は、フローティン
グゲート６の幅方向の側方において、トンネル酸化膜５
を介在し、隣接している。なお、「幅方向」とは、ソー
ス領域２とドレイン領域３の並ぶ方向と垂直な方向、す
なわち、図３０〜図３３においては図中左右方向をい
う。
【００５８】図１８、図２２、図２５、図２９および図
３３を参照して、ＣＶＤ法を用いて、厚さ６０ｎｍ〜１
００ｎｍのＯＮＯ膜７を形成し、パターニングを行な
う。さらに、ＣＶＤ法を用いて、厚さ５００ｎｍの多結
晶シリコンからなるコントロールゲート８を形成し、パ
ターニングを行なう。
【００５９】以上の工程によりフラッシュメモリが完成
する。 （作用効果）以上、本実施の形態におけるフラッシュメ
モリおよびその製造方法によれば、電子の引抜きの際に
は、消去電極９に対して、同一電圧印加手段によりソー
ス領域２またはドレイン領域３と略同一の正電圧を印加
することによって行なう。
【００６０】フローティングゲート６と消去電極９と
は、直接は接していないが、少なくとも二方において、
トンネル酸化膜５を介在して、沿うように接しているの
で、消去電極９が正電位となったときには、両者の沿っ
ている領域のいずれにおいても、ＦＮトンネル現象が起
こり得る。すなわち、従来に比べて広い領域で電子の引
抜きを行なうことが可能となる。
【００６１】（実施例３）図４〜図８に示す本実施の形
態におけるフラッシュメモリと、図３４に示す従来技術
に基づくフラッシュメモリとを比較する。データを記憶
した両方のフラッシュメモリにおいて、従来技術に基づ
くフラッシュメモリのドレイン領域３に正電圧を印加す
ると同時に、本実施の形態におけるフラッシュメモリ
の、消去電極９に対して、同一電圧印加手段によりソー
ス領域２またはドレイン領域３と略同一の正電圧を印加
した場合、本実施の形態におけるフラッシュメモリは、
上記作用により従来に比べて広い領域で電子の引抜きを
行なうことができるため、従来技術に基づくフラッシュ
メモリよりも高速にデータの消去を行なうことが可能と
なる。
【００６２】データ消去時に従来技術に基づくフラッシ
ュメモリのドレイン領域３の代わりにソース領域２に同
時に正電圧を印加することとした場合も、同様の結果を
得ることができる。
【００６３】また、データ消去時に従来技術に基づくフ
ラッシュメモリのソース領域２とドレイン領域３との双
方に同時に正電圧を印加することとした場合も、同様の
結果を得ることができる。
【００６４】（実施例４）図４〜図８に示す本実施の形
態におけるフラッシュメモリでは、図５に示されるよう
に消去電極９は、ソース領域２およびドレイン領域３の
いずれとも直接は接しておらず、別途設けられた同一電
圧印加手段により、ソース領域２またはドレイン領域３
と略同一の正電圧を印加する構造であった。一方、この
ような同一電圧印加手段を有しなくとも、消去電極９
が、ソース領域２およびドレイン領域３の少なくとも一
方と接する構造であれば、実施例３と同様の結果を得る
ことができる。
【００６５】なお、今回開示した上記実施の形態はすべ
ての点で例示であって制限的なものではない。本発明の
範囲は上記した説明ではなくて特許請求の範囲によって
示され、特許請求の範囲と均等の意味および範囲内での
すべての変更を含むものである。
【００６６】
【発明の効果】本発明に基づく半導体記憶装置またはそ
の製造方法によれば、チャネル領域上方から層間絶縁膜
上方にかけて延在するフローティングゲートに対して、
これに沿うように接して形成されたトンネル酸化膜を介
在して、消去電極がさらにフローティングゲートに沿う
ように延在しているため、ＦＮトンネル現象が起こり得
る領域を広く確保することができ、電子の通過できる範
囲が広くなるため、より高速にデータの消去を行なえる
半導体記憶装置を提供することができ、たとえばフラッ
シュメモリの高速化に大いに貢献し得る。
【図面の簡単な説明】
【図１】 本発明に基づく実施の形態１に係る半導体記
憶装置の平面図である。
【図２】 本発明に基づく実施の形態１に係る半導体記
憶装置のＡ−Ａ線矢視断面図である。
【図３】 本発明に基づく実施の形態１に係る半導体記
憶装置の回路図である。
【図４】 本発明に基づく実施の形態２に係る半導体記
憶装置の平面図である。
【図５】 本発明に基づく実施の形態２に係る半導体記
憶装置のＢ−Ｂ線矢視断面図である。
【図６】 本発明に基づく実施の形態２に係る半導体記
憶装置のＣ−Ｃ線矢視断面図である。
【図７】 本発明に基づく実施の形態２に係る半導体記
憶装置のＤ−Ｄ線矢視断面図である。
【図８】 本発明に基づく実施の形態２に係る半導体記
憶装置のＥ−Ｅ線矢視断面図である。
【図９】 本発明に基づく実施の形態１に係る半導体記
憶装置の製造方法の手順のうち第１の工程におけるＡ−
Ａ線矢視断面図である。
【図１０】 本発明に基づく実施の形態１に係る半導体
記憶装置の製造方法の手順のうち第２の工程におけるＡ
−Ａ線矢視断面図である。
【図１１】 本発明に基づく実施の形態１に係る半導体
記憶装置の製造方法の手順のうち第３の工程におけるＡ
−Ａ線矢視断面図である。
【図１２】 本発明に基づく実施の形態１に係る半導体
記憶装置の製造方法の手順のうち第４の工程におけるＡ
−Ａ線矢視断面図である。
【図１３】 本発明に基づく実施の形態１に係る半導体
記憶装置の製造方法の手順のうち第５の工程におけるＡ
−Ａ線矢視断面図である。
【図１４】 本発明に基づく実施の形態１に係る半導体
記憶装置の製造方法の手順のうち第６の工程におけるＡ
−Ａ線矢視断面図である。
【図１５】 本発明に基づく実施の形態２に係る半導体
記憶装置の製造方法の手順のうち第１の工程におけるＢ
−Ｂ線矢視断面図である。
【図１６】 本発明に基づく実施の形態２に係る半導体
記憶装置の製造方法の手順のうち第２の工程におけるＢ
−Ｂ線矢視断面図である。
【図１７】 本発明に基づく実施の形態２に係る半導体
記憶装置の製造方法の手順のうち第３の工程におけるＢ
−Ｂ線矢視断面図である。
【図１８】 本発明に基づく実施の形態２に係る半導体
記憶装置の製造方法の手順のうち第４の工程におけるＢ
−Ｂ線矢視断面図である。
【図１９】 本発明に基づく実施の形態２に係る半導体
記憶装置の製造方法の手順のうち第１の工程におけるＣ
−Ｃ線矢視断面図である。
【図２０】 本発明に基づく実施の形態２に係る半導体
記憶装置の製造方法の手順のうち第２の工程におけるＣ
−Ｃ線矢視断面図である。
【図２１】 本発明に基づく実施の形態２に係る半導体
記憶装置の製造方法の手順のうち第３の工程におけるＣ
−Ｃ線矢視断面図である。
【図２２】 本発明に基づく実施の形態２に係る半導体
記憶装置の製造方法の手順のうち第４の工程におけるＣ
−Ｃ線矢視断面図である。
【図２３】 本発明に基づく実施の形態２に係る半導体
記憶装置の製造方法の手順のうち第２の工程におけるＤ
−Ｄ線矢視断面図である。
【図２４】 本発明に基づく実施の形態２に係る半導体
記憶装置の製造方法の手順のうち第３の工程におけるＤ
−Ｄ線矢視断面図である。
【図２５】 本発明に基づく実施の形態２に係る半導体
記憶装置の製造方法の手順のうち第４の工程におけるＤ
−Ｄ線矢視断面図である。
【図２６】 本発明に基づく実施の形態２に係る半導体
記憶装置の製造方法の手順のうち第１の工程におけるＥ
−Ｅ線矢視断面図である。
【図２７】 本発明に基づく実施の形態２に係る半導体
記憶装置の製造方法の手順のうち第２の工程におけるＥ
−Ｅ線矢視断面図である。
【図２８】 本発明に基づく実施の形態２に係る半導体
記憶装置の製造方法の手順のうち第３の工程におけるＥ
−Ｅ線矢視断面図である。
【図２９】 本発明に基づく実施の形態２に係る半導体
記憶装置の製造方法の手順のうち第４の工程におけるＥ
−Ｅ線矢視断面図である。
【図３０】 本発明に基づく実施の形態２に係る半導体
記憶装置の製造方法の手順のうち第１の工程における平
面図である。
【図３１】 本発明に基づく実施の形態２に係る半導体
記憶装置の製造方法の手順のうち第２の工程における平
面図である。
【図３２】 本発明に基づく実施の形態２に係る半導体
記憶装置の製造方法の手順のうち第３の工程における平
面図である。
【図３３】 本発明に基づく実施の形態２に係る半導体
記憶装置の製造方法の手順のうち第４の工程における平
面図である。
【図３４】 従来の技術に係る半導体記憶装置の断面図
である。
【符号の説明】
１ 半導体基板、２ ソース領域、３ ドレイン領域、
４ 層間絶縁膜、５トンネル酸化膜、６ フローティン
グゲート、７ ＯＮＯ膜、８ コントロールゲート、９
消去電極、１０ チャネル領域、４１ ワードライ
ン、４２ ビットライン、４３ 消去制御ライン、４４
消去ライン、４５ 消去ライン用電源、４６ トラン
ジスタ。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 表面部にチャネル領域を挟むように互い
    に隔離されて形成されたソース領域およびドレイン領域
    を有する半導体基板と、 前記ソース領域上および前記ドレイン領域上に、それぞ
    れチャネル領域から遠ざかる側に後退させた位置に、そ
    れぞれ形成された層間絶縁膜と、 前記チャネル領域に接し、前記チャネル領域上面から前
    記層間絶縁膜上方にかけて延在するトンネル酸化膜と、 前記チャネル領域上方から前記層間絶縁膜上方にかけて
    前記トンネル酸化膜に沿うように接して延在するフロー
    ティングゲートと、 前記層間絶縁膜と前記トンネル酸化膜との間に前記トン
    ネル酸化膜に沿うように形成された消去電極と、 前記フローティングゲートの上面に沿って絶縁膜を介在
    して設けられるコントロールゲートと、 前記フローティングゲートから前記消去電極へ電子を引
    抜くために、前記消去電極に所定の電圧を印加するため
    の消去電極電圧印加手段と、を備える、半導体記憶装
    置。
  2. 【請求項２】 前記消去電極電圧印加手段は、前記消去
    電極が前記ソース領域または前記ドレイン領域の少なく
    とも一方と接する構造を含む、請求項１に記載の半導体
    記憶装置。
  3. 【請求項３】 前記消去電極電圧印加手段は、前記消去
    電極に前記ソース領域または前記ドレイン領域と略同一
    の電圧を印加する同一電圧印加手段を含む、請求項１に
    記載の半導体記憶装置。
  4. 【請求項４】 表面部にチャネル領域を挟むように互い
    に隔離されて形成されたソース領域およびドレイン領域
    を有する半導体基板と、 前記ソース領域上および前記ドレイン領域上に、それぞ
    れ形成された層間絶縁膜と、 前記チャネル領域上方から前記層間絶縁膜上方にかけて
    延在するフローティングゲートと、 前記フローティングゲートの幅方向の側方において、ト
    ンネル酸化膜を介在し隣接して配置された消去電極と、 前記フローティングゲートの上面に沿って絶縁膜を介在
    して設けられるコントロールゲートと、 前記フローティングゲートから前記消去電極へ電子を引
    抜くため、前記消去電極に所定の電位を印加するための
    消去電極電圧印加手段と、を備える、半導体記憶装置。
  5. 【請求項５】 前記消去電極電圧印加手段は、前記消去
    電極が前記ソース領域または前記ドレイン領域の少なく
    とも一方と接する構造を含む、請求項４に記載の半導体
    記憶装置。
  6. 【請求項６】 前記消去電極電圧印加手段は、前記消去
    電極に前記ソース領域または前記ドレイン領域と略同一
    の電圧を印加する同一電圧印加手段を含む、請求項４に
    記載の半導体記憶装置。
  7. 【請求項７】 半導体基板の表面部にチャネル領域を挟
    むように互いに隔離してソース領域およびドレイン領域
    を形成する工程と、 前記ソース領域および前記ドレイン領域上に、それぞれ
    チャネル領域から遠ざかる側に後退させた位置に層間絶
    縁膜を形成する工程と、 前記チャネル領域に接し、前記チャネル領域から前記層
    間絶縁膜上方にかけて延在するトンネル酸化膜を形成す
    る工程と、 前記チャネル領域上方から前記層間絶縁膜上方にかけて
    前記トンネル酸化膜に沿うように接して延在するフロー
    ティングゲートを形成する工程と、 前記層間絶縁膜と前記トンネル酸化膜との間に前記トン
    ネル酸化膜に沿うように消去電極を形成する工程と、 前記フローティングゲートの上面に沿って絶縁膜を形成
    する工程と、 前記絶縁膜の上面に沿ってコントロールゲートを形成す
    る工程と、を備える、半導体記憶装置の製造方法。
  8. 【請求項８】 半導体基板の表面部にチャネル領域を挟
    むように互いに隔離するソース領域およびドレイン領域
    を形成する工程と、 前記ソース領域および前記ドレイン領域上に、それぞれ
    層間絶縁膜を形成する工程と、 前記チャネル領域に接し、前記チャネル領域から前記層
    間絶縁膜上方にかけて延在するトンネル酸化膜を形成す
    る工程と、 前記チャネル領域上方から前記層間絶縁膜上方にかけて
    前記トンネル酸化膜に沿うように接して延在するフロー
    ティングゲートを形成する工程と、 前記フローティングゲートの幅方向の少なくとも側方に
    トンネル酸化膜を形成する工程と、 前記フローティングゲートの幅方向の側方において、前
    記トンネル酸化膜を介在し隣接して配置される消去電極
    を形成する工程と、 前記フローティングゲートの上面に沿って絶縁膜を形成
    する工程と、 前記絶縁膜の上面に沿ってコントロールゲートを形成す
    る工程と、を備える、半導体記憶装置の製造方法。
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