JP2021518967A - シフトレジスタユニット、ゲート駆動回路及び表示装置 - Google Patents

Abstract

シフトレジスタユニット（１０）と、ゲート駆動回路（２０）と、表示装置（３０）とに関する。当該シフトレジスタユニット（１０）は、入力回路（１００）と、出力回路（２００）と、リセット回路（３００）と、制御回路（４００）と、リセット安定回路（５００）とを含む。前記入力回路（１００）は、入力開始信号に応じて第１ノード（Ｎ１）に入力信号を書き込むように配置され、前記出力回路（２００）は、前記第１ノード（Ｎ１）のレベルによる制御下で、出力端子（Ｏｕｔｐｕｔ）に準備出力信号を出力するように配置され、前記リセット回路（３００）は、第２ノード（Ｎ２）のレベルによる制御下で、前記出力端子（Ｏｕｔｐｕｔ）をリセットするように配置され、前記制御回路（４００）は、制御信号に応じて前記第２ノード（Ｎ２）に第１電圧信号を与えるように配置され、前記リセット安定回路（５００）は、リセット安定信号に応じて前記第１ノード（Ｎ１）に第２電圧信号を与えるように配置される。当該シフトレジスタユニット（１０）は、出力信号の安定性を向上させ、他の信号からの干渉を抑制し、表示品質を改善することができる。【選択図】図１

Description

本願は、出願番号がＣＮ２０１８２０６３０００７．５であって、出願日が２０１８年４月２８日である中国特許出願に基づき優先権を主張し、当該中国特許出願のすべての開示内容を本願の一部としてここに援用する。

本発明の実施例は、シフトレジスタユニット、ゲート駆動回路及び表示装置に関する。

表示技術分野では、例えば、液晶表示パネルの画素アレイには、一般的に、複数行のゲート線、それと交替で配列される複数列のデータ線が含まれている。ゲート線にバイディングされた集積駆動回路によってゲート線に対する駆動を実現することができる。近年、アモルファスシリコン薄膜トランジスタ又は酸化物薄膜トランジスタの製造プロセスが改善し続けるにつれて、薄膜トランジスタアレイ基板にゲート駆動回路を直接的に統合して得られたＧＯＡ（Ｇａｔｅ ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ）によって、ゲート線を駆動することが可能になる。例えば、画像の各グレースケールを表示するために必要なグレースケール電圧が各画素ユニットで生成されて、１フレーム画像が表示されるように、カスケード接続されている複数のシフトレジスタユニットで構成されたＧＯＡを採用して、画素アレイにおける複数行のゲート線にスイッチング電圧信号を供給することにより、例えば、複数行のゲート線が順にオンになるように制御するとともに、データ線から画素アレイにおける対応行の画素ユニットにデータ信号が供給される。現在の表示パネルには、ゲート線を駆動するためにＧＯＡ技術がますます採用されている。ＧＯＡ技術は、狭額縁の実現に役立ち、かつ、生産のコストも低減できる。

本発明の少なくとも一つの実施例によれば、入力回路と、出力回路と、リセット回路と、制御回路と、リセット安定回路とを含むシフトレジスタユニットであって、前記入力回路は、入力開始信号に応じて第１ノードに入力信号を書き込むように配置され、前記出力回路は、前記第１ノードのレベルによる制御下で、出力端子に準備出力信号を出力するように配置され、前記リセット回路は、第２ノードのレベルによる制御下で、前記出力端子をリセットするように配置され、前記制御回路は、制御信号に応じて前記第２ノードに第１電圧信号を与えるように配置され、前記リセット安定回路は、リセット安定信号に応じて前記第１ノードに第２電圧信号を与えるように配置される、シフトレジスタユニットが提供されている。

例えば、本発明のある実施例に係るシフトレジスタユニットにおいて、前記リセット安定回路は、第１トランジスタと、第２トランジスタとを含み、前記リセット安定信号は、第１リセット安定信号と、第２リセット安定信号とを含み、前記第１トランジスタのゲート電極は、前記第２ノードに接続されて前記第２ノードのレベルを前記第１リセット安定信号とするように配置され、前記第１トランジスタの第１電極は、第１クロック信号線に接続されて第１クロック信号を前記第２リセット安定信号として受信するように配置され、前記第１トランジスタの第２電極は、前記第２トランジスタのゲート電極に接続されるように配置され、前記第２トランジスタの第１電極は、第２電圧端子に接続されて前記第２電圧信号を受信するように配置され、前記第２トランジスタの第２電極は、前記第１ノードに接続されるように配置される。

例えば、本発明のある実施例に係るシフトレジスタユニットにおいて、前記リセット安定回路は、第３トランジスタと、第４トランジスタとを含み、前記リセット安定信号は、第１リセット安定信号と、第２リセット安定信号とを含み、前記第３トランジスタのゲート電極は、前記第２ノードに接続されて前記第２ノードのレベルを前記第１リセット安定信号とするように配置され、前記第３トランジスタの第１電極は、第２電圧端子に接続されて前記第２電圧信号を受信するように配置され、前記第３トランジスタの第２電極は、前記第４トランジスタの第１電極に接続されるように配置され、前記第４トランジスタのゲート電極は、第１クロック信号線に接続されて第１クロック信号を前記第２リセット安定信号として受信するように配置され、前記第４トランジスタの第２電極は、前記第１ノードに接続されるように配置される。

例えば、本発明のある実施例に係るシフトレジスタユニットにおいて、前記入力回路は、第５トランジスタを含み、前記第５トランジスタのゲート電極は、第２クロック信号線に接続されて第２クロック信号を前記入力開始信号として受信するように配置され、前記第５トランジスタの第１電極は、入力信号線に接続されて前記入力信号を受信するように配置され、前記第５トランジスタの第２電極は、前記第１ノードに接続されるように配置される。

例えば、本発明のある実施例に係るシフトレジスタユニットにおいて、前記出力回路は、第６トランジスタと、第１コンデンサとを含み、前記第６トランジスタのゲート電極は、前記第１ノードに接続されるように配置され、前記第６トランジスタの第１電極は、第１クロック信号線に接続されて第１クロック信号を前記準備出力信号として受信するように配置され、前記第６トランジスタの第２電極は、前記出力端子とするように配置され、前記第１コンデンサの第１電極は、前記第６トランジスタのゲート電極に接続されるように配置され、前記第１コンデンサの第２電極は、前記第６トランジスタの第２電極に接続されるように配置される。

例えば、本発明のある実施例に係るシフトレジスタユニットにおいて、前記リセット回路は、第７トランジスタと、第２コンデンサとを含み、前記第７トランジスタのゲート電極は、前記第２ノードに接続されるように配置され、前記第７トランジスタの第１電極は、第２電圧端子に接続されて前記第２電圧信号を受信するように配置され、前記第７トランジスタの第２電極は、前記出力端子に接続されるように配置され、前記第２コンデンサの第１電極は、前記第７トランジスタのゲート電極に接続されるように配置され、前記第２コンデンサの第２電極は、前記第７トランジスタの第１電極に接続されるように配置される。

例えば、本発明のある実施例に係るシフトレジスタユニットにおいて、前記制御回路は、第８トランジスタと、第９トランジスタとを含み、前記制御信号は、第１制御信号と、第２制御信号とを含み、前記第８トランジスタのゲート電極は、第２クロック信号線に接続されて第２クロック信号を前記第１制御信号として受信するように配置され、前記第８トランジスタの第１電極は、第１電圧端子に接続されて前記第１電圧信号を受信するように配置され、前記第８トランジスタの第２電極は、前記第２ノードに接続されるように配置され、前記第９トランジスタのゲート電極は、前記入力回路に接続されて前記入力回路から入力される前記入力信号を前記第２制御信号として受信するように配置され、前記第９トランジスタの第１電極は、前記第２クロック信号線に接続されて前記第２クロック信号を受信するように配置され、前記第９トランジスタの第２電極は、前記第８トランジスタの第２電極に接続されるように配置される。

例えば、本発明のある実施例に係るシフトレジスタユニットにおいて、出力安定回路をさらに含み、前記出力安定回路は、前記第１電圧信号の制御下で、前記出力端子の信号レベルの変化によってオン又はオフされるように配置される。

例えば、本発明のある実施例に係るシフトレジスタユニットにおいて、前記出力安定回路は、第１０トランジスタを含み、前記第１０トランジスタのゲート電極は、第１電圧端子に接続されて前記第１電圧信号を受信するように配置され、前記第１０トランジスタの第１電極は、前記入力回路及び前記リセット安定回路に接続されるように配置され、前記第１０トランジスタの第２電極は、前記第１ノードに接続されるように配置される。

例えば、本発明のある実施例に係るシフトレジスタユニットにおいて、前記トランジスタはＰ型トランジスタであり、前記Ｐ型トランジスタの活性層材料は低温ポリシリコンを含む。

例えば、本発明のある実施例に係るシフトレジスタユニットにおいて、前記トランジスタはＰ型トランジスタであり、前記Ｐ型トランジスタの活性層材料は低温ポリシリコンを含み、前記出力安定回路は、出力安定トランジスタを含み、前記出力安定トランジスタのゲート電極は、第２電圧端子に接続されて前記第２電圧信号を受信するように配置され、前記出力安定トランジスタの第１電極は、前記入力回路及び前記リセット安定回路に接続されるように配置され、前記出力安定トランジスタの第２電極は、前記第１ノードに接続されるように配置され、前記出力安定トランジスタは、Ｎ型トランジスタであり、前記Ｎ型トランジスタの活性層材料は、酸化物を含む。

例えば、本発明のある実施例に係るシフトレジスタユニットにおいて、前記制御回路が第９トランジスタを含み、かつ、前記出力安定回路が第１０トランジスタ又は出力安定トランジスタを含む場合、前記第９トランジスタと、前記第１０トランジスタ又は前記出力安定トランジスタとは、デュアルゲート薄膜トランジスタである。

本発明少なくとも一つの実施例によれば、ゲート電極が第１ノードに接続され、第１電極が第１クロック信号線に接続されて第１クロック信号を受信し、第２電極が出力端子に接続されるように配置される第１１トランジスタと、第１電極が前記第１１トランジスタのゲート電極に接続され、第２電極が前記第１１トランジスタの第２電極に接続されるように配置される第３コンデンサと、ゲート電極が第１電圧端子に接続されて第１電圧信号を受信し、第１電極と、前記第１ノードに接続されるように配置される第２電極とをさらに含むように配置される第１２トランジスタと、ゲート電極が第２クロック信号線に接続されて第２クロック信号を受信し、第１電極が入力端子に接続されて入力信号を受信し、第２電極が前記第１２トランジスタの第１電極に接続されるように配置される第１３トランジスタと、ゲート電極が第２ノードに接続され、第１電極が第２電圧端子に接続されて第２電圧信号を受信し、第２電極が前記第１１トランジスタの第２電極に接続されるように配置される第１４トランジスタと、第１電極が前記第１４トランジスタのゲート電極に接続され、第２電極が前記第１４トランジスタの第１電極に接続されるように配置される第４コンデンサと、ゲート電極が前記第２ノードに接続され、第１電極が前記第１クロック信号線に接続されて前記第１クロック信号を受信するように配置される第１５トランジスタと、ゲート電極が前記第１５トランジスタの第２電極に接続され、第１電極が前記第２電圧端子に接続されて前記第２電圧信号を受信し、第２電極が前記第１２トランジスタの第１電極に接続されるように配置される第１６トランジスタと、ゲート電極が前記第２クロック信号線に接続されて前記第２クロック信号を受信し、第１電極が前記第１電圧端子に接続されて前記第１電圧信号を受信し、第２電極が前記第２ノードに接続されるように配置される第１７トランジスタと、ゲート電極が前記第１３トランジスタの第２電極に接続され、第１電極が前記第２クロック信号線に接続されて前記第２クロック信号を受信し、第２電極が前記第２ノードに接続されるように配置される第１８トランジスタと、を含む、シフトレジスタユニットがさらに提供されている。

本発明少なくとも一つの実施例によれば、ゲート電極が第１ノードに接続され、第１電極が第１クロック信号線に接続されて第１クロック信号を受信し、第２電極が出力端子に接続されるように配置される第１９トランジスタと、第１電極が前記第１９トランジスタのゲート電極に接続され、第２電極が前記第１９トランジスタの第２電極に接続されるように配置される第５コンデンサと、ゲート電極が第１電圧端子に接続されて第１電圧信号を受信し、第１電極と、前記第１ノードに接続されるように配置される第２電極とをさらに含むように配置される第２０トランジスタと、ゲート電極が第２クロック信号線に接続されて第２クロック信号を受信し、第１電極が入力端子に接続されて入力信号を受信し、第２電極が前記第２０トランジスタの第１電極に接続されるように配置される第２１トランジスタと、ゲート電極が第２ノードに接続され、第１電極が第２電圧端子に接続されて第２電圧信号を受信し、第２電極が前記第１９トランジスタの第２電極に接続されるように配置される第２２トランジスタと、第１電極が前記第２２トランジスタのゲート電極に接続され、第２電極が前記第２２トランジスタの第１電極に接続されるように配置される第６コンデンサと、ゲート電極が前記第２ノードに接続され、第１電極が前記第２電圧端子に接続されて前記第２電圧信号を受信するように配置される第２３トランジスタと、ゲート電極が前記第１クロック信号線に接続されて前記第１クロック信号を受信し、第１電極が前記第２３トランジスタの第２電極に接続され、第２電極が前記第２０トランジスタの第１電極に接続されるように配置される第２４トランジスタと、ゲート電極が前記第２クロック信号線に接続されて前記第２クロック信号を受信し、第１電極が前記第１電圧端子に接続されて前記第１電圧信号を受信し、第２電極が前記第２ノードに接続されるように配置される第２５トランジスタと、ゲート電極が前記第２１トランジスタの第２電極に接続され、第１電極が前記第２クロック信号線に接続されて前記第２クロック信号を受信し、第２電極が前記第２ノードに接続されるように配置される第２６トランジスタと、を含む、シフトレジスタユニットがさらに提供されている。

本発明少なくとも一つの実施例によれば、カスケード接続されている複数のシフトレジスタユニットを含み、前記複数のシフトレジスタユニットは、Ｐ個の第１シフトレジスタユニットを含み、前記第１シフトレジスタユニットには、本発明のいずれか一つの実施例に記載のシフトレジスタユニットが採用され、Ｐは１より大きい整数である、ゲート駆動回路がさらに提供されている。

本発明少なくとも一つの実施例によれば、本発明のいずれか一つの実施例に記載のゲート駆動回路を含む表示装置がさらに提供されている。

例えば、本発明のある実施例に係る表示装置において、複数本の走査線と、複数行に配列された複数の画素ユニットを含み、前記複数本の走査線は、前記複数行の画素ユニットに対応して接続され、前記ゲート駆動回路における複数のシフトレジスタユニットの出力端子は、前記複数本の走査線に対応して接続され、第Ｎ段の前記シフトレジスタユニットの出力端子は、更に第Ｎ＋１段の前記シフトレジスタユニットの入力回路に接続されて前記入力信号を供給し、Ｎは０より大きい整数である。

以下に、本発明の実施例に係る技術案をさらに明らかに説明するために、実施例に係る添付図面について簡単に紹介する。勿論、以下に記載の図面は、ただ本発明のいくつかの実施例に係るものであり、本発明に対し制限するものではない。
図１は、本発明のある実施例に係るシフトレジスタユニットの模式的なブロック図である。 図２は、本発明のある実施例に係る他のシフトレジスタユニットの模式的なブロック図である。 図３は、図２に示すシフトレジスタユニットの具体的実施例の回路図である。 図４は、図２に示すシフトレジスタユニットの他の具体的実施例の回路図である。 図５は、本発明のある実施例に係るシフトレジスタユニットの信号のタイミングチャートである。 図６Ａ−図６Ｄは、それぞれ図５における４つの段階に対応する、図３に示すシフトレジスタユニットの模式的な回路図である。 図７は、図５におけるリセット保持段階に対応する、図４に示すシフトレジスタユニットの模式的な回路図である。 図８は、本発明のある実施例に係るシフトレジスタユニットの回路図である。 図９は、本発明のある実施例に係る他のシフトレジスタユニットの回路図である。 図１０は、本発明のある実施例に係るゲート駆動回路の模式的なブロック図である。 図１１は、本発明のある実施例に係る表示装置の模式的なブロック図である。 図１２は、本発明のある実施例に係る他の表示装置の模式的なブロック図である。

本発明の実施例の目的、技術案および利点をより明確にさせるために、以下、本発明の実施例の図面を参照しながら、本発明の実施例の技術案について、明らかにかつ完全に説明する。説明される実施例は、本発明の一部の実施例であり、全ての実施例ではないことは明らかである。当業者が、説明される本発明の実施例に基づいて、創造的な労働を必要としない前提で得られるすべての他の実施例は、いずれも本発明の保護範囲に属する。

別に定義されない限り、本開示で使用される技術用語や科学用語は、当業者によって理解される通常の意味を示すべきである。本発明に使用される「第１」、「第２」及び類似する用語は、何らの順番、数又は重要性を示すものではない。同様に、「１つ」や「１」、「当該」などの類似する用語も、数の制限を示すものではなく、少なくとも１つがある意味を示すものである。「含む」や「含んでいる」などの類似する用語とは、挙げられる要素や物体及びそれらに同等なものを網羅する意味であり、他の要素や物体を除外するものではない。「接続」や「結合」などの類似する用語は、物理的又は機械的な接続に限定されていなく、電気的な接続を含むことができ、直接か間接かに拘らない。「上」、「下」、「左」、「右」などの用語は、ただ相対的な位置関係を示すものであり、記述される対象の絶対位置が変更したら、当該相対的な位置関係がそれに応じて変更することもある。

ＧＯＡ回路には、例えば複数の薄膜トランジスタが含まれる。本発明の発明者らは、研究中に、材料の特性や製造プロセスなどの様々な要因による影響によって、薄膜トランジスタに漏電の現象が生じるようになり、それによってＧＯＡ回路の出力信号の安定性が悪くなり、他の信号に干渉されやすくなることを発見した。本発明の発明者らは、研究中に、ＧＯＡ回路における各デバイス同士のカップリング作用、電磁両立性の悪さ、回路構成などの他の要因によっても出力信号の安定性が悪くなるといった問題などをさらに発見した。上述した問題は、表示パネルの表示効果に影響を及ぼし、表示品質を低減させる。

本発明の少なくとも一つの実施例によれば、シフトレジスタユニット、ゲート駆動回路及び表示装置が提供されている。ある例において、当該シフトレジスタユニットは、出力信号の安定性を向上させ、他の信号からの干渉を抑制し、該シフトレジスタユニットを用いたゲート駆動回路が採用される表示装置の表示品質を改善することができる。

以下、本発明の実施例について、添付図面を参照し詳細に説明する。なお、異なる添付図面における同一の符号は、既に説明された同一の要素を指す。

本発明の少なくとも一つの実施例によれば、入力回路と、出力回路と、リセット回路と、制御回路と、リセット安定回路とを含むシフトレジスタユニットが提供されている。前記入力回路は、入力開始信号に応答して入力信号を第１ノードに書き込むように配置される。前記出力回路は、前記第１ノードのレベルによる制御下で、出力端子に準備出力信号を出力するように配置される。前記リセット回路は、第２ノードのレベルによる制御下で、前記出力端子をリセットするように配置される。前記制御回路は、制御信号に応じて前記第２ノードに第１電圧信号を与えるように配置される。前記リセット安定回路は、リセット安定信号に応じて前記第１ノードに第２電圧信号を与えるように配置される。

図１は、本発明のある実施例に係るシフトレジスタユニットの模式的なブロック図である。図１を参照し、当該シフトレジスタユニット１０は、入力回路１００と、出力回路２００と、リセット回路３００と、制御回路４００と、リセット安定回路５００とを含む。

入力回路１００は、入力開始信号に応答して第１ノードＮ１に入力信号を書き込むように配置される。例えば、入力回路１００は、入力端子Ｉｎｐｕｔ及び入力開始端子Ｖｓに接続され、入力開始端子Ｖｓで提供される入力開始信号の制御下で第１ノードＮ１と入力端子Ｉｎｐｕｔを電気的に接続させることにより、入力端子Ｉｎｐｕｔで提供される入力信号を第１ノードＮ１に書き込ませ得るように配置され、これにより、入力信号が有効レベル（対応するスイッチ素子をオンにするレベル、例えば、低レベル）になると、第１ノードＮ１のレベルも有効レベルになって、出力回路２００をオンにするように制御してもよい。むろん、本発明の実施例はこれに限られない。例えば、他の例において、入力開始信号と入力信号は、同一の信号であってもよく、つまり、入力端子Ｉｎｐｕｔと入力開始端子Ｖｓは同じ信号線に接続される。

出力回路２００は、第１ノードＮ１のレベルによる制御下で、準備出力信号をシフトレジスタユニット１０の出力信号として出力端子Ｏｕｔｐｕｔに出力するように配置され、これにより、例えば、出力端子Ｏｕｔｐｕｔに接続されるゲート線を駆動する。例えば、出力回路２００は、準備出力端子Ｖｐｒｅに接続され、第１ノードＮ１のレベルによる制御下でオンにされ、準備出力端子Ｖｐｒｅと出力端子Ｏｕｔｐｕｔを電気的に接続させることにより、準備出力端子Ｖｐｒｅで提供される準備出力信号を当該シフトレジスタユニット１０によって出力される走査信号として、出力端子Ｏｕｔｐｕｔに出力できるように配置されてもよい。

リセット回路３００は、第２ノードＮ２のレベルによる制御下で、出力端子Ｏｕｔｐｕｔをリセットするように配置される。例えば、リセット回路３００は、出力端子Ｏｕｔｐｕｔに接続され、第２ノードＮ２のレベルによる制御下で、リセット電圧端子と出力端子Ｏｕｔｐｕｔを電気的に接続させることにより、出力端子Ｏｕｔｐｕｔに対してリセット電圧を与えてリセットできるように配置されてもよい。例えば、第２ノードＮ２のレベル信号はリセット信号として用いられるので、当該シフトレジスタユニット１０には追加的なリセット信号が不要となり、回路構成が簡素化される。例えば、リセット電圧端子は、リセット回路３００に接続され、例えば高電圧端子であってもよい。

制御回路４００は、制御信号に応じて第１電圧信号を第２ノードＮ２に与えるように配置される。例えば、制御回路４００は、制御端Ｖｃｏｎ及び第１電圧端子ＶＧＬに接続され、制御端Ｖｃｏｎで提供される制御信号の制御下で第２ノードＮ２と第１電圧端子ＶＧＬを電気的に接続させることにより、第１電圧端子ＶＧＬで提供される第１電圧信号を第２ノードＮ２に書き込ませ得るように配置され、これにより、リセット回路３００をオンにするように制御してもよい。なお、第１電圧端子ＶＧＬは、例えば、それに直流低レベル信号が入力され続けるように配置されてもよく、以下の各実施例では、これと同様なものであるので、詳細な説明を省略する。

リセット安定回路５００は、リセット安定信号に応じて第１ノードＮ１に第２電圧信号を与えるように配置される。例えば、リセット安定回路５００は、リセット安定端Ｖａ及び第２電圧端子ＶＧＨに接続され、リセット安定端Ｖａで提供されるリセット安定信号の制御下で第１ノードＮ１と第２電圧端子ＶＧＨを電気的に接続させることにより、第２電圧端子ＶＧＨで提供される第２電圧信号が第１ノードＮ１に与えられるようにして、リセット保持段階及び以降の段階において第１ノードＮ１に対して断続的に充電するように配置され、これにより、出力回路２００が断路されることを確保してもよい。なお、第２電圧端子ＶＧＨは、例えば、直流高レベル信号が入力され続けるように配置されてもよく、以下の各実施例は、これと同様なものであるので、詳細な説明を省略する。例えば、第２電圧端子ＶＧＨで提供される信号の強度は、第１電圧端子ＶＧＬで提供される信号の強度より大きい。例えば、第２電圧端子ＶＧＨは、リセット電圧端子としてリセット電圧を提供している。

例えば、リセット安定回路５００は、リセット保持段階及び以降の段階において第１ノードＮ１に対して断続的に充電し、出力回路２００が断路されることを確保し、これにより、出力端子Ｏｕｔｐｕｔからの出力信号が他の信号に干渉されることによる、当該シフトレジスタユニット１０が採用される表示装置の表示品質の低下又は表示異常を抑制し、出力信号の安定性を向上させることができ、当該シフトレジスタユニット１０が採用される表示装置の表示品質を改善する。例えば、出力回路２００が断路されることを確保するように、第１ノードＮ１に対して充電し、このとき、リセット回路３００は、出力端子Ｏｕｔｐｕｔにリセット電圧（例えば、高電圧）を出力するように出力を行うことにより、出力端子Ｏｕｔｐｕｔからの出力信号が準備出力信号に干渉されることを抑制することができる。

図２は、本発明のある実施例に係る他のシフトレジスタユニットの模式的なブロック図である。図２を参照し、シフトレジスタユニット１０は、出力安定回路６００をさらに含み、他の構成は基本的に図１に示すシフトレジスタユニット１０と同様である。

出力安定回路６００は、第１電圧信号の制御下で、出力端子Ｏｕｔｐｕｔの信号レベルの変化によってオン又はオフされるように配置される。例えば、出力安定回路６００は、第１電圧端子ＶＧＬに接続されるとともに、入力回路１００、出力回路２００、リセット安定回路５００のいずれにも接続（第１ノードＮ１及び第３ノードＮ３に接続）されてもよい。例えば、第１電圧端子ＶＧＬで提供される第１電圧信号の制御下で出力安定回路６００がオンされ、つまり、第１ノードＮ１と第３ノードＮ３が電気的に接続されることにより、入力回路１００からの入力信号又はリセット安定回路５００からの第２電圧信号が第１ノードＮ１に書き込まれることができるようになる。出力端子Ｏｕｔｐｕｔからの出力信号が高レベルから低レベルになると、出力安定回路６００は、当該出力信号のレベルの変化によってオフになり、つまり、第１ノードＮ１と第３ノードＮ３が断路され、第１ノードＮ１がフローティング状態になることによって、第１ノードＮ１の漏電が低減されて、出力回路２００がオンされることを確保し、出力端子Ｏｕｔｐｕｔからの出力信号が他の信号に干渉されることによる、当該シフトレジスタユニット１０が採用される表示装置の表示品質低下又は表示異常を抑制し、出力信号の安定性を向上させることができ、当該シフトレジスタユニット１０が採用される表示装置の表示品質を改善する。

なお、本発明の実施例中の第１電圧端子ＶＧＬは、例えば直流低レベル信号が入力され続け、当該直流低レベルが第１電圧と呼ばれる。第２電圧端子ＶＧＨは、例えば直流高レベル信号が入力され続け、当該直流高レベルが第２電圧と呼ばれる。以下の各実施例では、これと同様なものであるので、詳細な説明を省略する。例えば、第２電圧の電圧値は第１電圧の電圧値より大きい。

図３は、図２に示すシフトレジスタユニットの具体的な実施例の回路図である。以下の説明において、各トランジスタがＰ型トランジスタである例を挙げて説明するが、本発明の実施例を制限することは意図されていない。図３を参照し、当該シフトレジスタユニット１０は、第１トランジスタＴ１と、第２トランジスタＴ２と、第５ないし第１０トランジスタＴ５−Ｔ１０とを含み、第１コンデンサＣ１と、第２コンデンサＣ２とをさらに含む。

例えば、図３に示すように、より詳細には、リセット安定回路５００は、第１トランジスタＴ１及び第２トランジスタＴ２として実現されてもよい。この実施例では、リセット安定信号は、２つの信号、すなわち第１リセット安定信号と第２リセット安定信号とを含む。第１トランジスタＴ１のゲート電極は、第２ノードＮ２に接続されて第２ノードＮ２のレベルを第１リセット安定信号とするように配置される。第１トランジスタＴ１の第１電極は、第１クロック信号線ＣＬＫ１に接続されて第１クロック信号を第２リセット安定信号として受信するように配置され、第１トランジスタＴ１の第２電極は、第２トランジスタＴ２のゲート電極に接続されるように配置される。第２トランジスタＴ２の第１電極は、第２電圧端子ＶＧＨに接続されて第２電圧信号を受信するように配置され、第２トランジスタＴ２の第２電極は、第３ノードＮ３に接続される（なお、第１０トランジスタＴ１０がオンになっている場合、第２トランジスタＴ２の第２電極がそのまま第１ノードＮ１に接続されることに相当）ように配置される。なお、本発明の各実施例では、リセット安定回路５００は、他の素子からなる回路（例えば、後述した第３トランジスタＴ３と第４トランジスタＴ４との接続態様）であってもよく、本発明の実施例では、これを制限しない。

第２ノードＮ２のレベルが有効レベルであり（例えば、低レベル）、かつ、第１クロック信号も有効レベルである場合、第１トランジスタＴ１と第２トランジスタＴ２両方はオンになり、よって第３ノードＮ３及び第１ノードＮ１に第２電圧信号が与えられ（このとき、第１０トランジスタＴ１０がオンになる。）、第１ノードＮ１に対する充電を実現することにより、出力回路２００が断路されることを確保する。このとき、リセット回路３００は、第２電圧端子ＶＧＨの第２電圧信号（高レベル）を出力端子Ｏｕｔｐｕｔに出力する。このようにして、出力端子の電圧の安定性を向上させることができる。

入力回路１００は、第５トランジスタＴ５として実現されてもよい。第５トランジスタＴ５のゲート電極は、第２クロック信号線ＣＬＫ２に接続されて第２クロック信号を入力開始信号として受信するように配置される。第５トランジスタＴ５の第１電極は、入力信号線（入力端子Ｉｎｐｕｔ）に接続されて入力信号を受信するように配置され、第５トランジスタＴ５の第２電極は、第３ノードＮ３に接続される（なお、第１０トランジスタＴ１０がオンになっている場合、第５トランジスタＴ５の第２電極もそのまま第１ノードＮ１に接続されることに相当する。）ように配置される。第２クロック信号が有効レベルである場合、第５トランジスタＴ５がオンになり、第３ノードＮ３及び第１ノードＮ１への入力信号の書き込みが可能になる。なお、これに限られなく、入力回路１００は、対応する機能を実現する、他の素子からなる回路であってもよい。

出力回路２００は、第６トランジスタＴ６及び第１コンデンサＣ１として実現されてもよい。第６トランジスタＴ６のゲート電極は、第１ノードＮ１に接続されるように配置され、第６トランジスタＴ６の第１電極は、第１クロック信号線ＣＬＫ１に接続されて第１クロック信号を準備出力信号として受信するように配置され、第６トランジスタＴ６の第２電極は、出力端子Ｏｕｔｐｕｔとして或いは出力端子Ｏｕｔｐｕｔに電気的に接続されるように配置される。第１コンデンサＣ１の第１電極は、第６トランジスタＴ６のゲート電極（第１ノードＮ１）に接続されるように配置され、第１コンデンサＣ１の第２電極は、第６トランジスタＴ６の第２電極（つまり出力端子Ｏｕｔｐｕｔ）に接続されるように配置される。第１ノードＮ１のレベルが有効レベルである場合、第６トランジスタＴ６がオンになり、出力端子Ｏｕｔｐｕｔに第１クロック信号が出力される。なお、これに限られなく、出力回路２００は、対応する機能を実現する、他の素子からなる回路であってもよい。

リセット回路３００は、第７トランジスタＴ７及び第２コンデンサＣ２として実現されてもよい。第７トランジスタＴ７のゲート電極は、第２ノードＮ２に接続されるように配置され、第７トランジスタＴ７の第１電極は、第２電圧端子ＶＧＨに接続されて第２電圧信号を受信するように配置され、第７トランジスタＴ７の第２電極は、出力端子Ｏｕｔｐｕｔに接続されるように配置される。第２コンデンサＣ２の第１電極は、第７トランジスタＴ７のゲート電極（第２ノードＮ２）に接続されるように配置され、第２コンデンサＣ２の第２電極は、第７トランジスタＴ７の第１電極及び第２電圧端子ＶＧＨに接続されるように配置される。第２ノードＮ２のレベルが有効レベルである場合、第７トランジスタＴ７がオンになり、出力端子Ｏｕｔｐｕｔに第２電圧信号が与えられてリセットが実行される。第２コンデンサＣ２は、第２ノードＮ２の電圧を安定させるに役に立ち、第７トランジスタＴ７をより好適に制御することが可能になる。なお、これに限られなく、リセット回路３００は、対応する機能を実現する、他の素子からなる回路であってもよい。

制御回路４００は、第８トランジスタＴ８及び第９トランジスタＴ９として実現されてもよい。この実施例では、制御信号は、２つの信号、すなわち、第１制御信号及び第２制御信号を含む。第８トランジスタＴ８のゲート電極は、第２クロック信号線ＣＬＫ２に接続されて第２クロック信号を第１制御信号として受信するように配置され、第８トランジスタＴ８の第１電極は、第１電圧端子ＶＧＬに接続されて第１電圧信号を受信するように配置され、第８トランジスタＴ８の第２電極は、第２ノードＮ２に接続されるように配置される。第９トランジスタＴ９のゲート電極は、入力回路１００（ここでは、第５トランジスタＴ５）に接続されて入力回路１００から入力される入力信号（ここでは、第３ノードＮ３での信号）を第２制御信号として受信するように配置され、第９トランジスタＴ９の第１電極は、第２クロック信号線ＣＬＫ２に接続されて第２クロック信号を受信するように配置され、第９トランジスタＴ９の第２電極は、第８トランジスタＴ８の第２電極に接続されるように配置される。第２クロック信号が対応するスイッチ素子（ここでは、第８トランジスタＴ８）をオンさせる有効レベルである場合、第８トランジスタＴ８はオンになり、よって第２ノードＮ２に第１電圧信号が書き込まれる。第３ノードＮ３のレベルが有効レベルである場合、第９トランジスタＴ９がオンになり、第２ノードＮ２に第２クロック信号が書き込まれる。このようにして、第２ノードＮ２のレベルを制御して、リセット回路３００を制御する。なお、これに限られなく、制御回路４００は、対応する機能を実現する、他の素子からなる回路であってもよい。

出力安定回路６００は、第１０トランジスタＴ１０として実現されてもよい。第１０トランジスタＴ１０のゲート電極は、第１電圧端子ＶＧＬに接続されて第１電圧信号を受信するように配置され、第１０トランジスタＴ１０の第１電極は、入力回路１００及びリセット安定回路５００に接続される（第３ノードＮ３に接続される）ように配置され、第１０トランジスタＴ１０の第２電極は、第１ノードＮ１に接続されるように配置される。第１０トランジスタＴ１０は、第１電圧信号の制御下でオンになり、よって第１ノードＮ１と第３ノードＮ３を電気的に接続させることにより、入力回路１００からの入力信号又はリセット安定回路５００からの第２電圧信号を第１ノードＮ１に書き込ませることができるようになる。出力端子Ｏｕｔｐｕｔからの出力信号が高レベルから低レベルになると、第１コンデンサＣ１のブートストラップ効果により、第１ノードＮ１のレベルも低下し、且つ第１電圧信号よりも低いほど低下する可能性があり、これにより、第１０トランジスタＴ１０のゲート・ソース間電圧Ｖｇｓがその閾値電圧Ｖｔｈ（負の値であってもよい）より大きくなって、第１０トランジスタＴ１０がカットオフされ（オフ）、つまり、第１ノードＮ１と第３ノードＮ３間を断路し、第１ノードＮ１をフローティング状態にさせることにより、第１ノードＮ１の漏電を低減させて、第６トランジスタＴ６がオンになることを確保し、出力端子Ｏｕｔｐｕｔからの出力信号の安定性を向上させる。なお、これに限られなく、出力安定回路６００は、対応する機能を実現する、他の素子からなる回路であってもよい。なお、本発明の各実施例では、出力安定回路６００（第１０トランジスタＴ１０）は、状況によって省略してもよく、このとき、第１ノードＮ１と第３ノードＮ３をそのまま電気的に接続すればよい。

なお、出力安定回路６００が第１０トランジスタＴ１０として実現される場合、第１０トランジスタＴ１０のゲート電極は、第１電圧端子ＶＧＬに接続されて第１電圧信号を受信するように配置され、例えば、このとき、第１０トランジスタＴ１０はＰ型トランジスタである。むろん、本発明の実施例はこれに限られない。例えば、他の例において、出力安定回路６００は出力安定トランジスタとして実現されてもよい。出力安定トランジスタのゲート電極は、第２電圧端子ＶＧＨに接続されて第２電圧信号を受信するように配置され、出力安定トランジスタの第１電極は、入力回路１００及びリセット安定回路５００に接続される（第３ノードＮ３に接続される）ように配置され、出力安定トランジスタの第２電極は、第１ノードＮ１に接続されるように配置される。例えば、出力安定トランジスタの接続方式は、第１０トランジスタＴ１０の接続方式に類似し、ただし、出力安定トランジスタのゲート電極と第１０トランジスタＴ１０のゲート電極にそれぞれ接続される電圧端子のレベルが異なる。以下の説明において、第１０トランジスタＴ１０は、出力安定トランジスタと同等し、ただし、トランジスタのタイプがＰ型又はＮ型である場合、そのゲート電極が接続されている電圧端子のレベルは異なる。

図４は、図２に示すシフトレジスタユニットの他の具体的な実施例の回路図である。図４を参照し、リセット安定回路５００の具体的な実施形態の以外、当該実施例におけるシフトレジスタユニット１０と図３で説明したシフトレジスタユニット１０は、基本的に同様なものである。当該実施例では、リセット安定回路５００は、第３トランジスタＴ３及び第４トランジスタＴ４として実現される。リセット安定信号は、２つの信号、すなわち第１リセット安定信号と第２リセット安定信号とを含む。

第３トランジスタＴ３のゲート電極は、第２ノードＮ２に接続されて第２ノードＮ２のレベルを第１リセット安定信号とするように配置される。第３トランジスタＴ３の第１電極は、第２電圧端子ＶＧＨに接続されて第２電圧信号を受信するように配置され、第３トランジスタＴ３の第２電極は、第４トランジスタＴ４の第１電極に接続されるように配置される。第４トランジスタＴ４のゲート電極は、第１クロック信号線ＣＬＫ１に接続されて第１クロック信号を第２リセット安定信号として受信するように配置され、第４トランジスタＴ４の第２電極は、第３ノードＮ３に接続される（なお、第１０トランジスタＴ１０がオンになる場合、第４トランジスタＴ４の第２電極がそのまま第１ノードＮ１に接続されることに相当）ように配置される。第２ノードＮ２のレベルが有効レベルであり、かつ、第１クロック信号も有効レベルである場合、第３トランジスタＴ３と第４トランジスタＴ４両方はオンになり、第３ノードＮ３及び第１ノードＮ１に第２電圧信号が与えられて（このとき、第１０トランジスタＴ１０がオンになる。）、第１ノードＮ１に対して充電することを実現することにより、出力回路２００が断路していることを確保し、出力信号の安定性を向上させることができる。

なお、本発明の各个実施例の説明において、第１ノードＮ１、第２ノードＮ２、第３ノードＮ３は、実際に存在する部品を示すことではなく、回路図における関連する電気的接続の合流点を示す。

なお、本発明の実施例で採用されるトランジスタは、全て薄膜トランジスタ、電界効果トランジスタ又は同じ特性を持つ他のスイッチング素子であってもよい。本発明の全ての実施例では、薄膜トランジスタを例として説明する。ここで採用されるトランジスタのソースとドレインは、構造が対称なものとすることができるので、そのソースとドレインは、構造に違いがなくてもよい。本発明の実施例では、トランジスタのゲート以外の２つの電極を区別するために、直接に一方の電極を第１電極とし、他の一方の電極を第２電極として説明する。

例えば、一例において、第１ないし第１０トランジスタＴ１−Ｔ１０はＰ型トランジスタであり、当該Ｐ型トランジスタの活性層の材料は低温ポリシリコン又は他の適当な材料であってもよい。例えば、他の例において、第１ないし第９トランジスタＴ１−Ｔ９はＰ型トランジスタであるが、第１０トランジスタＴ１０はＮ型トランジスタである。このとき、第１ないし第９トランジスタＴ１−Ｔ９の活性層の材料は低温ポリシリコン又は他の適当の材料であってもよく、第１０トランジスタＴ１０の活性層の材料は、例えば金属酸化物又は低温多結晶酸化物などといった酸化物であってもよい。第１０トランジスタＴ１０では、Ｎ型トランジスタが採用され、その自身のリーク電流が小さく、そして低温多結晶酸化物（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ、ＬＴＰＯ）の技術によって実現されることができる。

例えば、第９トランジスタＴ９と第１０トランジスタＴ１０では、リーク電流をさらに低減させるために、デュアルゲート薄膜トランジスタが採用されてもよい。むろん、これに限られなく、本発明の各実施例では、各トランジスタのいずれにもデュアルゲート薄膜トランジスタが採用されてもよく、他の種類のトランジスタが採用されてもよい。

本発明の実施例におけるトランジスタについて、全てＰ型トランジスタを例として説明する。このとき、トランジスタの第１電極はソース電極、第２電極はドレイン電極である。なお、本発明はこれを含むが、これに限られない。例えば、本発明の実施例に係るシフトレジスタユニット１０のうちの一つ又は複数のトランジスタでは、Ｎ型トランジスタが採用されてもよく、このとき、トランジスタの第１電極はドレイン電極、第２電極はソース電極であり、本発明の実施例における対応するトランジスタの各電極を照らして、選択したタイプのトランジスタの各電極を対応して接続させるとともに、対応する高電圧信号を低電圧信号へ、対応する低電圧信号を高電圧信号へ置き換えればよい。Ｎ型トランジスタが採用される場合、薄膜トランジスタの活性層として、酸化インジウムガリウム亜鉛（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ、ＩＧＺＯ）が用いられてもよく、低温ポリシリコン（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ、ＬＴＰＳ）又は非晶硅（例えば、水素化アモルファスシリコン）が用いられる場合に比べて、トランジスタのサイズを有効に縮小でき、リーク電流を防止することもできる。

図５は、本発明のある実施例に係るシフトレジスタユニットの信号のタイミングチャートである。次に、図５に示す信号のタイミングチャートを参照し、図３に示すシフトレジスタユニット１０の動作原理について説明し、ここで、各トランジスタがＰ型トランジスタである例を挙げて説明するが、本発明の実施例は、これに限られない。

図５に示すように、当該信号のタイミングは、入力段階１と、出力段階２と、リセット段階３と、リセット保持段階４と、合計４つの段階を含む。図５は、各段階における各信号のタイミング波形を示す。

なお、図６Ａないし図６Ｄは、それぞれ図３に示すシフトレジスタユニット１０が上記の４つの段階にある模式図である。図６Ａは、図３に示すシフトレジスタユニット１０が入力段階１にある場合の模式図であり、図６Ｂは、図３に示すシフトレジスタユニット１０が出力段階２にある場合の模式図であり、図６Ｃは、図３に示すシフトレジスタユニット１０がリセット段階３にある場合の模式図であり、図６Ｄは、図３に示すシフトレジスタユニット１０がリセット保持段階４にある場合の模式図である。

また、図６Ａないし図６Ｄにおいて、点線で示されたトランジスタは、何れも対応する段階内でカットオフ状態にあることを示す。図６Ａないし図６Ｄにおいて、点線の矢印は、対応する段階内でのシフトレジスタユニットにおける電流方向を示す。図６Ａないし図６Ｄに示すトランジスタについて、何れもＰ型トランジスタを例として説明する。つまり、各トランジスタは、ゲート電極にオンレベル（有効レベル、ここでは、低レベル）が入力される場合にオンされ、オフレベル（无效レベル、ここでは、高レベル）が入力される場合にオフされる。以下の実施例は、これと同様なものであるので、詳細な説明を省略する。

入力段階１、リセット段階３、及びリセット保持段階４において、出力端子Ｏｕｔｐｕｔは、高レベルを出力し、出力段階２において、出力端子Ｏｕｔｐｕｔは、最初に高レベルを出力し、次に低レベルを出力する。これにより、本発明の実施例に係るシフトレジスタユニットは、シフトレジスタ機能を実現できる。

入力段階１において、図５及び図６Ａに示すように、第２クロック信号が低レベルになって、第５トランジスタＴ５をオンさせる。第１０トランジスタＴ１０は、第１電圧信号の低レベルによってオンされる。入力端子Ｉｎｐｕｔからの入力信号が第１ノードＮ１に書き込まれ、このとき、第１ノードＮ１が低レベルにある。第６トランジスタＴ６は、第１ノードＮ１の低レベルによってオンされて出力端子Ｏｕｔｐｕｔに第１クロック信号を出力する。第８トランジスタＴ８は、第２クロック信号の低レベルによってオンされて第２ノードＮ２に第１電圧信号を書き込む。第９トランジスタＴ９は、第３ノードＮ３の低レベルによってオンされて第２ノードＮ２に第２クロック信号を書き込む。このとき、第２クロック信号と第１電圧信号何れも低レベルにあるため、第２ノードＮ２は低レベルにある。第７トランジスタＴ７は、第２ノードＮ２の低レベルによってオンにされて出力端子Ｏｕｔｐｕｔに第２電圧信号を出力する。第１トランジスタＴ１は、第２ノードＮ２の低レベルによってオンにされて第２トランジスタＴ２のゲート電極に第１クロック信号を書き込む。第２トランジスタＴ２は、第１クロック信号の高レベルによってカットオフされる。

図６Ａに示すように、入力段階１において、出力経路（図６Ａにおける点線の矢印で示すように）が形成されて、出力端子Ｏｕｔｐｕｔから高レベルが出力される（このとき、第１クロック信号と第２電圧信号両方が高レベルとなる。）。

出力段階２における初期段階において、図５及び図６Ｂに示すように、第２クロック信号は、第１クロック信号に先立って変化し（先立って高くなり）、第５トランジスタＴ５と第８トランジスタＴ８何れも第２クロック信号の高レベルによってカットオフされる。第３ノードＮ３は、前の段階の電位（低レベル）を保持し、第９トランジスタＴ９は、オン状態を保持する。第２クロック信号は、第２ノードＮ２のレベルをプルアップすることにより、第７トランジスタＴ７をカットオフさせる。第１トランジスタＴ１と第２トランジスタＴ２も、第２ノードＮ２の高レベルによってカットオフされる。第１ノードＮ１は、前の段階の電位（低レベル）を保持し、第６トランジスタＴ６は、オン状態を保持して、出力端子Ｏｕｔｐｕｔに第１クロック信号を出力し、出力端子Ｏｕｔｐｕｔから高レベルが出力される（このとき、第１クロック信号は高レベルにある。）。

例えば、第１クロック信号と第２クロック信号のそれぞれパルス周期（一つの高レベル信号と一つの低レベル信号とを含む）については、高レベルの継続期間が低レベルの継続期間に等しくしないことにより、第２クロック信号が第１クロック信号に先立って変化すること或いは第１クロック信号が第２クロック信号に先立って変化することができるようになる。例えば、第１クロック信号と第２クロック信号については、高レベルの継続期間が低レベルの継続期間より長い。

第１クロック信号が低レベルになる場合、つまり、出力段階２における他の段階（すなわち、出力段階２の初期段階の後、かつ、リセット段階３の前の時間帯）において、出力端子Ｏｕｔｐｕｔから低レベル信号が出力される。第１コンデンサＣ１の両極は、それぞれ第１ノードＮ１と出力端子Ｏｕｔｐｕｔに接続され、このとき、第５トランジスタＴ５と第２トランジスタＴ２がカットオフされるため、第１ノードＮ１がフローティング状態にあり、第１コンデンサＣ１のブートストラップ効果によって、第１ノードＮ１のレベルは、出力端子Ｏｕｔｐｕｔからの信号の出力によってさらに低くなる。第１ノードＮ１のレベルがさらに低くなった結果、第１電圧信号よりも低くなって、第１０トランジスタＴ１０がカットオフになる。このようにして、出力段階２において、第１ノードＮ１と第３ノードＮ３をお互いに離隔し、第１ノードＮ１の漏電を低減させることにより、出力端子Ｏｕｔｐｕｔからの出力信号の安定性を向上させる。つまり、本発明のある実施例に係るシフトレジスタユニットでは、有効レベルの出力段階（例えば、出力段階２における、低レベルが出力される時間帯）において出力される信号の安定性を向上させる（例えば、低レベル信号の安定性を向上させる）ことができる。例えば、第５トランジスタＴ５と第１０トランジスタＴ１０では、第１ノードＮ１の漏電を低減させるように、デュアルゲート構造が採用されてもよく、これにより、有効レベルの出力段階において出力される信号の安定性をさらに向上させることができる。

例えば、第２クロック信号は、第１クロック信号に先立って変化し（先立って高くなり）、先立ち時間量Δｔは、約第１クロック信号又は第２クロック信号の高レベル有効時間の５％ないし２５％であり、または例えば１０％ないし２０％である。むろん、これに限られなく、当該先立ち時間量Δｔは、実際のニーズに応じて決まられることができ、本発明の実施例では、これを制限しない。

図６Ｂに示すように、出力段階２において、出力経路（図６Ｂにおける点線の矢印で示すように）が形成され、出力段階２における初期段階において、出力端子Ｏｕｔｐｕｔから高レベルが出力され（このとき、第１クロック信号は高レベルにあり）、出力段階２における初期段階以外の他の時間帯（すなわち、出力段階２における初期段階の後、かつ、リセット段階３の前の時間帯）において、出力端子Ｏｕｔｐｕｔから低レベルが出力される（このとき、第１クロック信号が低レベルとなる。）。

リセット段階３において、図５及び図６Ｃに示すように、第１クロック信号は、第２クロック信号に先立って変化し（先立って高くなり）、出力端子Ｏｕｔｐｕｔからの出力信号は高レベルになる。同様に、第１コンデンサＣ１のブートストラップ効果によって、第１ノードＮ１のレベルもそれに応じて変化することで、第１０トランジスタＴ１０をオンさせ、第１ノードＮ１と第３ノードＮ３を電気的に接続させる。例えば、第１クロック信号は、第２クロック信号に先立って変化し（先立って高くなり）、先立ち時間量は、例えば上述した先立ち時間量Δｔに等しい。

第２クロック信号が低レベルにある場合、第８トランジスタＴ８がオンになり、第２ノードＮ２のレベルが第１電圧信号によってプルダウンされる。第７トランジスタＴ７は、第２ノードＮ２の低レベルによってオンされて出力端子Ｏｕｔｐｕｔに第２電圧信号を出力し、出力端子Ｏｕｔｐｕｔからの出力信号は、高レベルをそのまま保持する。第５トランジスタＴ５は、第２クロック信号の低レベルによってオンされて、入力信号によって第３ノードＮ３及び第１ノードＮ１のレベルがプルアップされることにより、第６トランジスタＴ６がカットオフされる。このとき、第１トランジスタＴ１は、第２ノードＮ２の低レベルによってオンされ、第２トランジスタＴ２は、第１クロック信号の高レベルによってカットオフされ、第９トランジスタＴ９は、第３ノードＮ３の高レベルによってカットオフされる。

図６Ｃに示すように、リセット段階３に、リセット経路（図６Ｃにおける点線の矢印で示すように）が形成され、出力端子Ｏｕｔｐｕｔから高レベルが出力される。

リセット保持段階４において、図５及び図６Ｄに示すように、第２クロック信号が高レベルにあるため、第５トランジスタＴ５及び第８トランジスタＴ８がカットオフされる。第２ノードＮ２が、前の段階の電位（低レベル）を保持することにより、第７トランジスタＴ７がオン状態を保持し、出力端子Ｏｕｔｐｕｔからの出力信号はそのまま高レベルにあるようになる。第３ノードＮ３は、前の段階の電位（高レベル）を保持し、第９トランジスタＴ９は、第３ノードＮ３の高レベルによってカットオフされる。第１トランジスタＴ１は、第２ノードＮ２の低レベルによってオンされる。

第１クロック信号が低レベルになる場合、第２トランジスタＴ２がオンされて、第３ノードＮ３及び第１ノードＮ１に第２電圧信号が与えられる。したがって、第１ノードＮ１が充電される。第６トランジスタＴ６は、第１ノードＮ１の高レベルによってカットオフされる。以降の段階において、第１クロック信号が低レベルとなるたびに、第２トランジスタＴ２がオンされて、第１ノードＮ１が充電される。このようにして、第１ノードＮ１に対して断続的に充電することにより、第６トランジスタＴ６がカットオフされることを確保し、出力端子Ｏｕｔｐｕｔからの出力信号の安定性を向上させることができる。例えば、本発明のある実施例に係るシフトレジスタユニットでは、リセット保持段階において出力される信号の安定性を向上させる（例えば、高レベル信号の安定性を向上させ）ことができ、これにより、例えば高レベル信号が安定に出力される時間を延長することができる。

図６Ｄに示すように、リセット保持段階４において、リセット経路及び第１ノードＮ１の充電経路（図６Ｄにおける点線の矢印で示すように）が形成され、出力端子Ｏｕｔｐｕｔが高レベルを出力し続けるとともに、第１ノードＮ１が充電されることにより、第６トランジスタＴ６がカットオフされることを確保する。

図７は、図５におけるリセット保持段階に対応する、図４に示すシフトレジスタユニットの模式的な回路図である。次に、図５に示す信号のタイミングチャートを参照して、図４に示すシフトレジスタユニット１０の動作原理について説明する。ここで、各トランジスタがＰ型トランジスタである例を挙げて説明するが、本発明の実施例はこれに限られない。

また、図７には、点線で示されたトランジスタは、何れも対応する段階内でカットオフ状態にあることを示す。図７には、点線の矢印は、対応する段階内でのシフトレジスタユニットにおける電流方向を示す。図７に示すトランジスタについて、何れもＰ型トランジスタを例として説明する。つまり、各トランジスタは、ゲート電極にオンレベル（有効レベル、ここでは、低レベル）が入力される場合にオンされ、カットオフレベル（无效レベル、ここでは、高レベル）が入力される場合にカットオフされる。以下の実施例でも同様なので、詳細な説明を省略する。

図５に示すように、当該信号タイミングは、入力段階１と、出力段階２と、リセット段階３と、リセット保持段階４と、合計４つの段階を含む。図５は、各段階における各信号のタイミング波形を示す。

入力段階１、出力段階２、リセット段階３において、第１クロック信号と第２ノードＮ２のレベルが同時に低レベルになることはないため、第３トランジスタＴ３と第４トランジスタＴ４は同時にオンされることができなくなり、それで、第２電圧端子ＶＧＨの第２電圧信号が第３ノードＮ３に与えられることができない。入力段階１、出力段階２、リセット段階３において、当該シフトレジスタユニット１０の動作原理は、図３に示すシフトレジスタユニット１０の動作原理に類似するので、ここで詳細な説明を省略する。

リセット保持段階４において、図５及び図７に示すように、第２クロック信号が高レベルにあるため、第５トランジスタＴ５及び第８トランジスタＴ８がカットオフされる。第２ノードＮ２が、前の段階の電位（低レベル）を保持することにより、第７トランジスタＴ７がオン状態を保持し、出力端子Ｏｕｔｐｕｔからの出力信号がそのまま高レベルにあるようになる。第３ノードＮ３は、前の段階の電位（高レベル）を保持し、第９トランジスタＴ９は、第３ノードＮ３の高レベルによってカットオフされる。第３トランジスタＴ３は、第２ノードＮ２の低レベルによってオンされる。

第１クロック信号が低レベルになる場合、第４トランジスタＴ４がオンされ、第３ノードＮ３及び第１ノードＮ１に第２電圧信号が与えられることによって、第１ノードＮ１が充電される。第６トランジスタＴ６は、第１ノードＮ１の高レベルによってカットオフされる。以降の段階において、第１クロック信号が低レベルとなるたびに、第４トランジスタＴ４がオンされ、第１ノードＮ１が充電される。このようにして、第１ノードＮ１に対して断続的に充電することにより、第６トランジスタＴ６がカットオフされることを確保し、出力端子Ｏｕｔｐｕｔからの出力信号の安定性を向上させることができる。

図７に示すように、リセット保持段階４において、リセット経路及び第１ノードＮ１の充電経路（図７における点線の矢印で示すように）が形成され、出力端子Ｏｕｔｐｕｔが高レベルを出力し続けるとともに、第１ノードＮ１が充電されることにより、第６トランジスタＴ６がカットオフされることを確保する。

本発明の少なくとも一つの実施例によれば、第１１ないし第１８トランジスタと、第３コンデンサと、第４コンデンサとを含むシフトレジスタユニットがさらに提供されている。当該シフトレジスタユニットでは、出力信号の安定性を向上させ、他の信号からの干渉を抑制し、表示品質を改善することができる。

図８は、本発明のある実施例に係るシフトレジスタユニットの回路図である。図８を参照し、当該シフトレジスタユニット１０は、第１１ないし第１８トランジスタＴ１１−Ｔ１８と、第３コンデンサＣ３と、第４コンデンサＣ４とを含む。

第１１トランジスタＴ１１のゲート電極は、第１ノードＮ１に接続されるように配置され、第１１トランジスタＴ１１の第１電極は、第１クロック信号線ＣＬＫ１に接続されて第１クロック信号を受信するように配置され、第１１トランジスタＴ１１の第２電極は、出力端子Ｏｕｔｐｕｔに接続されるように配置される。第３コンデンサＣ３の第１電極は、第１１トランジスタＴ１１のゲート電極（第１ノードＮ１）に接続されるように配置され、第１１トランジスタＴ１１の第２電極は、第１１トランジスタＴ１１の第２電極（出力端子Ｏｕｔｐｕｔ）に接続されるように配置される。

第１２トランジスタＴ１２のゲート電極は、第１電圧端子ＶＧＬに接続されて第１電圧信号を受信するように配置される。第１２トランジスタＴ１２は、第１電極と、第２電極とをさらに含む。第１２トランジスタＴ１２の第２電極は、第１ノードＮ１に接続されるように配置される。第１３トランジスタＴ１３のゲート電極は、第２クロック信号線ＣＬＫ２に接続されて第２クロック信号を受信するように配置され、第１３トランジスタＴ１３の第１電極は、入力端子Ｉｎｐｕｔに接続されて入力信号を受信するように配置され、第１３トランジスタＴ１３の第２電極は、第１２トランジスタＴ１２の第１電極に接続されるように配置される。

第１４トランジスタＴ１４のゲート電極は、第２ノードＮ２に接続されるように配置され、第１４トランジスタＴ１４の第１電極は、第２電圧端子ＶＧＨに接続されて第２電圧信号を受信するように配置され、第１４トランジスタＴ１４の第２電極は、第１１トランジスタＴ１１の第２電極（出力端子Ｏｕｔｐｕｔ）に接続されるように配置される。第４コンデンサＣ４の第１電極は、第１４トランジスタＴ１４のゲート電極（第２ノードＮ２）に接続されるように配置され、第４コンデンサＣ４の第２電極は、第１４トランジスタＴ１４の第１電極（第２電圧端子ＶＧＨ）に接続されるように配置される。

第１５トランジスタＴ１５のゲート電極は、第２ノードＮ２に接続されるように配置され、第１５トランジスタの第１電極は、第１クロック信号線ＣＬＫ１に接続されて第１クロック信号を受信するように配置される。第１６トランジスタＴ１６のゲート電極は、第１５トランジスタＴ１５の第２電極に接続されるように配置され、第１６トランジスタＴ１６の第１電極は、第２電圧端子ＶＧＨに接続されて第２電圧信号を受信するように配置され、第１６トランジスタＴ１６の第２電極は、第１２トランジスタＴ１２の第１電極に接続されるように配置される。

第１７トランジスタＴ１７のゲート電極は、第２クロック信号線ＣＬＫ２に接続されて第２クロック信号を受信するように配置され、第１７トランジスタＴ１７の第１電極は、第１電圧端子ＶＧＬに接続されて第１電圧信号を受信するように配置され、第１７トランジスタＴ１７の第２電極は、第２ノードＮ２に接続されるように配置される。第１８トランジスタＴ１８のゲート電極は、第１３トランジスタＴ１３の第２電極に接続されるように配置され、第１８トランジスタＴ１８の第１電極は、第２クロック信号線ＣＬＫ２に接続されて第２クロック信号を受信するように配置され、第１８トランジスタＴ１８の第２電極は、第２ノードＮ２に接続されるように配置される。

当該シフトレジスタユニット１０の動作原理は、図５及図６Ａないし図６Ｄで説明したシフトレジスタユニットの動作原理に類似するので、ここで詳細な説明を省略する。

本発明の少なくとも一つの実施例によれば、第１９ないし第２６トランジスタと、第５コンデンサと、第６コンデンサとを含むシフトレジスタユニットが提供されている。当該シフトレジスタユニットでは、出力信号の安定性を向上させ、他の信号からの干渉を抑制し、表示品質を改善することができる。

図９は、本発明のある実施例に係る他のシフトレジスタユニットの回路図である。図９を参照し、当該シフトレジスタユニット１０は、第１９ないし第２６トランジスタＴ１９−Ｔ２６と、第５コンデンサＣ５と、第６コンデンサＣ６とを含む。

第１９トランジスタＴ１９のゲート電極は、第１ノードＮ１に接続されるように配置され、第１９トランジスタＴ１９の第１電極は、第１クロック信号線ＣＬＫ１に接続されて第１クロック信号を受信するように配置され、第１９トランジスタＴ１９の第２電極は、出力端子Ｏｕｔｐｕｔに接続されるように配置される。第５コンデンサＣ５の第１電極は、第１９トランジスタＴ１９のゲート電極（第１ノードＮ１）に接続されるように配置され、第５コンデンサＣ５の第２電極は、第１９トランジスタＴ１９の第２電極（出力端子Ｏｕｔｐｕｔ）に接続されるように配置される。

第２０トランジスタＴ２０のゲート電極は、第１電圧端子ＶＧＬに接続されて第１電圧信号を受信するように配置される。第２０トランジスタＴ２０は、第１電極と第２電極とをさらに含む。第２０トランジスタＴ２０の第２電極は、第１ノードＮ１に接続されるように配置される。第２１トランジスタＴ２１のゲート電極は、第２クロック信号線ＣＬＫ２に接続されて第２クロック信号を受信するように配置され、第２１トランジスタＴ２１の第１電極は、入力端子Ｉｎｐｕｔに接続されて入力信号を受信するように配置され、第２１トランジスタＴ２１の第２電極は、第２０トランジスタＴ２０の第１電極に接続されるように配置される。

第２２トランジスタＴ２２のゲート電極は、第２ノードＮ２に接続されるように配置され、第２２トランジスタＴ２２の第１電極は、第２電圧端子ＶＧＨに接続されて第２電圧信号を受信するように配置され、第２２トランジスタＴ２２の第２電極は、第１９トランジスタＴ１９の第２電極（出力端子Ｏｕｔｐｕｔ）に接続されるように配置される。第６コンデンサＣ６の第１電極は、第２２トランジスタＴ２２のゲート電極（第２ノードＮ２）に接続されるように配置され、第６コンデンサＣ６の第２電極は、第２２トランジスタＴ２２の第１電極（第２電圧端子ＶＧＨ）に接続されるように配置される。

第２３トランジスタＴ２３のゲート電極は、第２ノードＮ２に接続されるように配置され、第２３トランジスタＴ２３の第１電極は、第２電圧端子ＶＧＨに接続されて第２電圧信号を受信するように配置される。第２４トランジスタＴ２４のゲート電極は、第１クロック信号線ＣＬＫ１に接続されて第１クロック信号を受信するように配置され、第２４トランジスタＴ２４の第１電極は、第２３トランジスタＴ２３の第２電極に接続されるように配置され、第２４トランジスタＴ２４の第２電極は、第２０トランジスタＴ２０の第１電極に接続されるように配置される。

第２５トランジスタＴ２５のゲート電極は、第２クロック信号線ＣＬＫ２に接続されて第２クロック信号を受信するように配置され、第２５トランジスタＴ２５の第１電極は、第１電圧端子ＶＧＬに接続されて第１電圧信号を受信するように配置され、第２５トランジスタＴ２５の第２電極は、第２ノードＮ２に接続されるように配置される。第２６トランジスタＴ２６のゲート電極は、第２１トランジスタＴ２１の第２電極に接続されるように配置され、第２６トランジスタＴ２６の第１電極は、第２クロック信号線ＣＬＫ２に接続されて第２クロック信号を受信するように配置され、第２６トランジスタＴ２６の第２電極は、第２ノードＮ２に接続されるように配置される。

当該シフトレジスタユニット１０の動作原理は、図８で説明したシフトレジスタユニットの動作原理に類似するので、ここで詳細な説明を省略する。

本発明の少なくとも一つの実施例によれば、ゲート駆動回路がさらに提供されている。当該ゲート駆動回路はカスケード接続されている複数のシフトレジスタユニットを含み、前記複数のシフトレジスタユニットはＰ個の第１シフトレジスタユニットを含み、前記第１シフトレジスタユニットには本発明のいずれの実施例に記載のシフトレジスタユニットが採用され、Ｐは１より大きい整数である。当該ゲート駆動回路では、出力信号の安定性を向上させ、他の信号からの干渉を抑制し、表示品質を改善することができる。

図１０は、本発明のある実施例に係るゲート駆動回路の模式的なブロック図である。図１０を参照し、当該ゲート駆動回路２０は、カスケード接続されている複数のシフトレジスタユニット（ＳＲｎ、ＳＲｎ＋１、ＳＲｎ＋２、ＳＲｎ＋３など）を含む。複数のシフトレジスタユニットの数は、制限されるものではなく、実際のニーズに応じて決めることができる。例えば、複数のシフトレジスタユニットは、Ｐ個の第１シフトレジスタユニットを含み、Ｐは１より大きい整数である。例えば、解像度が６４０×４８０の表示装置について、Ｐは４８０であってもよく、対応して、解像度が１９２０×１４４０の表示装置について、Ｐは１４４０であってもよい。例えば、第１シフトレジスタユニットには、本発明のいずれの実施例に記載のシフトレジスタユニット１０が採用される。つまり、ゲート駆動回路２０では、一部又は全部のシフトレジスタユニットには本発明のいずれの実施例に記載のシフトレジスタユニット１０が採用される。当該ゲート駆動回路２０は、薄膜トランジスタと同様なプロセスによって直接的に表示装置のアレイ基板に集積されて、１行ずつ走査して駆動する機能を実現してもよい。

例えば、複数のシフトレジスタユニットは、それぞれ入力端子Ｉｎｐｕｔと、出力端子Ｏｕｔｐｕｔとを備える。例えば、最終段以外、各段のシフトレジスタユニットの出力端子Ｏｕｔｐｕｔは、次の段のシフトレジスタユニットの入力端子Ｉｎｐｕｔに接続される。例えば、第１段のシフトレジスタユニットの入力端子Ｉｎｐｕｔには、トリガー信号ＳＴＶが受信される。

例えば、当該ゲート駆動回路２０は、各シフトレジスタユニットの第１クロック信号線ＣＬＫ１及び第２クロック信号線ＣＬＫ２に接続されている第１システムクロックＣＬＫ_Ａ及び第２システムクロックＣＬＫ_Ｂを含む。例えば、ある段のシフトレジスタユニット（例えば、ＳＲｎ）の第１クロック信号線ＣＬＫ１が第１システムクロックＣＬＫ_Ａに接続され、かつ、第２クロック信号線ＣＬＫ２が第２システムクロックＣＬＫ_Ｂに接続されば、次の段シフトレジスタユニット（例えば、ＳＲｎ＋１）の第２クロック信号線ＣＬＫ２が第１システムクロックＣＬＫ_Ａに接続され、かつ、第１クロック信号線ＣＬＫ１が第２システムクロックＣＬＫ_Ｂに接続される。以降の各シフトレジスタユニットの第１システムクロックＣＬＫ_Ａと第２システムクロックＣＬＫ_Ｂとの接続方式は、これに類似する。これにより、各シフトレジスタユニットの出力端子Ｏｕｔｐｕｔからの出力信号は、シフト可能で、かつ、時系列でお互いに接しているように実現される。例えば、当該ゲート駆動回路２０は、タイミングコントローラをさらに含んでもよい。タイミングコントローラは、例えば、各段のシフトレジスタユニットに第１システムクロック信号及び第２システムクロック信号を供給するように配置されてよく、トリガー信号ＳＴＶを供給するように配置されてもよい。

例えば、当該ゲート駆動回路２０によって表示パネルを駆動する場合、当該ゲート駆動回路２０が表示パネルの一側に設けられてもよい。例えば、当該表示パネルは、複数行のゲート線を備え、ゲート駆動回路２０における各段のシフトレジスタユニットの出力端子Ｏｕｔｐｕｔは、複数行のゲート線に順に接続されるように配置され、ゲート走査信号を出力するために用いられてもよい。むろん、両側駆動を実現するために、表示パネルの両側にそれぞれ当該ゲート駆動回路２０が設けられてもよい。本発明の実施例では、ゲート駆動回路２０の設置方式が限定されない。例えば、表示パネルの一側には、奇数行のゲート線を駆動するためのゲート駆動回路２０が設けられ、表示パネルの他の側には、偶数行のゲート線を駆動するためのゲート駆動回路２０が設けられてもよい。

本発明の少なくとも一つの実施例によれば、表示装置がさらに提供されている。当該表示装置は、本発明のいずれの実施例に記載のゲート駆動回路を含む。当該表示装置におけるゲート駆動回路の出力信号の安定性が良く、他の信号に干渉され易くなく、比較的に良い表示品質を持っている。

図１１は、本発明のある実施例に係る表示装置の模式的なブロック図である。図１１を参照し、表示装置３０は、ゲート駆動回路２０を含み、ゲート駆動回路２０は、本発明のいずれの実施例に記載のゲート駆動回路である。例えば、表示装置３０は、液晶パネル、液晶テレビ、ディスプレイ、ＯＬＥＤパネル、ＯＬＥＤテレビ、電子ペーパー表示装置、携帯電話、タブレット、ノートパソコン、デジタルフォトフレーム、ナビゲーターなど、表示機能を持つ任意の製品又は部品であってもよい。本発明の実施例では、これが制限されていない。表示装置３０の技術効果は、上述した実施例におけるシフトレジスタユニット１０及びゲート駆動回路２０に関する説明を参照することができ、ここで詳細な説明を省略する。

図１２は、本発明のある実施例に係る他の表示装置の模式的なブロック図である。図１２を参照し、表示装置３０は、表示パネル３０００と、ゲートドライバ３０１０と、タイミングコントローラ３０２０と、データドライバ３０３０とを含む。表示パネル３０００は、複数本の走査線ＧＬと複数本のデータ線ＤＬが交差していることにより限定されている複数の画素ユニットＰを含む。ゲートドライバ３０１０は、複数本の走査線ＧＬを駆動するために用いられる。データドライバ３０３０は、複数本のデータ線ＤＬを駆動するために用いられる。タイミングコントローラ３０２０は、表示装置３０の外部から入力される画像データＲＧＢを扱い、データドライバ３０３０へ扱った画像データＲＧＢを供給し、並びにゲートドライバ３０１０及びデータドライバ３０３０に走査制御信号ＧＣＳ及びデータ制御信号ＤＣＳを供給することにより、ゲートドライバ３０１０及びデータドライバ３０３０を制御する。

例えば、ゲートドライバ３０１０は、上記のいずれの実施例に係るゲート駆動回路２０を含む。ゲート駆動回路２０における複数のシフトレジスタユニットの出力端子Ｏｕｔｐｕｔは、複数本の走査線ＧＬに対応して接続され、第Ｎ段のシフトレジスタユニットの出力端子Ｏｕｔｐｕｔは、更に第Ｎ＋１段のシフトレジスタユニットの入力回路にも接続されて入力信号を供給し、Ｎは０より大きい整数である。複数本の走査線ＧＬは、複数行に配列された画素ユニットＰに対応して接続される。ゲート駆動回路２０における各段のシフトレジスタユニットの出力端子Ｏｕｔｐｕｔから複数本の走査線ＧＬに信号が出力されることにより、表示パネル３０００における複数行の画素ユニットＰに対する１行ずつの走査を実現する。

例えば、データドライバ３０３０は、参照ガンマ電圧を用いて、タイミングコントローラ３０２０からの複数のデータ制御信号ＤＣＳによって、タイミングコントローラ３０２０から入力されたデジタル画像データＲＧＢをデータ信号に変換する。データドライバ３０３０は、複数本のデータ線ＤＬに変換されたデータ信号を供給する。

例えば、タイミングコントローラ３０２０は、表示パネル３０００のサイズ及び解像度にマッピングするように、外部から入力される画像データＲＧＢを扱ってから、データドライバ３０３０に扱われた画像データを供給する。タイミングコントローラ３０２０は、表示装置３０の外部から入力される同期信号（例えば、ドットクロックＤＣＬＫ、データ有効化信号ＤＥ、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃ）を利用して複数の走査制御信号ＧＣＳ及び複数のデータ制御信号ＤＣＳを生成する。タイミングコントローラ３０２０は、生成した走査制御信号ＧＣＳ及びデータ制御信号ＤＣＳをそれぞれゲートドライバ３０１０及びデータドライバ３０３０に供給して、ゲートドライバ３０１０及びデータドライバ３０３０に対する制御に用いる。

例えば、ゲートドライバ３０１０及びデータドライバ３０３０は、半導体チップとして実現されてもよい。当該表示装置３０は、例えば、信号デコード回路や電圧変換回路などといった他の部品を含んでもよい。これらの部品には、例えば既存した従来の部品が採用されてもよい。ここで詳細な説明を省略する。

本発明の少なくとも一つの実施例によれば、本発明のいずれの実施例に係るシフトレジスタユニット１０を駆動するためのシフトレジスタユニットの駆動方法がさらに提供されている。当該駆動方法により、シフトレジスタユニット１０の出力信号の安定性を改善し、他の信号からの干渉を抑制することができ、これにより、当該シフトレジスタユニット１０が採用される表示装置の表示品質を改善する。

例えば、当該駆動方法は、
入力段階において、第１ノードＮ１に入力信号を書き込むことで出力回路２００をオンにすることと、
出力段階において、出力回路２００が出力端子Ｏｕｔｐｕｔにクロック信号を出力することと、
リセット段階において、リセット回路３００が第２ノードＮ２のレベルによる制御下でオンになり、出力端子Ｏｕｔｐｕｔをリセットすることと、
リセット保持段階において、第１ノードＮ１に対して充電することにより、出力回路２００が第１ノードＮ１のレベルによる制御下でオフ状態を保持することと、を含む。

なお、当該駆動方法の詳細な説明及び技術効果について、本発明の実施例におけるシフトレジスタユニット１０の動作原理に関する説明を参照することができるので、ここで詳細な説明を省略する。

以下の事項について、説明する必要がある。
（１）本発明の実施例の図面は、本発明の実施例に係る構成のみに関し、他の構成について一般的なデザインを参照することができる。
（２）矛盾しない限り、本発明の実施例及び実施例における特徴は、お互いに組み合わせにより新たな実施例を得ることができる。

以上、本発明の具体的な実施形態に過ぎなく、本発明の保護範囲はこれに限られない。本発明の保護範囲は、請求項の保護範囲によって定義されるべきである。

Claims (17)

1. 入力回路と、出力回路と、リセット回路と、制御回路と、リセット安定回路とを含むシフトレジスタユニットであって、
   前記入力回路は、入力開始信号に応じて第１ノードに入力信号を書き込むように配置され、
   前記出力回路は、前記第１ノードのレベルによる制御下で、出力端子に準備出力信号を出力するように配置され、
   前記リセット回路は、第２ノードのレベルによる制御下で、前記出力端子をリセットするように配置され、
   前記制御回路は、制御信号に応じて前記第２ノードに第１電圧信号を与えるように配置され、
   前記リセット安定回路は、リセット安定信号に応じて前記第１ノードに第２電圧信号を与えるように配置される、
   シフトレジスタユニット。
2. 前記リセット安定回路は、第１トランジスタと、第２トランジスタとを含み、
   記リセット安定信号は、第１リセット安定信号と、第２リセット安定信号とを含み、
   前記第１トランジスタのゲート電極は、前記第２ノードに接続されて前記第２ノードのレベルを前記第１リセット安定信号とするように配置され、
   記第１トランジスタの第１電極は、第１クロック信号線に接続され、第１クロック信号を前記第２リセット安定信号として受信するように配置され、
   記第１トランジスタの第２電極は、前記第２トランジスタのゲート電極に接続されるように配置され、
   前記第２トランジスタの第１電極は、第２電圧端子に接続されて前記第２電圧信号を受信するように配置され、
   記第２トランジスタの第２電極は、前記第１ノードに接続されるように配置される、
   請求項１に記載のシフトレジスタユニット。
3. 前記リセット安定回路は、第３トランジスタと、第４トランジスタとを含み、
   記リセット安定信号は、第１リセット安定信号と、第２リセット安定信号とを含み、
   前記第３トランジスタのゲート電極は、前記第２ノードに接続されて前記第２ノードのレベルを前記第１リセット安定信号とするように配置され、
   記第３トランジスタの第１電極は、第２電圧端子に接続されて前記第２電圧信号を受信するように配置され、
   記第３トランジスタの第２電極は、前記第４トランジスタの第１電極に接続されるように配置され、
   前記第４トランジスタのゲート電極は、第１クロック信号線に接続され、第１クロック信号を前記第２リセット安定信号として受信するように配置され、
   記第４トランジスタの第２電極は、前記第１ノードに接続されるように配置される、
   請求項１に記載のシフトレジスタユニット。
4. 前記入力回路は、第５トランジスタを含み、
   前記第５トランジスタのゲート電極は、第２クロック信号線に接続されて第２クロック信号を前記入力開始信号として受信するように配置され、
   記第５トランジスタの第１電極は、入力信号線に接続されて前記入力信号を受信するように配置され、
   記第５トランジスタの第２電極は、前記第１ノードに接続されるように配置される、
   請求項１〜３のいずれか１項に記載のシフトレジスタユニット。
5. 前記出力回路は、第６トランジスタと、第１コンデンサとを含み、
   前記第６トランジスタのゲート電極は、前記第１ノードに接続されるように配置され、
   記第６トランジスタの第１電極は、第１クロック信号線に接続され、第１クロック信号を前記準備出力信号として受信するように配置され、
   記第６トランジスタの第２電極は、前記出力端子とするように配置され、
   前記第１コンデンサの第１電極は、前記第６トランジスタのゲート電極に接続されるように配置され、
   記第１コンデンサの第２電極は、前記第６トランジスタの第２電極に接続されるように配置される、
   請求項１〜４のいずれか１項に記載のシフトレジスタユニット。
6. 前記リセット回路は、第７トランジスタと、第２コンデンサとを含み、
   前記第７トランジスタのゲート電極は、前記第２ノードに接続されるように配置され、
   記第７トランジスタの第１電極は、第２電圧端子に接続されて前記第２電圧信号を受信するように配置され、
   記第７トランジスタの第２電極は、前記出力端子に接続されるように配置され、
   前記第２コンデンサの第１電極は、前記第７トランジスタのゲート電極に接続されるように配置され、
   記第２コンデンサの第２電極は、前記第７トランジスタの第１電極に接続されるように配置される、
   請求項１〜５のいずれか１項に記載のシフトレジスタユニット。
7. 前記制御回路は、第８トランジスタと、第９トランジスタとを含み、
   前記制御信号は、第１制御信号と、第２制御信号とを含み、
   前記第８トランジスタのゲート電極は、第２クロック信号線に接続されて第２クロック信号を前記第１制御信号として受信するように配置され、
   前記第８トランジスタの第１電極は、第１電圧端子に接続されて前記第１電圧信号を受信するように配置され、
   前記第８トランジスタの第２電極は、前記第２ノードに接続されるように配置され、
   前記第９トランジスタのゲート電極は、前記入力回路に接続されて前記入力回路から入力される前記入力信号を前記第２制御信号として受信するように配置され、
   前記第９トランジスタの第１電極は、前記第２クロック信号線に接続されて前記第２クロック信号を受信するように配置され、
   前記第９トランジスタの第２電極は、前記第８トランジスタの第２電極に接続されるように配置される、
   請求項１〜６のいずれか１項に記載のシフトレジスタユニット。
8. 出力安定回路をさらに含み、
   前記出力安定回路は、前記第１電圧信号の制御下で、前記出力端子の信号レベルの変化によってオン又はオフになるように配置される、
   請求項１〜７のいずれか１項に記載のシフトレジスタユニット。
9. 前記出力安定回路は、第１０トランジスタを含み、
   前記第１０トランジスタのゲート電極は、第１電圧端子に接続されて前記第１電圧信号を受信するように配置され、
   前記第１０トランジスタの第１電極は、前記入力回路及び前記リセット安定回路に接続されるように配置され、
   前記第１０トランジスタの第２電極は、前記第１ノードに接続されるように配置される、
   請求項８に記載のシフトレジスタユニット。
10. 前記トランジスタはＰ型トランジスタであり、
    前記Ｐ型トランジスタの活性層材料は低温ポリシリコンを含む、
    請求項１〜９のいずれか１項に記載のシフトレジスタユニット。
11. 前記トランジスタはＰ型トランジスタであり、
    前記Ｐ型トランジスタの活性層材料は低温ポリシリコンを含み、
    前記出力安定回路は、出力安定トランジスタを含み、
    前記出力安定トランジスタのゲート電極は、第２電圧端子に接続されて前記第２電圧信号を受信するように配置され、
    前記出力安定トランジスタの第１電極は、前記入力回路及び前記リセット安定回路に接続されるように配置され、
    前記出力安定トランジスタの第２電極は、前記第１ノードに接続されるように配置され、
    前記出力安定トランジスタは、Ｎ型トランジスタであり、
    前記Ｎ型トランジスタの活性層材料は、酸化物を含む、
    請求項１〜８のいずれか１項に記載のシフトレジスタユニット。
12. 前記制御回路が第９トランジスタを含み、かつ、前記出力安定回路が第１０トランジスタ又は出力安定トランジスタを含む場合、前記第９トランジスタと、前記第１０トランジスタ又は前記出力安定トランジスタとは、デュアルゲート薄膜トランジスタである、
    請求項１に記載のシフトレジスタユニット。
13. ゲート電極が第１ノードに接続され、第１電極が第１クロック信号線に接続されて第１クロック信号を受信し、第２電極が出力端子に接続されるように配置される第１１トランジスタと、
    第１電極が前記第１１トランジスタのゲート電極に接続され、第２電極が前記第１１トランジスタの第２電極に接続されるように配置される第３コンデンサと、
    ゲート電極が第１電圧端子に接続されて第１電圧信号を受信し、第１電極と、前記第１ノードに接続されるように配置される第２電極と、をさらに含むように配置される第１２トランジスタと、
    ゲート電極が第２クロック信号線に接続されて第２クロック信号を受信し、第１電極が入力端子に接続されて入力信号を受信し、第２電極が前記第１２トランジスタの第１電極に接続されるように配置される第１３トランジスタと、
    ゲート電極が第２ノードに接続され、第１電極が第２電圧端子に接続されて第２電圧信号を受信し、第２電極が前記第１１トランジスタの第２電極に接続されるように配置される第１４トランジスタと、
    第１電極が前記第１４トランジスタのゲート電極に接続され、第２電極が前記第１４トランジスタの第１電極に接続されるように配置される第４コンデンサと、
    ゲート電極が前記第２ノードに接続され、第１電極が前記第１クロック信号線に接続されて前記第１クロック信号を受信するように配置される第１５トランジスタと、
    ゲート電極が前記第１５トランジスタの第２電極に接続され、第１電極が前記第２電圧端子に接続されて前記第２電圧信号を受信し、第２電極が前記第１２トランジスタの第１電極に接続されるように配置される第１６トランジスタと、
    ゲート電極が前記第２クロック信号線に接続されて前記第２クロック信号を受信し、第１電極が前記第１電圧端子に接続されて前記第１電圧信号を受信し、第２電極が前記第２ノードに接続されるように配置される第１７トランジスタと、
    ゲート電極が前記第１３トランジスタの第２電極に接続され、第１電極が前記第２クロック信号線に接続されて前記第２クロック信号を受信し、第２電極が前記第２ノードに接続されるように配置される第１８トランジスタと、を含む、
    シフトレジスタユニット。
14. ゲート電極が第１ノードに接続され、第１電極が第１クロック信号線に接続されて第１クロック信号を受信し、第２電極が出力端子に接続されるように配置される第１９トランジスタと、
    第１電極が前記第１９トランジスタのゲート電極に接続され、第２電極が前記第１９トランジスタの第２電極に接続されるように配置される第５コンデンサと、
    ゲート電極が第１電圧端子に接続されて第１電圧信号を受信し、第１電極と、前記第１ノードに接続されるように配置される第２電極とをさらに含むように配置される第２０トランジスタと、
    ゲート電極が第２クロック信号線に接続されて第２クロック信号を受信し、第１電極が入力端子に接続されて入力信号を受信し、第２電極が前記第２０トランジスタの第１電極に接続されるように配置される第２１トランジスタと、
    ゲート電極が第２ノードに接続され、第１電極が第２電圧端子に接続されて第２電圧信号を受信し、第２電極が前記第１９トランジスタの第２電極に接続されるように配置される第２２トランジスタと、
    第１電極が前記第２２トランジスタのゲート電極に接続され、第２電極が前記第２２トランジスタの第１電極に接続されるように配置される第６コンデンサと、
    ゲート電極が前記第２ノードに接続され、第１電極が前記第２電圧端子に接続されて前記第２電圧信号を受信するように配置される第２３トランジスタと、
    ゲート電極が前記第１クロック信号線に接続されて前記第１クロック信号を受信し、第１電極が前記第２３トランジスタの第２電極に接続され、第２電極が前記第２０トランジスタの第１電極に接続されるように配置される第２４トランジスタと、
    ゲート電極が前記第２クロック信号線に接続されて前記第２クロック信号を受信し、第１電極が前記第１電圧端子に接続されて前記第１電圧信号を受信し、第２電極が前記第２ノードに接続されるように配置される第２５トランジスタと、
    ゲート電極が前記第２１トランジスタの第２電極に接続され、第１電極が前記第２クロック信号線に接続されて前記第２クロック信号を受信し、第２電極が前記第２ノードに接続されるように配置される第２６トランジスタと、を含む、
    シフトレジスタユニット。
15. カスケード接続されている複数のシフトレジスタユニットを含み、
    前記複数のシフトレジスタユニットは、Ｐ個の第１シフトレジスタユニットを含み、
    前記第１シフトレジスタユニットには、請求項１〜１４のいずれか１項に記載のシフトレジスタユニットが採用され、
    Ｐは１より大きい整数である、
    ゲート駆動回路。
16. 請求項１５に記載のゲート駆動回路を含む、
    表示装置。
17. 複数本の走査線と、複数行に配列された複数の画素ユニットをさらに含み、前記複数本の走査線は、前記複数行の画素ユニットに対応して接続され、前記ゲート駆動回路における複数のシフトレジスタユニットの出力端子は、前記複数本の走査線に対応して接続され、第Ｎ段の前記シフトレジスタユニットの出力端子は、更に第Ｎ＋１段の前記シフトレジスタユニットの入力回路に接続されて前記入力信号を供給し、Ｎは０より大きい整数である、
    請求項１６に記載の表示装置。

Images