JP7469042B2 - シフトレジスタ、発光制御回路及び表示パネル - Google Patents
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Description
本願は、2018年12月6日に提出された中国出願第201822041979.3号の優先権を主張し、そのすべての内容を参照によりここに援用する。
前記第8のトランジスタの第1の端子は前記第1のレベル端子に結合され、前記第8のトランジスタの第2の端子は前記第9のトランジスタの第1の端子に結合され、前記第8のトランジスタのゲートは前記第3のノードに結合され、前記第9のトランジスタの第2の端子は前記第2のノードに結合され、前記第9のトランジスタのゲートは前記第2のクロック端子に結合され、前記第10のトランジスタの第1の端子は前記第2のノードに結合され、前記第10のトランジスタの第2の端子は前記第2のレベル端子に結合され、前記第10のトランジスタのゲートは前記第5のノードに結合され、前記第2のコンデンサの第1の端子は前記第2のレベル端子に結合され、前記第2のコンデンサの第2の端子は前記第2のノードに結合され、前記第3のコンデンサの第1の端子は前記第2のクロック端子に結合され、前記第3のコンデンサの第2の端子は前記第3のノードに結合されてもよい。
図1は、本開示の一実施形態におけるシフトレジスタのブロック構造図を示したものである。図2は、本開示の一実施形態におけるシフトレジスタの概略構成図を示したものである。図1及び図2に示すように、本開示の一実施形態は、入力端子INと、出力端子OUTと、第1のノードN1と、第2のノードN2と、第3のノードN3と、第4のノードN4と、入力手段31と、出力手段32と、第1の制御手段33と、第2の制御手段34と、第1の隔離手段35とを備えるシフトレジスタを提供する。
Claims (14)
- 表示パネル用のシフトレジスタであって、
入力端子を含む複数の信号入力端子と、
出力端子と、
入力手段と、
出力手段と、
第1の制御手段と、
第2の制御手段と、
第1の隔離手段と
を備え、
前記入力手段は、前記入力端子と、第1のノードと、第4のノードとにそれぞれ結合され、前記入力端子のレベルに基づいて前記第1のノード及び前記第4のノードのレベルを制御するように構成され、
前記第1の制御手段は、第2のノードと、第3のノードとにそれぞれ結合され、前記第2のノード及び前記第3のノードのレベルを制御するように構成され、
前記第2の制御手段は、前記第1のノードと、前記第4のノードとにそれぞれ結合され、前記第4のノードのレベルに基づいて前記第1のノードへ第2のレベルを伝送するように構成され、
前記第1の隔離手段は、前記第3のノードと前記第4のノードとの間に位置し、前記第1の制御手段が、前記第3のノードのレベルを低レベルである第1のレベルからさらにプルダウンさせたときに、前記第3のノードを前記第4のノードから電気的に隔離するように構成され、
前記出力手段は、前記第1のノード及び前記第2のノードのレベルに基づいて前記第1のレベル又は高レベルである前記第2のレベルを前記出力端子に伝送し、前記出力端子に前記第1のレベル又は前記第2のレベルを出力させるように構成され、
前記第1の隔離手段は第1のトランジスタを備え、前記第1のトランジスタの第1の端子は前記第4のノードに結合され、前記第1のトランジスタの第2の端子は前記第3のノードに結合され、前記第1のトランジスタのゲートは第1のレベル端子に結合されており、
前記シフトレジスタは、
第5のノードと、第2の隔離手段とをさらに備え、
前記第2の制御手段は、前記第5のノード及び前記第4のノードに結合され、
前記第2の隔離手段は、前記第5のノードと前記第1のノードとの間に位置し、前記第1のノードのレベルを前記第1のレベルからさらにプルダウンさせたときに、前記第1のノードを前記第5のノードから電気的に隔離するように構成されており、
前記入力手段は、第3のトランジスタと、第4のトランジスタと、第5のトランジスタと、第1のコンデンサとを備え、
前記第3のトランジスタの第1の端子は前記入力端子に結合され、前記第3のトランジスタの第2の端子は前記第5のノードに結合され、前記第3のトランジスタのゲートは第1のクロック端子に結合され、
前記第4のトランジスタの第1の端子は前記第4のノードに結合され、前記第4のトランジスタの第2の端子は前記第1のクロック端子に結合され、前記第4のトランジスタのゲートは前記第5のノードに結合され、
前記第5のトランジスタの第1の端子は前記第1のレベル端子に結合され、前記第5のトランジスタの第2の端子は前記第4のノードに結合され、前記第5のトランジスタのゲートは前記第1のクロック端子に結合され、
前記第1のコンデンサの第1の端子は前記第1のノードに結合され、前記第1のコンデンサの第2の端子は第2のクロック端子に結合されており、
前記出力手段は、第6のトランジスタと、第7のトランジスタとを備え、
前記第6のトランジスタの第1の端子は第2のレベル端子に結合され、前記第6のトランジスタの第2の端子は前記出力端子に結合され、前記第6のトランジスタのゲートは前記第2のノードに結合され、
前記第7のトランジスタの第1の端子は前記出力端子に結合され、前記第7のトランジスタの第2の端子は前記第1のレベル端子に結合され、前記第7のトランジスタのゲートは前記第1のノードに結合されており、
前記シフトレジスタにおいて、
前記第1の制御手段は、第8のトランジスタと、第9のトランジスタと、第10のトランジスタと、第2のコンデンサと、第3のコンデンサとを備え、
前記第8のトランジスタの第1の端子は前記第2のクロック端子に結合され、前記第8のトランジスタの第2の端子は前記第3のコンデンサの第2の端子に結合され、前記第8のトランジスタのゲートは前記第3のノードに結合され、
前記第9のトランジスタの第1の端子は前記第3のコンデンサの前記第2の端子に結合され、前記第9のトランジスタの第2の端子は前記第2のノードに結合され、前記第9のトランジスタのゲートは前記第2のクロック端子に結合され、
前記第10のトランジスタの第1の端子は前記第2のノードに結合され、前記第10のトランジスタの第2の端子は前記第2のレベル端子に結合され、前記第10のトランジスタのゲートは前記第5のノードに結合され、
前記第2のコンデンサの第1の端子は前記第2のレベル端子に結合され、前記第2のコンデンサの第2の端子は前記第2のノードに結合され、
前記第3のコンデンサの第1の端子は前記第3のノードに結合されているか、
または、
前記第1の制御手段は、第8のトランジスタと、第9のトランジスタと、第10のトランジスタと、第2のコンデンサと、第3のコンデンサとを備え、
前記第8のトランジスタの第1の端子は前記第1のレベル端子に結合され、前記第8のトランジスタの第2の端子は前記第9のトランジスタの第1の端子に結合され、前記第8のトランジスタのゲートは前記第3のノードに結合され、
前記第9のトランジスタの第2の端子は前記第2のノードに結合され、前記第9のトランジスタのゲートは前記第2のクロック端子に結合され、
前記第10のトランジスタの第1の端子は前記第2のノードに結合され、前記第10のトランジスタの第2の端子は前記第2のレベル端子に結合され、前記第10のトランジスタのゲートは前記第5のノードに結合され、
前記第2のコンデンサの第1の端子は前記第2のレベル端子に結合され、前記第2のコンデンサの第2の端子は前記第2のノードに結合され、
前記第3のコンデンサの第1の端子は前記第2のクロック端子に結合され、前記第3のコンデンサの第2の端子は前記第3のノードに結合されており、
前記シフトレジスタは、
前記第1のクロック端子及び前記第2のクロック端子のうち、低い方から高い方へレベルの変化するものが先に変化し、レベルが低い方から高い方へ変化するときの前倒しの時間量は、クロック信号期間の1/15~6/15であり、前記クロック信号期間は、クロック信号における高レベルと隣接する低レベルとの間の合計期間をいう、ように構成されている、シフトレジスタ。 - 前記第2の隔離手段は第2のトランジスタを備え、前記第2のトランジスタの第1の端子は前記第5のノードに結合され、前記第2のトランジスタの第2の端子は前記第1のノードに結合され、前記第2のトランジスタのゲートは前記第1のレベル端子に結合されている、請求項1に記載のシフトレジスタ。
- 前記第1のトランジスタ及び/又は前記第2のトランジスタはダブルゲートトランジスタである、請求項2に記載のシフトレジスタ。
- 前記第1のトランジスタ及び/又は前記第2のトランジスタは金属酸化物トランジスタである、請求項2に記載のシフトレジスタ。
- 前記第4のトランジスタはダブルゲートトランジスタである、請求項1に記載のシフトレジスタ。
- 前記第2の制御手段は、第11のトランジスタと、第12のトランジスタとを備え、
前記第11のトランジスタの第1の端子は前記第2のレベル端子に結合され、前記第11のトランジスタの第2の端子は前記第5のノードに結合され、前記第11のトランジスタのゲートは前記第12のトランジスタの第2の端子に結合され、
前記第12のトランジスタの第1の端子は前記第2のクロック端子に結合され、前記第12のトランジスタのゲートは前記第4のノードに結合されている、請求項1に記載のシフトレジスタ。 - 前記第2の制御手段は、第11のトランジスタと、第12のトランジスタとを備え、
前記第11のトランジスタの第1の端子は前記第12のトランジスタの第2の端子に結合され、前記第11のトランジスタの第2の端子は前記第5のノードに結合され、前記第11のトランジスタのゲートは前記第2のクロック端子に結合され、
前記第12のトランジスタの第1の端子は前記第1のレベル端子に結合され、前記第12のトランジスタのゲートは前記第4のノードに結合されている、請求項1に記載のシフトレジスタ。 - 複数のカスケード接続されたシフトレジスタを備える発光制御回路であって、
前記複数のカスケード接続されたシフトレジスタの各々が請求項1から7のいずれか一項に記載のシフトレジスタである、発光制御回路。 - 請求項8に記載の発光制御回路を備える、表示パネル。
- 複数の画素回路をさらに備え、
前記複数の画素回路の各々は、発光素子と、少なくとも1つの発光制御トランジスタとを備え、前記発光制御トランジスタのゲートは、前記発光制御回路における1段のシフトレジスタの出力端子に結合されている、請求項9に記載の表示パネル。 - 前記複数の画素回路がアレイ状に配置され、画素回路の行は複数のグループに分割され、前記複数のグループは各々2つの隣接する画素回路の行を含み、同グループの2行の画素回路の発光制御トランジスタのゲートは、発光制御回路における同段のシフトレジスタの出力端子に結合されている、請求項10に記載の表示パネル。
- 前記表示パネルの対向する2つの側にそれぞれ設けられている2つの発光制御回路を備え、
各画素回路の発光制御トランジスタのゲートは、前記2つの発光制御回路における同段のシフトレジスタの出力端子にそれぞれ結合されている、請求項11に記載の表示パネル。 - 前記画素回路の各々に駆動信号を供給するゲート駆動回路をさらに備え、
前記ゲート駆動回路は複数のゲート線に結合され、前記画素回路の各々は表示エリアに設けられ、
前記ゲート駆動回路及び前記発光制御回路は両方とも前記表示エリアの外側に設けられ、前記発光制御回路は、前記ゲート駆動回路よりも前記表示エリアから遠位に位置している、請求項10または11に記載の表示パネル。 - 前記発光素子は有機発光ダイオードである、請求項10から13のいずれか一項に記載の表示パネル。
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