KR20220119239A - 표시 장치 - Google Patents

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박준현
강장미
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Abstract

표시 장치는 표시 패널, 게이트 구동부, 데이터 구동부 및 에미션 구동부를 포함한다. 상기 표시 패널은 픽셀을 포함한다. 상기 게이트 구동부는 상기 픽셀에 게이트 신호를 제공한다. 상기 데이터 구동부는 상기 픽셀에 데이터 전압을 제공한다. 상기 에미션 구동부는 상기 픽셀에 에미션 신호를 제공한다. 상기 픽셀은 발광 소자, 상기 발광 소자에 구동 전류를 인가하는 구동 스위칭 소자 및 상기 구동 스위칭 소자의 입력 전극에 바이어스 전압을 제공하는 바이어스 스위칭 소자를 포함한다. 상기 바이어스 스위칭 소자의 제어 전극에 인가되는 바이어스 게이트 신호의 주파수는 상기 픽셀에 인가되는 데이터 기입 게이트 신호의 주파수보다 크다.

Description

표시 장치 {DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것으로, 가변 주파수를 지원하는 표시 장치에서 가로줄 불량을 개선하여 표시 품질을 향상시키는 표시 장치에 관한 것이다.
일반적으로, 표시 장치는 표시 패널 및 표시 패널 구동부를 포함한다. 상기 표시 패널은 복수의 게이트 라인들, 복수의 데이터 라인들, 복수의 에미션 라인들 및 복수의 픽셀들을 포함한다. 상기 표시 패널 구동부는 상기 복수의 게이트 라인들에 게이트 신호를 제공하는 게이트 구동부, 상기 데이터 라인들에 데이터 전압을 제공하는 데이터 구동부, 상기 에미션 라인들에 에미션 신호를 제공하는 에미션 구동부 및 상기 게이트 구동부, 상기 데이터 구동부 및 상기 에미션 구동부를 제어하는 구동 제어부를 포함한다.
가변 주파수를 지원하는 표시 장치에서는 상기 픽셀의 구동 트랜지스터의 입력 전극에 바이어스 전압을 인가하는 바이어스 동작이 수행될 수 있다. 상기 바이어스 동작을 수행하는 바이어스 트랜지스터의 제어 신호를 인가하기 위한 로드가 증가하게 되면, 표시 패널 내에 가로줄이 시인되는 가로줄 불량이 발현될 수 있다.
본 발명의 목적은 가변 주파수를 지원하는 표시 장치에서 가로줄 불량을 개선하여 표시 품질을 향상시키는 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 표시 패널, 게이트 구동부, 데이터 구동부 및 에미션 구동부를 포함한다. 상기 표시 패널은 픽셀을 포함한다. 상기 게이트 구동부는 상기 픽셀에 게이트 신호를 제공한다. 상기 데이터 구동부는 상기 픽셀에 데이터 전압을 제공한다. 상기 에미션 구동부는 상기 픽셀에 에미션 신호를 제공한다. 상기 픽셀은 발광 소자, 상기 발광 소자에 구동 전류를 인가하는 구동 스위칭 소자 및 상기 구동 스위칭 소자의 입력 전극에 바이어스 전압을 제공하는 바이어스 스위칭 소자를 포함한다. 상기 바이어스 스위칭 소자의 제어 전극에 인가되는 바이어스 게이트 신호의 주파수는 상기 픽셀에 인가되는 데이터 기입 게이트 신호의 주파수보다 크다.
본 발명의 일 실시예에 있어서, 상기 에미션 구동부는 제1 에미션 신호 및 제2 에미션 신호를 상기 픽셀에 출력할 수 있다. 상기 바이어스 전압은 상기 제1 에미션 신호의 하이 레벨일 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 패널은 가변 주파수로 구동될 수 있다. 제1 주파수를 갖는 제1 프레임은 제1 액티브 구간 및 제1 블랭크 구간을 포함할 수 있다. 상기 제1 주파수와 다른 제2 주파수를 갖는 제2 프레임은 제2 액티브 구간 및 제2 블랭크 구간을 포함할 수 있다. 상기 제1 액티브 구간은 상기 제2 액티브 구간과 동일한 길이를 갖고, 상기 제1 블랭크 구간은 상기 제2 액티브 구간과 상이한 길이를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 픽셀은 제1 노드에 연결되는 제어 전극, 제2 노드에 연결되는 입력 전극 및 제3 노드에 연결되는 출력 전극을 포함하는 제1 트랜지스터, 상기 데이터 기입 게이트 신호가 인가되는 제어 전극, 상기 데이터 전압이 인가되는 입력 전극 및 제4 노드에 연결되는 출력 전극을 포함하는 제2 트랜지스터, 보상 게이트 신호가 인가되는 제어 전극, 상기 제1 노드에 연결되는 입력 전극 및 상기 제3 노드에 연결되는 출력 전극을 포함하는 제3 트랜지스터, 제1 초기화 게이트 신호가 인가되는 제어 전극, 기준 전압이 인가되는 입력 전극 및 상기 제4 노드에 연결되는 출력 전극을 포함하는 제4 트랜지스터, 제1 에미션 신호가 인가되는 제어 전극, 하이 전원 전압이 인가되는 입력 전극 및 상기 제2 노드에 연결되는 출력 전극을 포함하는 제5 트랜지스터, 제2 에미션 신호가 인가되는 제어 전극, 상기 제3 노드에 연결되는 입력 전극 및 상기 발광 소자의 애노드 전극에 연결되는 출력 전극을 포함하는 제6 트랜지스터, 상기 제1 초기화 게이트 신호가 인가되는 제어 전극, 초기화 전압이 인가되는 입력 전극 및 상기 발광 소자의 상기 애노드 전극에 연결되는 출력 전극을 포함하는 제7 트랜지스터, 제2 초기화 게이트 신호가 인가되는 제어 전극, 상기 바이어스 전압을 인가하는 바이어스 라인에 연결되는 입력 전극 및 상기 제2 노드에 연결되는 제8 트랜지스터, 상기 하이 전원 전압이 인가되는 제1 전극 및 상기 제1 노드에 연결되는 제2 전극을 포함하는 스토리지 캐패시터 및 상기 제3 노드에 연결되는 제1 전극 및 상기 제4 노드에 연결되는 제2 전극을 포함하는 프로그램 캐패시터를 포함할 수 있다. 상기 구동 스위칭 소자는 상기 제1 트랜지스터이고, 상기 바이어스 스위칭 소자는 상기 제8 트랜지스터일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 초기화 게이트 신호를 인가하는 제2 초기화 게이트 배선의 폭은 상기 제1 초기화 게이트 신호를 인가하는 제1 초기화 게이트 배선의 폭보다 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 초기화 게이트 신호를 인가하는 제2 초기화 게이트 배선의 저항은 상기 제1 초기화 게이트 신호를 인가하는 제1 초기화 게이트 배선의 저항보다 작을 수 있다.
본 발명의 일 실시예에 있어서, 상기 픽셀은 제1 노드에 연결되는 제어 전극, 제2 노드에 연결되는 입력 전극 및 제3 노드에 연결되는 출력 전극을 포함하는 제1 트랜지스터, 상기 데이터 기입 게이트 신호가 인가되는 제어 전극, 상기 데이터 전압이 인가되는 입력 전극 및 제4 노드에 연결되는 출력 전극을 포함하는 제2 트랜지스터, 보상 게이트 신호가 인가되는 제어 전극, 상기 제1 노드에 연결되는 입력 전극 및 상기 제3 노드에 연결되는 출력 전극을 포함하는 제3 트랜지스터, 제1 초기화 게이트 신호가 인가되는 제어 전극, 기준 전압이 인가되는 입력 전극 및 상기 제4 노드에 연결되는 출력 전극을 포함하는 제4 트랜지스터, 제1 에미션 신호가 인가되는 제어 전극, 하이 전원 전압이 인가되는 입력 전극 및 상기 제2 노드에 연결되는 출력 전극을 포함하는 제5 트랜지스터, 제2 에미션 신호가 인가되는 제어 전극, 상기 제3 노드에 연결되는 입력 전극 및 상기 발광 소자의 애노드 전극에 연결되는 출력 전극을 포함하는 제6 트랜지스터, 상기 제1 초기화 게이트 신호가 인가되는 제어 전극, 초기화 전압이 인가되는 입력 전극 및 상기 발광 소자의 상기 애노드 전극에 연결되는 출력 전극을 포함하는 제7 트랜지스터, 제2 초기화 게이트 신호가 인가되는 제어 전극, 상기 제1 에미션 신호가 인가되는 입력 전극 및 상기 제2 노드에 연결되는 제8 트랜지스터, 상기 하이 전원 전압이 인가되는 제1 전극 및 상기 제1 노드에 연결되는 제2 전극을 포함하는 스토리지 캐패시터 및 상기 제3 노드에 연결되는 제1 전극 및 상기 제4 노드에 연결되는 제2 전극을 포함하는 프로그램 캐패시터를 포함할 수 있다. 상기 구동 스위칭 소자는 상기 제1 트랜지스터이고, 상기 바이어스 스위칭 소자는 상기 제8 트랜지스터일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 초기화 게이트 신호를 인가하는 제2 초기화 게이트 배선의 폭은 상기 제1 초기화 게이트 신호를 인가하는 제1 초기화 게이트 배선의 폭보다 클 수 있다. 상기 제1 에미션 신호를 인가하는 제1 에미션 배선의 폭은 상기 제2 에미션 신호를 인가하는 제2 에미션 배선의 폭보다 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 에미션 신호를 인가하는 제1 에미션 배선은 소스 드레인 메탈층에 형성되고, 상기 제2 에미션 신호를 인가하는 제2 에미션 배선은 게이트 메탈층에 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 픽셀은 제1 노드에 연결되는 제어 전극, 제2 노드에 연결되는 입력 전극 및 제3 노드에 연결되는 출력 전극을 포함하는 제1 트랜지스터, 상기 데이터 기입 게이트 신호가 인가되는 제어 전극, 상기 데이터 전압이 인가되는 입력 전극 및 제4 노드에 연결되는 출력 전극을 포함하는 제2 트랜지스터, 보상 게이트 신호가 인가되는 제어 전극, 상기 제1 노드에 연결되는 입력 전극 및 상기 제3 노드에 연결되는 출력 전극을 포함하는 제3 트랜지스터, 데이터 초기화 게이트 신호가 인가되는 제어 전극, 초기화 전압이 인가되는 입력 전극 및 상기 제1 노드에 연결되는 출력 전극을 포함하는 제4 트랜지스터, 상기 보상 게이트 신호가 인가되는 제어 전극, 기준 전압이 인가되는 입력 전극 및 상기 제4 노드에 연결되는 출력 전극을 포함하는 제5 트랜지스터, 제2 에미션 신호가 인가되는 제어 전극, 상기 제3 노드에 연결되는 입력 전극 및 상기 발광 소자의 애노드 전극에 연결되는 출력 전극을 포함하는 제6 트랜지스터, 초기화 게이트 신호가 인가되는 제어 전극, 상기 초기화 전압이 인가되는 입력 전극 및 상기 발광 소자의 상기 애노드 전극에 연결되는 출력 전극을 포함하는 제7 트랜지스터, 상기 초기화 게이트 신호가 인가되는 제어 전극, 제1 에미션 신호가 인가되는 입력 전극 및 상기 제2 노드에 연결되는 제8 트랜지스터, 상기 제1 에미션 신호가 인가되는 제어 전극, 하이 전원 전압이 인가되는 입력 전극 및 상기 제2 노드에 연결되는 출력 전극을 포함하는 제9 트랜지스터, 상기 하이 전원 전압이 인가되는 제1 전극 및 상기 제4 노드에 연결되는 제2 전극을 포함하는 홀드 캐패시터 및 상기 제4 노드에 연결되는 제1 전극 및 상기 제1 노드에 연결되는 제2 전극을 포함하는 스토리지 캐패시터를 포함할 수 있다. 상기 구동 스위칭 소자는 상기 제1 트랜지스터이고, 상기 바이어스 스위칭 소자는 상기 제8 트랜지스터일 수 있다.
본 발명의 일 실시예에 있어서, 상기 초기화 게이트 신호를 인가하는 초기화 게이트 배선의 폭은 상기 데이터 기입 게이트 신호를 인가하는 데이터 기입 게이트 배선의 폭보다 클 수 있다. 상기 제1 에미션 신호를 인가하는 제1 에미션 배선의 폭은 상기 제2 에미션 신호를 인가하는 제2 에미션 배선의 폭보다 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 구동부는 상기 바이어스 스위칭 소자에 인가되지 않는 게이트 신호를 생성하는 노멀 게이트 구동부 및 상기 바이어스 스위칭 소자에 인가되는 게이트 신호를 생성하는 바이어스 게이트 구동부를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 바이어스 게이트 구동부에 클럭 신호를 인가하는 바이어스 클럭 배선의 폭은 상기 노멀 게이트 구동부에 클럭 신호를 인가하는 노멀 클럭 배선의 폭보다 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 노멀 게이트 구동부는 제1 영역에 배치되어 제1 소스 드레인층에 배치되는 노멀 클럭 배선을 통해 클럭 신호를 수신할 수 있다. 상기 바이어스 게이트 구동부는 제2 영역에 배치되며, 상기 제1 소스 드레인층 및 제2 소스 드레인층에 이중층으로 형성되는 바이어스 클럭 배선을 통해 클럭 신호를 수신할 수 있다.
본 발명의 일 실시예에 있어서, 상기 노멀 게이트 구동부의 스테이지는 제1 클럭 신호, 게이트 하이 전압 및 게이트 로우 전압을 수신할 수 있다. 상기 바이어스 게이트 구동부의 스테이지는 상기 제1 클럭 신호와 상이한 제2 클럭 신호, 상기 게이트 하이 전압 및 상기 게이트 로우 전압을 수신할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 클럭 신호의 하이 레벨은 상기 게이트 하이 전압과 동일할 수 있다. 상기 제2 클럭 신호의 하이 레벨은 상기 게이트 하이 전압보다 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 노멀 게이트 구동부의 스테이지는 클럭 신호, 제1 게이트 하이 전압 및 제1 게이트 로우 전압을 수신할 수 있다. 상기 바이어스 게이트 구동부의 스테이지는 상기 클럭 신호, 상기 제1 게이트 하이 전압과 상이한 제2 게이트 하이 전압 및 상기 제1 게이트 로우 전압과 상이한 제2 게이트 로우 전압을 수신할 수 있다.
본 발명의 일 실시예에 있어서, 상기 바이어스 전압을 인가하는 바이어스 라인은 제2 방향으로 연장되고, 제1 방향으로 배치되는 복수의 픽셀들에 공통으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 픽셀은 제1 노드에 연결되는 제어 전극, 제2 노드에 연결되는 입력 전극 및 제3 노드에 연결되는 출력 전극을 포함하는 제1 트랜지스터, 상기 데이터 기입 게이트 신호가 인가되는 제어 전극, 상기 데이터 전압이 인가되는 입력 전극 및 제4 노드에 연결되는 출력 전극을 포함하는 제2 트랜지스터, 보상 게이트 신호가 인가되는 제어 전극, 상기 제1 노드에 연결되는 입력 전극 및 상기 제3 노드에 연결되는 출력 전극을 포함하는 제3 트랜지스터, 데이터 초기화 게이트 신호가 인가되는 제어 전극, 초기화 전압이 인가되는 입력 전극 및 상기 제1 노드에 연결되는 출력 전극을 포함하는 제4 트랜지스터, 상기 보상 게이트 신호가 인가되는 제어 전극, 기준 전압이 인가되는 입력 전극 및 상기 제4 노드에 연결되는 출력 전극을 포함하는 제5 트랜지스터, 제2 에미션 신호가 인가되는 제어 전극, 상기 제3 노드에 연결되는 입력 전극 및 상기 발광 소자의 애노드 전극에 연결되는 출력 전극을 포함하는 제6 트랜지스터, 제1 초기화 게이트 신호가 인가되는 제어 전극, 상기 초기화 전압이 인가되는 입력 전극 및 상기 발광 소자의 상기 애노드 전극에 연결되는 출력 전극을 포함하는 제7 트랜지스터, 제2 초기화 게이트 신호가 인가되는 제어 전극, 상기 바이어스 전압이 인가되는 입력 전극 및 상기 제2 노드에 연결되는 제8 트랜지스터, 상기 제1 에미션 신호가 인가되는 제어 전극, 하이 전원 전압이 인가되는 입력 전극 및 상기 제2 노드에 연결되는 출력 전극을 포함하는 제9 트랜지스터, 상기 하이 전원 전압이 인가되는 제1 전극 및 상기 제4 노드에 연결되는 제2 전극을 포함하는 홀드 캐패시터 및 상기 제4 노드에 연결되는 제1 전극 및 상기 제1 노드에 연결되는 제2 전극을 포함하는 스토리지 캐패시터를 포함할 수 있다. 상기 구동 스위칭 소자는 상기 제1 트랜지스터이고, 상기 바이어스 스위칭 소자는 상기 제8 트랜지스터일 수 있다.
본 발명의 일 실시예에 있어서, 상기 픽셀에 데이터 전압이 라이팅되는 데이터 라이팅 구간에서 상기 제1 에미션 신호의 하이 구간의 폭은 상기 픽셀에 상기 데이터 전압이 라이팅되지 않으며 상기 발광 소자가 턴 온되는 셀프 스캔 구간에서 상기 제1 에미션 신호의 하이 구간의 폭보다 작을 수 있다.
이와 같은 표시 장치에 따르면, 가변 주파수를 지원하는 표시 장치의 셀프 스캔 구간에서 높은 주파수로 구동 트랜지스터의 입력 전극에 바이어스 전압을 인가하는 바이어스 동작을 수행하므로 플리커를 방지할 수 있다.
상기 셀프 스캔 구간에서 높은 주파수로 바이어스 동작을 수행할 때 게이트 구동 신호의 로드 증가로 인한 가로줄 불량이 발생할 수 있다. 상기 바이어스 동작과 관련된 픽셀의 가로 배선의 두께를 증가시켜 상기 가로줄 불량을 해소할 수 있다. 또한, 상기 바이어스 동작과 관련된 픽셀의 가로 배선을 저항이 낮은 금속 층으로 형성하여 상기 가로줄 불량을 해소할 수 있다. 또한, 상기 바이어스 동작과 관련된 픽셀의 가로 배선을 제1 소스 드레인층과 제2 소스 드레인층의 이중층으로 형성하여 상기 가로줄 불량을 해소할 수 있다. 또한, 상기 바이어스 동작과 관련된 게이트 구동부에 인가되는 게이트 구동 신호 라인의 폭을 증가시켜 상기 가로줄 불량을 해소할 수 있다. 또한, 상기 바이어스 동작과 관련된 게이트 구동부에 인가되는 게이트 구동 신호를 조절하여 상기 가로줄 불량을 해소할 수 있다.
결과적으로 가변 주파수를 지원하는 표시 장치에서 가로줄 불량을 개선하여 표시 품질을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 패널의 구동 주파수를 나타내는 개념도이다.
도 3a는 도 1의 표시 패널의 픽셀의 일례를 나타내는 회로도이다.
도 3b는 도 1의 표시 패널의 픽셀의 일례를 나타내는 회로도이다.
도 3c는 도 1의 표시 패널의 픽셀의 일례를 나타내는 회로도이다.
도 4는 도 3a의 픽셀의 구동 신호를 나타내는 타이밍도이다.
도 5는 도 1의 표시 패널에 표시되는 가로줄 불량의 일례를 나타내는 개념도이다.
도 6은 도 1의 표시 패널에 표시되는 가로줄 불량의 일례를 나타내는 개념도이다.
도 7a는 도 3a의 픽셀에 게이트 신호 및 에미션 신호를 인가하는 가로 배선을 나타내는 개념도이다.
도 7b는 도 3b의 픽셀에 게이트 신호 및 에미션 신호를 인가하는 가로 배선을 나타내는 개념도이다.
도 7c는 도 3c의 픽셀에 게이트 신호 및 에미션 신호를 인가하는 가로 배선을 나타내는 개념도이다.
도 8은 도 3a의 픽셀에 게이트 신호 및 에미션 신호를 인가하는 가로 배선을 나타내는 개념도이다.
도 9는 도 1의 표시 패널의 층 구조를 나타내는 개념도이다.
도 10은 도 1의 게이트 구동부를 나타내는 블록도이다.
도 11은 도 10의 게이트 구동부가 배치되는 영역을 나타내는 개념도이다.
도 12는 도 10의 게이트 구동부의 클럭 배선들의 층 구조를 나타내는 개념도이다.
도 13은 도 1의 표시 패널의 픽셀들과 바이어스 전압 라인을 나타내는 개념도이다.
도 14는 도 1의 게이트 구동부 중 노멀 게이트 구동부의 스테이지 및 바이어스 게이트 구동부의 스테이지의 일례를 나타내는 개념도이다.
도 15는 도 14의 노멀 게이트 구동부의 스테이지의 출력 신호 및 바이어스 게이트 구동부의 스테이지의 출력 신호를 나타내는 파형도이다.
도 16은 도 1의 게이트 구동부 중 노멀 게이트 구동부의 스테이지 및 바이어스 게이트 구동부의 스테이지의 일례를 나타내는 개념도이다.
도 17은 도 1의 표시 패널의 픽셀의 일례를 나타내는 회로도이다.
도 18은 데이터 라이팅 구간에서 도 17의 픽셀에 인가되는 입력 신호의 일례를 나타내는 타이밍도이다.
도 19는 셀프 스캔 구간에서 도 17의 픽셀에 인가되는 입력 신호의 일례를 나타내는 타이밍도이다.
도 20은 데이터 라이팅 구간에서 도 17의 픽셀에 인가되는 입력 신호의 일례를 나타내는 타이밍도이다.
도 21은 셀프 스캔 구간에서 도 17의 픽셀에 인가되는 입력 신호의 일례를 나타내는 타이밍도이다.
도 22는 데이터 라이팅 구간에서 도 17의 픽셀에 인가되는 입력 신호의 일례를 나타내는 타이밍도이다.
도 23은 셀프 스캔 구간에서 도 17의 픽셀에 인가되는 입력 신호의 일례를 나타내는 타이밍도이다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 상기 표시 장치는 표시 패널(100) 및 표시 패널 구동부를 포함한다. 상기 표시 패널 구동부는 구동 제어부(200), 게이트 구동부(300), 감마 기준 전압 생성부(400), 데이터 구동부(500) 및 에미션 구동부(600)를 포함한다.
상기 표시 패널(100)은 영상을 표시하는 표시부 및 상기 표시부에 이웃하여 배치되는 주변부를 포함한다.
상기 표시 패널(100)은 복수의 게이트 라인들(GWL, GCL, EB1L, EB2L), 복수의 데이터 라인들(DL), 복수의 에미션 라인들(EM1L, EM2L) 및 상기 게이트 라인들(GWL, GCL, EB1L, EB2L), 상기 데이터 라인들(DL) 및 상기 에미션 라인들(EM1L, EM2L) 각각에 전기적으로 연결된 복수의 픽셀들을 포함한다. 상기 게이트 라인들(GWL, GCL, EB1L, EB2L)은 제1 방향(D1)으로 연장되고, 상기 데이터 라인들(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되며, 상기 에미션 라인들(EM1L, EM2L)은 상기 제1 방향(D1)으로 연장된다.
상기 구동 제어부(200)는 외부의 장치로부터 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)를 수신한다. 예를 들어, 상기 입력 영상 데이터(IMG)는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함할 수 있다. 상기 입력 영상 데이터(IMG)는 백색 영상 데이터를 포함할 수 있다. 상기 입력 영상 데이터(IMG)는 마젠타색(magenta) 영상 데이터, 황색(yellow) 영상 데이터 및 시안색(cyan) 영상 데이터를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 마스터 클럭 신호, 데이터 인에이블 신호를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.
상기 구동 제어부(200)는 상기 입력 영상 데이터(IMG) 및 상기 입력 제어 신호(CONT)를 근거로 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3), 제4 제어 신호(CONT4) 및 데이터 신호(DATA)를 생성한다.
상기 구동 제어부(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 게이트 구동부(300)의 동작을 제어하기 위한 상기 제1 제어 신호(CONT1)를 생성하여 상기 게이트 구동부(300)에 출력한다. 상기 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호를 포함할 수 있다.
상기 구동 제어부(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 데이터 구동부(500)의 동작을 제어하기 위한 상기 제2 제어 신호(CONT2)를 생성하여 상기 데이터 구동부(500)에 출력한다. 상기 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함할 수 있다.
상기 구동 제어부(200)는 상기 입력 영상 데이터(IMG)를 근거로 데이터 신호(DATA)를 생성한다. 상기 구동 제어부(200)는 상기 데이터 신호(DATA)를 상기 데이터 구동부(500)에 출력한다.
상기 구동 제어부(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 감마 기준 전압 생성부(400)의 동작을 제어하기 위한 상기 제3 제어 신호(CONT3)를 생성하여 상기 감마 기준 전압 생성부(400)에 출력한다.
상기 구동 제어부(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 에미션 구동부(600)의 동작을 제어하기 위한 상기 제4 제어 신호(CONT4)를 생성하여 상기 에미션 구동부(600)에 출력한다.
상기 게이트 구동부(300)는 상기 구동 제어부(200)로부터 입력 받은 상기 제1 제어 신호(CONT1)에 응답하여 상기 게이트 라인들(GWL, GCL, EB1L, EB2L)을 구동하기 위한 게이트 신호들을 생성한다. 상기 게이트 구동부(300)는 상기 게이트 신호들을 상기 게이트 라인들(GWL, GCL, EB1L, EB2L)에 출력할 수 있다.
상기 감마 기준 전압 생성부(400)는 상기 구동 제어부(200)로부터 입력 받은 상기 제3 제어 신호(CONT3)에 응답하여 감마 기준 전압(VGREF)을 생성한다. 상기 감마 기준 전압 생성부(400)는 상기 감마 기준 전압(VGREF)을 상기 데이터 구동부(500)에 제공한다. 상기 감마 기준 전압(VGREF)은 각각의 데이터 신호(DATA)에 대응하는 값을 갖는다.
예를 들어, 상기 감마 기준 전압 생성부(400)는 상기 구동 제어부(200) 내에 배치되거나 상기 데이터 구동부(500) 내에 배치될 수 있다.
상기 데이터 구동부(500)는 상기 구동 제어부(200)로부터 상기 제2 제어 신호(CONT2) 및 상기 데이터 신호(DATA)를 입력 받고, 상기 감마 기준 전압 생성부(400)로부터 상기 감마 기준 전압(VGREF)을 입력 받는다. 상기 데이터 구동부(500)는 상기 데이터 신호(DATA)를 상기 감마 기준 전압(VGREF)을 이용하여 아날로그 형태의 데이터 전압으로 변환한다. 상기 데이터 구동부(500)는 상기 데이터 전압을 상기 데이터 라인(DL)에 출력한다.
상기 에미션 구동부(600)는 상기 구동 제어부(200)로부터 입력 받은 상기 제4 제어 신호(CONT4)에 응답하여 상기 에미션 라인들(EM1L, EM2L)을 구동하기 위한 에미션 신호들을 생성한다. 상기 에미션 구동부(600)는 상기 에미션 신호들을 상기 에미션 라인들(EM1L, EM2L)에 출력할 수 있다.
도 1에서는 설명의 편의 상, 상기 게이트 구동부(300)가 상기 표시 패널(100)의 제1 측에 배치되고 상기 에미션 구동부(600)가 상기 표시 패널(100)의 제2 측에 배치되는 것으로 도시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 상기 게이트 구동부(300) 및 상기 에미션 구동부(600)는 모두 상기 표시 패널(100)의 제1 측에 배치될 수 있다. 예를 들어, 상기 게이트 구동부(300) 및 상기 에미션 구동부(600)는 일체로 형성될 수도 있다.
도 2는 도 1의 표시 패널(100)의 구동 주파수를 나타내는 개념도이다.
도 1 및 도 2를 참조하면, 상기 표시 패널(100)은 가변 주파수로 구동될 수 있다. 제1 주파수를 갖는 제1 프레임(FR1)은 제1 액티브 구간(AC1) 및 제1 블랭크 구간(BL1)을 포함할 수 있다. 상기 제1 주파수와 다른 제2 주파수를 갖는 제2 프레임(FR2)은 제2 액티브 구간(AC2) 및 제2 블랭크 구간(BL2)을 포함할 수 있다. 상기 제1 주파수 및 상기 제2 주파수와 다른 제3 주파수를 갖는 제3 프레임(FR3)은 제3 액티브 구간(AC3) 및 제3 블랭크 구간(BL3)을 포함할 수 있다.
상기 제1 액티브 구간(AC1)은 상기 제2 액티브 구간(AC2)과 동일한 길이를 갖고, 상기 제1 블랭크 구간(BL1)은 상기 제2 액티브 구간(BL2)과 상이한 길이를 가질 수 있다.
상기 제2 액티브 구간(AC2)은 상기 제3 액티브 구간(AC3)과 동일한 길이를 갖고, 상기 제2 블랭크 구간(BL2)은 상기 제3 액티브 구간(BL3)과 상이한 길이를 가질 수 있다.
가변 주파수를 지원하는 표시 장치는 픽셀에 데이터 전압이 라이팅되는 데이터 라이팅 구간과 픽셀에 데이터 전압이 라이팅되지 않으며 발광만을 수행하는 셀프 스캔 구간을 포함할 수 있다. 상기 데이터 라이팅 구간은 상기 액티브 구간(AC1, AC2, AC3) 내에 배치될 수 있다. 상기 셀프 스캔 구간은 상기 블랭크 구간(BL1, BL2, BL3) 내에 배치될 수 있다.
도 3a는 도 1의 표시 패널의 픽셀의 일례를 나타내는 회로도이다.
도 1, 도 2 및 도 3a를 참조하면, 상기 픽셀은 발광 소자(EE), 상기 발광 소자(EE)에 구동 전류를 인가하는 구동 스위칭 소자(예컨대, T1) 및 상기 구동 스위칭 소자(예컨대, T1)의 입력 전극에 바이어스 전압을 제공하는 바이어스 스위칭 소자(예컨대, T8)를 포함한다. 상기 바이어스 스위칭 소자(예컨대, T8)의 제어 전극에 인가되는 바이어스 게이트 신호(예컨대, EB1)의 주파수는 상기 픽셀에 인가되는 데이터 기입 게이트 신호(예컨대, GW)의 주파수보다 클 수 있다.
상기 에미션 구동부(600)는 제1 에미션 신호(EM1) 및 제2 에미션 신호(EM2)를 상기 픽셀에 출력할 수 있다.
본 발명의 일 실시예에서, 상기 픽셀은 제1 노드(N1)에 연결되는 제어 전극, 제2 노드(N2)에 연결되는 입력 전극 및 제3 노드(N3)에 연결되는 출력 전극을 포함하는 제1 트랜지스터(T1), 상기 데이터 기입 게이트 신호(GW)가 인가되는 제어 전극, 상기 데이터 전압(VDATA)이 인가되는 입력 전극 및 제4 노드(N4)에 연결되는 출력 전극을 포함하는 제2 트랜지스터(T2), 보상 게이트 신호(GC)가 인가되는 제어 전극, 상기 제1 노드(N1)에 연결되는 입력 전극 및 상기 제3 노드(N3)에 연결되는 출력 전극을 포함하는 제3 트랜지스터(T3), 제1 초기화 게이트 신호(EB1)가 인가되는 제어 전극, 기준 전압(VREF)이 인가되는 입력 전극 및 상기 제4 노드(N4)에 연결되는 출력 전극을 포함하는 제4 트랜지스터(T4), 제1 에미션 신호(EM1)가 인가되는 제어 전극, 하이 전원 전압(ELVDD)이 인가되는 입력 전극 및 상기 제2 노드(N2)에 연결되는 출력 전극을 포함하는 제5 트랜지스터(T5), 제2 에미션 신호(EM2)가 인가되는 제어 전극, 상기 제3 노드(N3)에 연결되는 입력 전극 및 상기 발광 소자(EE)의 애노드 전극에 연결되는 출력 전극을 포함하는 제6 트랜지스터(T6), 상기 제1 초기화 게이트 신호(EB1)가 인가되는 제어 전극, 초기화 전압(VINT)이 인가되는 입력 전극 및 상기 발광 소자(EE)의 상기 애노드 전극에 연결되는 출력 전극을 포함하는 제7 트랜지스터(T7), 제2 초기화 게이트 신호(EB2)가 인가되는 제어 전극, 상기 바이어스 전압을 인가하는 바이어스 라인에 연결되는 입력 전극 및 상기 제2 노드(N2)에 연결되는 제8 트랜지스터(T8), 상기 하이 전원 전압(ELVDD)이 인가되는 제1 전극 및 상기 제1 노드(N1)에 연결되는 제2 전극을 포함하는 스토리지 캐패시터(CST) 및 상기 제3 노드(N3)에 연결되는 제1 전극 및 상기 제4 노드(N4)에 연결되는 제2 전극을 포함하는 프로그램 캐패시터(CPR)를 포함할 수 있다. 상기 발광 소자(EE)는 상기 애노드 전극 및 로우 전원 전압(ELVSS)이 인가되는 캐소드 전극을 포함할 수 있다.
상기 구동 스위칭 소자는 상기 제1 트랜지스터(T1)이고, 상기 바이어스 스위칭 소자는 상기 제8 트랜지스터(T8)일 수 있다.
도 3b는 도 1의 표시 패널의 픽셀의 일례를 나타내는 회로도이다.
도 1, 도 2 및 도 3b를 참조하면, 상기 에미션 구동부(600)는 제1 에미션 신호(EM1) 및 제2 에미션 신호(EM2)를 상기 픽셀에 출력할 수 있다. 본 실시예에서, 상기 바이어스 전압은 상기 제1 에미션 신호(EM1)의 하이 레벨일 수 있다.
본 발명의 일 실시예에서, 상기 픽셀은 제1 노드(N1)에 연결되는 제어 전극, 제2 노드(N2)에 연결되는 입력 전극 및 제3 노드(N3)에 연결되는 출력 전극을 포함하는 제1 트랜지스터(T1), 상기 데이터 기입 게이트 신호(GW)가 인가되는 제어 전극, 상기 데이터 전압(VDATA)이 인가되는 입력 전극 및 제4 노드(N4)에 연결되는 출력 전극을 포함하는 제2 트랜지스터(T2), 보상 게이트 신호(GC)가 인가되는 제어 전극, 상기 제1 노드(N1)에 연결되는 입력 전극 및 상기 제3 노드(N3)에 연결되는 출력 전극을 포함하는 제3 트랜지스터(T3), 제1 초기화 게이트 신호(EB1)가 인가되는 제어 전극, 기준 전압(VREF)이 인가되는 입력 전극 및 상기 제4 노드(N4)에 연결되는 출력 전극을 포함하는 제4 트랜지스터(T4), 제1 에미션 신호(EM1)가 인가되는 제어 전극, 하이 전원 전압(ELVDD)이 인가되는 입력 전극 및 상기 제2 노드(N2)에 연결되는 출력 전극을 포함하는 제5 트랜지스터(T5), 제2 에미션 신호(EM2)가 인가되는 제어 전극, 상기 제3 노드(N3)에 연결되는 입력 전극 및 상기 발광 소자(EE)의 애노드 전극에 연결되는 출력 전극을 포함하는 제6 트랜지스터(T6), 상기 제1 초기화 게이트 신호(EB1)가 인가되는 제어 전극, 초기화 전압(VINT)이 인가되는 입력 전극 및 상기 발광 소자(EE)의 상기 애노드 전극에 연결되는 출력 전극을 포함하는 제7 트랜지스터(T7), 제2 초기화 게이트 신호(EB2)가 인가되는 제어 전극, 상기 제1 에미션 신호(EM1)가 인가되는 입력 전극 및 상기 제2 노드(N2)에 연결되는 제8 트랜지스터(T8), 상기 하이 전원 전압(ELVDD)이 인가되는 제1 전극 및 상기 제1 노드(N1)에 연결되는 제2 전극을 포함하는 스토리지 캐패시터(CST) 및 상기 제3 노드(N3)에 연결되는 제1 전극 및 상기 제4 노드(N4)에 연결되는 제2 전극을 포함하는 프로그램 캐패시터(CPR)를 포함할 수 있다. 상기 발광 소자(EE)는 상기 애노드 전극 및 로우 전원 전압(ELVSS)이 인가되는 캐소드 전극을 포함할 수 있다.
상기 구동 스위칭 소자는 상기 제1 트랜지스터(T1)이고, 상기 바이어스 스위칭 소자는 상기 제8 트랜지스터(T8)일 수 있다.
도 3c는 도 1의 표시 패널의 픽셀의 일례를 나타내는 회로도이다.
도 1, 도 2 및 도 3c를 참조하면, 상기 에미션 구동부(600)는 제1 에미션 신호(EM1) 및 제2 에미션 신호(EM2)를 상기 픽셀에 출력할 수 있다. 본 실시예에서, 상기 바이어스 전압은 상기 제1 에미션 신호(EM1)의 하이 레벨일 수 있다.
상기 픽셀은 제1 노드(N1)에 연결되는 제어 전극, 제2 노드(N2)에 연결되는 입력 전극 및 제3 노드(N3)에 연결되는 출력 전극을 포함하는 제1 트랜지스터(T1), 상기 데이터 기입 게이트 신호(GW)가 인가되는 제어 전극, 상기 데이터 전압(VDATA)이 인가되는 입력 전극 및 제4 노드(N4)에 연결되는 출력 전극을 포함하는 제2 트랜지스터(T2), 보상 게이트 신호(GC)가 인가되는 제어 전극, 상기 제1 노드(N1)에 연결되는 입력 전극 및 상기 제3 노드(N3)에 연결되는 출력 전극을 포함하는 제3 트랜지스터(T3), 데이터 초기화 게이트 신호(GI)가 인가되는 제어 전극, 초기화 전압(VINT)이 인가되는 입력 전극 및 상기 제1 노드(N1)에 연결되는 출력 전극을 포함하는 제4 트랜지스터(T4), 상기 보상 게이트 신호(GC)가 인가되는 제어 전극, 기준 전압(VREF)이 인가되는 입력 전극 및 상기 제4 노드(N4)에 연결되는 출력 전극을 포함하는 제5 트랜지스터(T5), 제2 에미션 신호(EM2)가 인가되는 제어 전극, 상기 제3 노드(N3)에 연결되는 입력 전극 및 상기 발광 소자(EE)의 애노드 전극에 연결되는 출력 전극을 포함하는 제6 트랜지스터(T6), 초기화 게이트 신호가 인가되는 제어 전극, 상기 초기화 전압(VINT)이 인가되는 입력 전극 및 상기 발광 소자(EE)의 상기 애노드 전극에 연결되는 출력 전극을 포함하는 제7 트랜지스터(T7), 상기 초기화 게이트 신호가 인가되는 제어 전극, 제1 에미션 신호(EM1)가 인가되는 입력 전극 및 상기 제2 노드(N2)에 연결되는 제8 트랜지스터(T8), 상기 제1 에미션 신호(EM1)가 인가되는 제어 전극, 하이 전원 전압(ELVDD)이 인가되는 입력 전극 및 상기 제2 노드(N2)에 연결되는 출력 전극을 포함하는 제9 트랜지스터(T9), 상기 하이 전원 전압(ELVDD)이 인가되는 제1 전극 및 상기 제4 노드(N4)에 연결되는 제2 전극을 포함하는 홀드 캐패시터(CHOLD) 및 상기 제4 노드(N4)에 연결되는 제1 전극 및 상기 제1 노드(N1)에 연결되는 제2 전극을 포함하는 스토리지 캐패시터(CST)를 포함할 수 있다. 상기 발광 소자(EE)는 상기 애노드 전극 및 로우 전원 전압(ELVSS)이 인가되는 캐소드 전극을 포함할 수 있다.
상기 구동 스위칭 소자는 상기 제1 트랜지스터(T1)이고, 상기 바이어스 스위칭 소자는 상기 제8 트랜지스터(T8)일 수 있다.
도 4는 도 3a의 픽셀의 구동 신호를 나타내는 타이밍도이다. 도 5는 도 1의 표시 패널(100)에 표시되는 가로줄 불량의 일례를 나타내는 개념도이다. 도 6은 도 1의 표시 패널(100)에 표시되는 가로줄 불량의 일례를 나타내는 개념도이다.
도 1 내지 도 6을 참조하면, 상기 표시 패널(100)은 가변 주파수로 구동 될 수 있고, 예를 들어, 최대 240Hz로 구동될 수 있다. 상기 표시 패널(100)이 240Hz로 구동될 때, 제1 구간(P1), 제3 구간(P3), 제5 구간(P5) 및 제7 구간(P7)에서 상기 데이터 기입 게이트 신호(GW)가 액티브 펄스를 가지며, 데이터 라이팅 동작이 수행될 수 있다. 상기 표시 패널(100)이 120Hz로 구동될 때, 제1 구간(P1) 및 제5 구간(P5)에서 상기 데이터 기입 게이트 신호(GW)가 액티브 펄스를 가지며, 데이터 라이팅 동작이 수행될 수 있다.
상기 표시 패널이 240Hz로 구동될 때, 상기 발광 소자(EE)의 발광 동작(EM)은 480Hz로 수행될 수 있고, 상기 발광 소자(EE)의 초기화 동작(EB1)도 480Hz로 수행될 수 있으며, 상기 구동 스위칭 소자(T1)의 바이어스 동작(EB2)도 480Hz로 수행될 수 있다.
이와 같이, 상기 표시 패널(100)이 240Hz로 구동되고, 상기 발광 동작이 480Hz로 구동될 때, 상기 표시 패널(100)은 2 cycle로 동작한다고 할 수 있다.
상기 표시 패널이 120Hz로 구동될 때, 상기 발광 소자(EE)의 발광 동작(EM)은 480Hz로 수행될 수 있고, 상기 발광 소자(EE)의 초기화 동작(EB1)도 480Hz로 수행될 수 있으며, 상기 구동 스위칭 소자(T1)의 바이어스 동작(EB2)도 480Hz로 수행될 수 있다.
이와 같이, 상기 표시 패널(100)이 120Hz로 구동되고, 상기 발광 동작이 480Hz로 구동될 때, 상기 표시 패널(100)은 4 cycle로 동작한다고 할 수 있다.
가변 주파수를 지원하는 표시 장치는 픽셀에 데이터 전압이 라이팅되는 데이터 라이팅 구간과 픽셀에 데이터 전압이 라이팅되지 않으며 발광만을 수행하는 셀프 스캔 구간을 포함할 수 있다. 상기 셀프 스캔 구간에서는 구동 스위칭 소자(T1)의 입력 전극에 바이어스 전압을 인가하는 바이어스 동작이 수행될 수 있다. 상기 바이어스 동작을 수행하는 바이어스 트랜지스터(T8)의 제어 신호를 인가하기 위한 로드가 증가하게 되면, 표시 패널(100) 내에 가로줄이 시인되는 가로줄 불량이 발현될 수 있다.
상기 표시 패널(100)이 2 cycle로 동작하면, 상기 게이트 구동부(300)의 게이트 구동 신호의 로드 증가로 인해 도 5와 같이 상기 표시 패널(100)의 세로 방향의 중심부에 가로줄(LD)이 표시될 수 있다.
또한, 상기 표시 패널(100)이 4 cycle로 동작하면, 상기 게이트 구동부(300)의 게이트 구동 신호의 로드 증가로 인해 도 5와 같이 상기 표시 패널(100)의 세로 방향의 1/4 지점, 1/2 지점 및 3/4 지점에 가로줄(LD1, LD2, LD3)이 표시될 수 있다.
도 7a는 도 3a의 픽셀에 게이트 신호 및 에미션 신호를 인가하는 가로 배선을 나타내는 개념도이다.
도 1 내지 도 7a를 참조하면, 상기 픽셀에 게이트 신호 및 에미션 신호를 인가하는 가로 배선은 데이터 기입 게이트 신호(GW)를 인가하는 데이터 기입 게이트 배선(GWL), 보상 게이트 신호(GC)를 인가하는 보상 게이트 배선(GWL), 제1 초기화 게이트 신호(EB1)를 인가하는 제1 초기화 게이트 배선(EB1L), 제2 초기화 게이트 신호(EB2)를 인가하는 제2 초기화 게이트 배선(EB2L), 제1 에미션 신호(EM1)를 인가하는 제1 에미션 배선(EM1L), 제2 에미션 신호(EM2)를 인가하는 제2 에미션 배선(EM2L)을 포함할 수 있다.
도 3a의 픽셀에서는 상기 제2 초기화 게이트 배선(EB2L)이 상기 구동 스위칭 소자(T1)의 입력 전극에 바이어스 전압을 인가하는 바이어스 동작과 관련되는 가로 배선이고, 나머지 배선들은 상기 바이어스 동작과 관련되는 가로 배선이 아니다. 여기서, 상기 바이어스 동작과 관련되는 가로 배선은 상기 제8 트랜지스터(T8)의 상기 제어 전극, 상기 입력 전극에 연결되는 배선을 의미할 수 있다.
도 7a를 보면, 상기 바이어스 동작과 관련되는 가로 배선인 상기 제2 초기화 게이트 배선(EB2L)의 폭(W2)은 상기 바이어스 동작과 관련되지 않는 가로 배선들의 폭(W1)보다 클 수 있다.
예를 들어, 상기 제2 초기화 게이트 배선(EB2L)의 폭(W2)은 상기 제1 초기화 게이트 신호를 인가하는 제1 초기화 게이트 배선(EB1L)의 폭보다 클 수 있다.
도 7b는 도 3b의 픽셀에 게이트 신호 및 에미션 신호를 인가하는 가로 배선을 나타내는 개념도이다.
도 3b의 픽셀에서는 상기 제2 초기화 게이트 배선(EB2L) 및 상기 제1 에미션 배선(EM1L)이 상기 구동 스위칭 소자(T1)의 입력 전극에 바이어스 전압을 인가하는 바이어스 동작과 관련되는 가로 배선이고, 나머지 배선들은 상기 바이어스 동작과 관련되는 가로 배선이 아니다.
도 7b를 보면, 상기 바이어스 동작과 관련되는 가로 배선인 상기 제2 초기화 게이트 배선(EB2L) 및 상기 제1 에미션 배선(EM1L)의 폭(W2)은 상기 바이어스 동작과 관련되지 않는 가로 배선들의 폭(W1)보다 클 수 있다.
예를 들어, 상기 제2 초기화 게이트 배선(EB2L)의 폭(W2)은 상기 제1 초기화 게이트 배선(EB1L)의 폭(W1)보다 클 수 있다. 예를 들어, 상기 제1 에미션 배선(EM1L)의 폭(W2)은 상기 제2 에미션 배선(EM2L)의 폭(W1)보다 클 수 있다.
여기서, 상기 제2 초기화 게이트 배선(EB2L)의 폭(W2)은 상기 제1 에미션 배선(EM1L)의 폭(W2)과 같을 수도 있고, 다를 수도 있다. 마찬가지로, 상기 제1 초기화 게이트 배선(EB1L)의 폭(W1)은 상기 제2 에미션 배선(EM2L)의 폭(W1)과 같을 수도 있고, 다를 수도 있다.
도 7c는 도 3c의 픽셀에 게이트 신호 및 에미션 신호를 인가하는 가로 배선을 나타내는 개념도이다.
도 3c의 픽셀에서는 상기 초기화 게이트 배선(EBL) 및 상기 제1 에미션 배선(EM1L)이 상기 구동 스위칭 소자(T1)의 입력 전극에 바이어스 전압을 인가하는 바이어스 동작과 관련되는 가로 배선이고, 나머지 배선들은 상기 바이어스 동작과 관련되는 가로 배선이 아니다.
도 7c를 보면, 상기 바이어스 동작과 관련되는 가로 배선인 상기 초기화 게이트 배선(EBL) 및 상기 제1 에미션 배선(EM1L)의 폭(W2)은 상기 바이어스 동작과 관련되지 않는 가로 배선들의 폭(W1)보다 클 수 있다.
예를 들어, 상기 초기화 게이트 배선(EBL)의 폭(W2)은 상기 데이터 기입 게이트 배선(GWL)의 폭(W1)보다 클 수 있다. 예를 들어, 상기 제1 에미션 배선(EM1L)의 폭(W2)은 상기 제2 에미션 배선(EM2L)의 폭(W1)보다 클 수 있다.
도 7a 내지 도 7c를 보면, 상기 바이어스 동작과 관련된 픽셀의 가로 배선의 두께를 증가시켜 상기 가로줄 불량을 해소할 수 있다.
도 8은 도 3a의 픽셀에 게이트 신호 및 에미션 신호를 인가하는 가로 배선을 나타내는 개념도이다.
도 8을 참조하면, 상기 픽셀에 게이트 신호 및 에미션 신호를 인가하는 가로 배선은 데이터 기입 게이트 신호(GW)를 인가하는 데이터 기입 게이트 배선(GWL), 보상 게이트 신호(GC)를 인가하는 보상 게이트 배선(GWL), 제1 초기화 게이트 신호(EB1)를 인가하는 제1 초기화 게이트 배선(EB1L), 제2 초기화 게이트 신호(EB2)를 인가하는 제2 초기화 게이트 배선(EB2L), 제1 에미션 신호(EM1)를 인가하는 제1 에미션 배선(EM1L), 제2 에미션 신호(EM2)를 인가하는 제2 에미션 배선(EM2L)을 포함할 수 있다.
도 3a의 픽셀에서는 상기 제2 초기화 게이트 배선(EB2L)이 상기 구동 스위칭 소자(T1)의 입력 전극에 바이어스 전압을 인가하는 바이어스 동작과 관련되는 가로 배선이고, 나머지 배선들은 상기 바이어스 동작과 관련되는 가로 배선이 아니다. 여기서, 상기 바이어스 동작과 관련되는 가로 배선은 상기 제8 트랜지스터(T8)의 상기 제어 전극, 상기 입력 전극에 연결되는 배선을 의미할 수 있다.
도 8을 보면, 상기 바이어스 동작과 관련되는 가로 배선인 상기 제2 초기화 게이트 배선(EB2L)의 폭(W1)은 상기 바이어스 동작과 관련되지 않는 가로 배선들의 폭(W1)과 동일할 수 있다. 반면, 본 실시예에서는 상기 바이어스 동작과 관련되는 가로 배선인 상기 제2 초기화 게이트 배선(EB2L)의 저항을 상기 바이어스 동작과 관련되지 않는 가로 배선들의 저항보다 작게 형성할 수 있다.
도 8에서는, 상기 바이어스 동작과 관련된 픽셀의 가로 배선의 저항을 감소시켜 상기 가로줄 불량을 해소할 수 있다.
도 9는 도 1의 표시 패널(100)의 층 구조를 나타내는 개념도이다.
도 9를 보면, 상기 표시 패널(100)은 기판(SB), 상기 기판(SB) 상에 배치되는 버퍼층(BF), 상기 버퍼층(BF) 상에 배치되는 제1 게이트 절연층(GI1), 상기 제1 게이트 절연층(GI1) 상에 배치되는 제1 게이트 메탈층(GM1), 상기 제1 게이트 메탈층(GM1) 상에 배치되는 제2 게이트 절연층(GI2), 상기 제2 게이트 절연층(GI2) 상에 배치되는 제2 게이트 메탈층(GM2), 상기 제2 게이트 메탈층(GM2) 상에 배치되는 제3 게이트 절연층(GI3), 상기 제3 게이트 절연층(GI3) 상에 배치되는 제3 게이트 메탈층(GM3), 상기 제3 게이트 메탈층(GM3) 상에 배치되는 제1 층간 절연층(ILD1), 상기 제1 층간 절연층(ILD1) 상에 배치되는 제1 소스 드레인 메탈층(SD1), 상기 제1 소스 드레인 메탈층(SD1) 상에 배치되는 제2 층간 절연층(ILD2) 및 상기 제2 층간 절연층(ILD2) 상에 배치되는 제2 소스 드레인 메탈층(SD2)을 포함할 수 있다.
예를 들어, 도 3b의 픽셀 구조에서 상기 제1 에미션 신호(EM1)를 인가하는 제1 에미션 배선(EM1L)은 소스 드레인 메탈층(SD1 또는 SD2)에 형성되고, 상기 제2 에미션 신호(EM2)를 인가하는 제2 에미션 배선(EM2L)은 게이트 메탈층(GM1, GM2 또는 GM3)에 형성될 수 있다. 상기 소스 드레인 메탈층이 상기 게이트 메탈층보다 저항이 작으므로, 도 9에서는, 상기 바이어스 동작과 관련된 픽셀의 가로 배선의 저항을 감소시켜 상기 가로줄 불량을 해소할 수 있다.
도 10은 도 1의 게이트 구동부(300)를 나타내는 블록도이다. 도 11은 도 10의 게이트 구동부(300)가 배치되는 영역을 나타내는 개념도이다. 도 12는 도 10의 게이트 구동부(300)의 클럭 배선들의 층 구조를 나타내는 개념도이다.
도 10을 참조하면, 상기 게이트 구동부(300)는 상기 바이어스 스위칭 소자에 인가되지 않는 게이트 신호를 생성하는 노멀 게이트 구동부 및 상기 바이어스 스위칭 소자에 인가되는 게이트 신호를 생성하는 바이어스 게이트 구동부를 포함할 수 있다.
예를 들어, 상기 노멀 게이트 구동부는 데이터 기입 게이트 구동부(GWD), 보상 게이트 구동부(GCD), 제1 초기화 게이트 구동부(EB1D)일 수 있다. 반면, 상기 바이어스 게이트 구동부는 제2 초기화 게이트 구동부(EB2D)일 수 있다.
도 10에서 보듯이, 상기 바이어스 게이트 구동부에 클럭 신호를 인가하는 바이어스 클럭 배선(CKE2L)의 폭(WE2)은 상기 노멀 게이트 구동부에 클럭 신호를 인가하는 노멀 클럭 배선(CKWL, CKCL, CKE1L)의 폭(WW, WC, WE1)보다 클 수 있다.
도 10에 따르면, 상기 바이어스 동작과 관련된 상기 바이어스 게이트 구동부의 클럭 신호의 로드를 감소시켜 상기 가로줄 불량을 해소할 수 있다.
도 11을 보면, 상기 노멀 게이트 구동부는 제1 영역(AR1)에 배치될 수 있고, 상기 바이어스 게이트 구동부는 제2 영역(AR2)에 배치될 수 있다. 상기 제1 영역(AR1)은 상기 제2 소스 드레인층(SD2)에 상기 로우 전원 전압(ELVSS)이 인가되는 영역을 의미할 수 있다. 반면, 상기 제2 영역(AR2)은 상기 제2 소스 드레인층(SD2)에 상기 로우 전원 전압(ELVSS)이 인가되지 않아, 상기 제2 소스 드레인층(SD2)이 사용 가능한 영역을 의미할 수 있다.
따라서, 상기 제1 영역(AR1)에 배치되는 상기 노멀 게이트 구동부는 제1 소스 드레인층(SD1)에 배치되는 노멀 클럭 배선을 통해 클럭 신호를 수신할 수 있다. 반면, 상기 제2 영역(AR2)에 배치되는 상기 바이어스 게이트 구동부는 제1 소스 드레인층(SD1) 및 제2 소스 드레인층(SD2)에 이중층(CKE2L1, CKE2L2)으로 형성되는 바이어스 클럭 배선을 통해 클럭 신호를 수신할 수 있다.
도 11 및 도 12에 따르면, 이중층으로 에 형성되는 바이어스 클럭 배선을 이용하여, 상기 바이어스 동작과 관련된 상기 바이어스 게이트 구동부의 클럭 신호의 로드를 감소시켜 상기 가로줄 불량을 해소할 수 있다.
도 13은 도 1의 표시 패널의 픽셀들과 바이어스 전압 라인을 나타내는 개념도이다.
도 13을 보면, 상기 바이어스 전압을 인가하는 바이어스 라인(VBIAS)은 제2 방향으로 연장되고, 제1 방향으로 배치되는 복수의 픽셀들(SP1, SP2, SP3)에 공통으로 연결될 수 있다. 상기 표시 패널(100)의 액티브 영역 내에 상기 바이어스 라인(VBIAS)을 형성하기 위한 공간이 부족한 경우에, 복수의 픽셀들(SP1, SP2, SP3)이 상기 바이어스 라인(VBIAS)을 공유하도록 하여 공간의 효율성을 증가시킬 수 있다.
도 14는 도 1의 게이트 구동부 중 노멀 게이트 구동부의 스테이지 및 바이어스 게이트 구동부의 스테이지의 일례를 나타내는 개념도이다. 도 15는 도 14의 노멀 게이트 구동부의 스테이지의 출력 신호 및 바이어스 게이트 구동부의 스테이지의 출력 신호를 나타내는 파형도이다.
도 14 및 도 15를 참조하면, 상기 노멀 게이트 구동부의 스테이지(GWST)는 제1 클럭 신호(CK1), 게이트 하이 전압(VGH) 및 게이트 로우 전압(VGL)을 수신할 수 있다. 반면, 상기 바이어스 동작과 관련되는 상기 바이어스 게이트 구동부의 스테이지(EB2ST)는 상기 제1 클럭 신호(CK1)와 상이한 제2 클럭 신호(CK2), 상기 게이트 하이 전압(VGH) 및 상기 게이트 로우 전압(VGL)을 수신할 수 있다.
도 15에서 보듯이, 상기 제1 클럭 신호의 하이 레벨(CK1(H))은 상기 게이트 하이 전압(VGH)과 동일하고, 상기 제2 클럭 신호의 하이 레벨(CK2(H))은 상기 게이트 하이 전압(VGH)보다 클 수 있다.
도 14 및 도 15에 따르면, 상기 제2 클럭 신호의 하이 레벨(CK2(H))을 증가시켜 상기 바이어스 동작과 관련된 상기 바이어스 게이트 구동부의 클럭 신호의 로드를 감소시켜 상기 가로줄 불량을 해소할 수 있다.
도 16은 도 1의 게이트 구동부 중 노멀 게이트 구동부의 스테이지 및 바이어스 게이트 구동부의 스테이지의 일례를 나타내는 개념도이다.
도 16을 참조하면, 상기 노멀 게이트 구동부의 스테이지(GWST)는 클럭 신호(CK), 제1 게이트 하이 전압(VGH1) 및 제1 게이트 로우 전압(VGL1)을 수신할 수 있다. 반면, 상기 바이어스 게이트 구동부의 스테이지(EB2ST)는 상기 클럭 신호(CK), 상기 제1 게이트 하이 전압(VGH1)과 상이한 제2 게이트 하이 전압(VGH2) 및 상기 제1 게이트 로우 전압(VGL1)과 상이한 제2 게이트 로우 전압(VGL2)을 수신할 수 있다.
도 16에 따르면, 상기 제2 게이트 하이 전압(VGH2) 및 상기 제2 게이트 로우 전압(VGL2)의 레벨을 조절하여 상기 바이어스 동작과 관련된 상기 바이어스 게이트 구동부의 클럭 신호의 로드를 감소시켜 상기 가로줄 불량을 해소할 수 있다.
도 17은 도 1의 표시 패널의 픽셀의 일례를 나타내는 회로도이다. 도 18은 데이터 라이팅 구간에서 도 17의 픽셀에 인가되는 입력 신호의 일례를 나타내는 타이밍도이다. 도 19는 셀프 스캔 구간에서 도 17의 픽셀에 인가되는 입력 신호의 일례를 나타내는 타이밍도이다. 도 20은 데이터 라이팅 구간에서 도 17의 픽셀에 인가되는 입력 신호의 일례를 나타내는 타이밍도이다. 도 21은 셀프 스캔 구간에서 도 17의 픽셀에 인가되는 입력 신호의 일례를 나타내는 타이밍도이다. 도 22는 데이터 라이팅 구간에서 도 17의 픽셀에 인가되는 입력 신호의 일례를 나타내는 타이밍도이다. 도 23은 셀프 스캔 구간에서 도 17의 픽셀에 인가되는 입력 신호의 일례를 나타내는 타이밍도이다.
도 1, 도 2, 도 4 및 도 17 내지 도 23을 참조하면, 상기 픽셀은 제1 노드(N1)에 연결되는 제어 전극, 제2 노드(N2)에 연결되는 입력 전극 및 제3 노드(N3)에 연결되는 출력 전극을 포함하는 제1 트랜지스터(T1), 데이터 기입 게이트 신호(GW)가 인가되는 제어 전극, 데이터 전압(VDATA)이 인가되는 입력 전극 및 제4 노드(N4)에 연결되는 출력 전극을 포함하는 제2 트랜지스터(T2), 보상 게이트 신호(GC)가 인가되는 제어 전극, 상기 제1 노드(N1)에 연결되는 입력 전극 및 상기 제3 노드(N3)에 연결되는 출력 전극을 포함하는 제3 트랜지스터(T3), 데이터 초기화 게이트 신호(GI)가 인가되는 제어 전극, 초기화 전압(VINT)이 인가되는 입력 전극 및 상기 제1 노드(N1)에 연결되는 출력 전극을 포함하는 제4 트랜지스터(T4), 상기 보상 게이트 신호(GC)가 인가되는 제어 전극, 기준 전압(VREF)이 인가되는 입력 전극 및 상기 제4 노드(N4)에 연결되는 출력 전극을 포함하는 제5 트랜지스터(T5), 제2 에미션 신호(EM2)가 인가되는 제어 전극, 상기 제3 노드(N3)에 연결되는 입력 전극 및 발광 소자(EE)의 애노드 전극에 연결되는 출력 전극을 포함하는 제6 트랜지스터(T6), 제1 초기화 게이트 신호(EB1)가 인가되는 제어 전극, 상기 초기화 전압(VINT)이 인가되는 입력 전극 및 상기 발광 소자(EE)의 상기 애노드 전극에 연결되는 출력 전극을 포함하는 제7 트랜지스터(T7), 제2 초기화 게이트 신호(EB2)가 인가되는 제어 전극, 상기 바이어스 전압(VBIAS)이 인가되는 입력 전극 및 상기 제2 노드(N2)에 연결되는 제8 트랜지스터(T8), 상기 제1 에미션 신호(EM1)가 인가되는 제어 전극, 하이 전원 전압(ELVDD)이 인가되는 입력 전극 및 상기 제2 노드(N2)에 연결되는 출력 전극을 포함하는 제9 트랜지스터, 상기 하이 전원 전압이 인가되는 제1 전극 및 상기 제4 노드(N4)에 연결되는 제2 전극을 포함하는 홀드 캐패시터(CHOLD) 및 상기 제4 노드(N4)에 연결되는 제1 전극 및 상기 제1 노드(N1)에 연결되는 제2 전극을 포함하는 스토리지 캐패시터(CST)를 포함할 수 있다. 상기 발광 소자(EE)는 상기 애노드 전극 및 로우 전원 전압(ELVSS)이 인가되는 캐소드 전극을 포함할 수 있다.
구동 스위칭 소자는 상기 제1 트랜지스터(T1)이고, 바이어스 스위칭 소자는 상기 제8 트랜지스터(T8)일 수 있다.
도 18은 상기 데이터 라이팅 구간(DATA WRITING)에서의 상기 픽셀에 인가되는 게이트 신호들을 나타내고, 도 19는 상기 셀프 스캔 구간(SELF SCAN)에서의 상기 픽셀에 인가되는 게이트 신호들을 나타낸다.
본 실시예에서는 상기 제8 트랜지스터(T8)를 이용하여 상기 제1 트랜지스터(T1)의 입력 전극의 전압을 조절하는 온 바이어스 동작(ON BIAS)을 수행할 수 있고, 상기 제7 트랜지스터(T7)를 이용하여 상기 제1 트랜지스터(T1)의 출력 전극의 전압을 조절하는 오프 바이어스 동작(OFF BIAS)을 수행할 수 있다. 상기 오프 바이어스 동작(OFF BIAS) 시에는 상기 제7 트랜지스터(T7) 및 상기 제6 트랜지스터(T6)가 턴 온될 수 있다.
상기 온 바이어스 동작(ON BIAS)은 상기 제2 초기화 게이트 신호(EB2)를 이용하여 수행되고, 상기 오프 바이어스 동작(OFF BIAS)은 상기 제1 초기화 게이트 신호(EB1)를 이용하여 수행된다. 즉, 본 실시예에서는 상기 온 바이어스 동작(ON BIAS)을 위한 게이트 신호(EB2)와 상기 오프 바이어스 동작(OFF BIAS)을 위한 게이트 신호(EB1)를 분리하였으므로, 상기 온 바이어스 동작(ON BIAS) 및 오프 바이어스 동작(OFF BIAS)을 미세하게 조정하여 상기 가로줄 불량을 효과적으로 개선할 수 있다.
도 20 및 도 21을 보면, 상기 픽셀에 데이터 전압이 라이팅되는 데이터 라이팅 구간(DATA WRITING)에서 상기 제1 에미션 신호(EM1)의 하이 구간의 폭(WF1)은 상기 픽셀에 상기 데이터 전압이 라이팅되지 않으며 상기 발광 소자가 턴 온되는 셀프 스캔 구간(SELF SCAN)에서 상기 제1 에미션 신호(EM1)의 하이 구간의 폭(WF2)보다 작을 수 있다.
상기 제1 에미션 신호(EM1)의 로우 구간에서 상기 제9 트랜지스터(T9)를 턴 온하여 상기 하이 전원 전압(ELVDD)을 이용한 바이어스 동작(BI)을 수행할 수 있다. 상기 하이 전원 전압(ELVDD)을 이용한 바이어스 동작(BI)의 정도를 상기 제1 에미션 신호(EM1)의 하이 구간의 폭(WF1, WF2)을 이용하여 적절히 조절할 수 있다. 이와 같이, 상기 하이 전원 전압(ELVDD)을 이용한 바이어스 동작(BI)을 조정하여 상기 가로줄 불량을 효과적으로 개선할 수 있다.
도 19 및 도 20과 비교할 때, 도 22 및 도 23은 상기 온 바이어스 타이밍과 상기 오프 바이어스 타이밍을 일치시킨 실시예를 나타낸다. 이 경우에 상기 픽셀에는 상기 온 바이어스 동작(ON BIAS)만이 수행되고, 상기 오프 바이어스 동작은 수행되지 않을 수 있다. 그러나, 이 경우에도 상기 제1 초기화 게이트 신호(EB1)의 게이트 드라이버와 상기 제2 초기화 게이트 신호(EB2)의 게이트 드라이버가 별개로 동작하므로, 상기 온 바이어스 동작(ON BIAS) 시에 상기 게이트 드라이버의 로드를 감소시켜 상기 가로줄 불량을 방지할 수 있다.
본 실시예에 따르면, 가변 주파수를 지원하는 표시 장치의 셀프 스캔 구간에서 높은 주파수로 구동 트랜지스터의 입력 전극에 바이어스 전압을 인가하는 바이어스 동작을 수행하므로 플리커를 방지할 수 있다.
상기 셀프 스캔 구간에서 높은 주파수로 바이어스 동작을 수행할 때 게이트 구동 신호의 로드 증가로 인한 가로줄 불량이 발생할 수 있다. 상기 바이어스 동작과 관련된 픽셀의 가로 배선의 두께를 증가시켜 상기 가로줄 불량을 해소할 수 있다. 또한, 상기 바이어스 동작과 관련된 픽셀의 가로 배선을 저항이 낮은 금속 층으로 형성하여 상기 가로줄 불량을 해소할 수 있다. 또한, 상기 바이어스 동작과 관련된 픽셀의 가로 배선을 제1 소스 드레인층과 제2 소스 드레인층의 이중층으로 형성하여 상기 가로줄 불량을 해소할 수 있다. 또한, 상기 바이어스 동작과 관련된 게이트 구동부에 인가되는 게이트 구동 신호 라인의 폭을 증가시켜 상기 가로줄 불량을 해소할 수 있다. 또한, 상기 바이어스 동작과 관련된 게이트 구동부에 인가되는 게이트 구동 신호를 조절하여 상기 가로줄 불량을 해소할 수 있다.
결과적으로 가변 주파수를 지원하는 표시 장치에서 가로줄 불량을 개선하여 표시 품질을 향상시킬 수 있다.
이상에서 설명한 본 발명에 따른 표시 장치에 따르면, 표시 패널의 표시 품질을 향상시킬 수 있다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 표시 패널 200: 구동 제어부
300: 게이트 구동부 400: 감마 기준 전압 생성부
500: 데이터 구동부 600: 에미션 구동부

Claims (20)

  1. 픽셀을 포함하는 표시 패널;
    상기 픽셀에 게이트 신호를 제공하는 게이트 구동부;
    상기 픽셀에 데이터 전압을 제공하는 데이터 구동부; 및
    상기 픽셀에 에미션 신호를 제공하는 에미션 구동부를 포함하고,
    상기 픽셀은
    발광 소자;
    상기 발광 소자에 구동 전류를 인가하는 구동 스위칭 소자; 및
    상기 구동 스위칭 소자의 입력 전극에 바이어스 전압을 제공하는 바이어스 스위칭 소자를 포함하고,
    상기 바이어스 스위칭 소자의 제어 전극에 인가되는 바이어스 게이트 신호의 주파수는 상기 픽셀에 인가되는 데이터 기입 게이트 신호의 주파수보다 큰 것을 특징으로 하는 표시 장치.
  2. 제1항에 있어서, 상기 에미션 구동부는 제1 에미션 신호 및 제2 에미션 신호를 상기 픽셀에 출력하고,
    상기 바이어스 전압은 상기 제1 에미션 신호의 하이 레벨인 것을 특징으로 하는 표시 장치.
  3. 제1항에 있어서, 상기 표시 패널은 가변 주파수로 구동되고,
    제1 주파수를 갖는 제1 프레임은 제1 액티브 구간 및 제1 블랭크 구간을 포함하고,
    상기 제1 주파수와 다른 제2 주파수를 갖는 제2 프레임은 제2 액티브 구간 및 제2 블랭크 구간을 포함하며,
    상기 제1 액티브 구간은 상기 제2 액티브 구간과 동일한 길이를 갖고, 상기 제1 블랭크 구간은 상기 제2 액티브 구간과 상이한 길이를 갖는 것을 특징으로 하는 표시 장치.
  4. 제1항에 있어서, 상기 픽셀은
    제1 노드에 연결되는 제어 전극, 제2 노드에 연결되는 입력 전극 및 제3 노드에 연결되는 출력 전극을 포함하는 제1 트랜지스터;
    상기 데이터 기입 게이트 신호가 인가되는 제어 전극, 상기 데이터 전압이 인가되는 입력 전극 및 제4 노드에 연결되는 출력 전극을 포함하는 제2 트랜지스터;
    보상 게이트 신호가 인가되는 제어 전극, 상기 제1 노드에 연결되는 입력 전극 및 상기 제3 노드에 연결되는 출력 전극을 포함하는 제3 트랜지스터;
    제1 초기화 게이트 신호가 인가되는 제어 전극, 기준 전압이 인가되는 입력 전극 및 상기 제4 노드에 연결되는 출력 전극을 포함하는 제4 트랜지스터;
    제1 에미션 신호가 인가되는 제어 전극, 하이 전원 전압이 인가되는 입력 전극 및 상기 제2 노드에 연결되는 출력 전극을 포함하는 제5 트랜지스터;
    제2 에미션 신호가 인가되는 제어 전극, 상기 제3 노드에 연결되는 입력 전극 및 상기 발광 소자의 애노드 전극에 연결되는 출력 전극을 포함하는 제6 트랜지스터;
    상기 제1 초기화 게이트 신호가 인가되는 제어 전극, 초기화 전압이 인가되는 입력 전극 및 상기 발광 소자의 상기 애노드 전극에 연결되는 출력 전극을 포함하는 제7 트랜지스터;
    제2 초기화 게이트 신호가 인가되는 제어 전극, 상기 바이어스 전압을 인가하는 바이어스 라인에 연결되는 입력 전극 및 상기 제2 노드에 연결되는 제8 트랜지스터;
    상기 하이 전원 전압이 인가되는 제1 전극 및 상기 제1 노드에 연결되는 제2 전극을 포함하는 스토리지 캐패시터; 및
    상기 제3 노드에 연결되는 제1 전극 및 상기 제4 노드에 연결되는 제2 전극을 포함하는 프로그램 캐패시터를 포함하고,
    상기 구동 스위칭 소자는 상기 제1 트랜지스터이고, 상기 바이어스 스위칭 소자는 상기 제8 트랜지스터인 것을 특징으로 하는 표시 장치.
  5. 제4항에 있어서, 상기 제2 초기화 게이트 신호를 인가하는 제2 초기화 게이트 배선의 폭은 상기 제1 초기화 게이트 신호를 인가하는 제1 초기화 게이트 배선의 폭보다 큰 것을 특징으로 하는 표시 장치.
  6. 제4항에 있어서, 상기 제2 초기화 게이트 신호를 인가하는 제2 초기화 게이트 배선의 저항은 상기 제1 초기화 게이트 신호를 인가하는 제1 초기화 게이트 배선의 저항보다 작은 것을 특징으로 하는 표시 장치.
  7. 제1항에 있어서, 상기 픽셀은
    제1 노드에 연결되는 제어 전극, 제2 노드에 연결되는 입력 전극 및 제3 노드에 연결되는 출력 전극을 포함하는 제1 트랜지스터;
    상기 데이터 기입 게이트 신호가 인가되는 제어 전극, 상기 데이터 전압이 인가되는 입력 전극 및 제4 노드에 연결되는 출력 전극을 포함하는 제2 트랜지스터;
    보상 게이트 신호가 인가되는 제어 전극, 상기 제1 노드에 연결되는 입력 전극 및 상기 제3 노드에 연결되는 출력 전극을 포함하는 제3 트랜지스터;
    제1 초기화 게이트 신호가 인가되는 제어 전극, 기준 전압이 인가되는 입력 전극 및 상기 제4 노드에 연결되는 출력 전극을 포함하는 제4 트랜지스터;
    제1 에미션 신호가 인가되는 제어 전극, 하이 전원 전압이 인가되는 입력 전극 및 상기 제2 노드에 연결되는 출력 전극을 포함하는 제5 트랜지스터;
    제2 에미션 신호가 인가되는 제어 전극, 상기 제3 노드에 연결되는 입력 전극 및 상기 발광 소자의 애노드 전극에 연결되는 출력 전극을 포함하는 제6 트랜지스터;
    상기 제1 초기화 게이트 신호가 인가되는 제어 전극, 초기화 전압이 인가되는 입력 전극 및 상기 발광 소자의 상기 애노드 전극에 연결되는 출력 전극을 포함하는 제7 트랜지스터;
    제2 초기화 게이트 신호가 인가되는 제어 전극, 상기 제1 에미션 신호가 인가되는 입력 전극 및 상기 제2 노드에 연결되는 제8 트랜지스터;
    상기 하이 전원 전압이 인가되는 제1 전극 및 상기 제1 노드에 연결되는 제2 전극을 포함하는 스토리지 캐패시터; 및
    상기 제3 노드에 연결되는 제1 전극 및 상기 제4 노드에 연결되는 제2 전극을 포함하는 프로그램 캐패시터를 포함하고,
    상기 구동 스위칭 소자는 상기 제1 트랜지스터이고, 상기 바이어스 스위칭 소자는 상기 제8 트랜지스터인 것을 특징으로 하는 표시 장치.
  8. 제7항에 있어서, 상기 제2 초기화 게이트 신호를 인가하는 제2 초기화 게이트 배선의 폭은 상기 제1 초기화 게이트 신호를 인가하는 제1 초기화 게이트 배선의 폭보다 크고,
    상기 제1 에미션 신호를 인가하는 제1 에미션 배선의 폭은 상기 제2 에미션 신호를 인가하는 제2 에미션 배선의 폭보다 큰 것을 특징으로 하는 표시 장치.
  9. 제7항에 있어서, 상기 제1 에미션 신호를 인가하는 제1 에미션 배선은 소스 드레인 메탈층에 형성되고, 상기 제2 에미션 신호를 인가하는 제2 에미션 배선은 게이트 메탈층에 형성되는 것을 특징으로 하는 표시 장치.
  10. 제1항에 있어서, 상기 픽셀은
    제1 노드에 연결되는 제어 전극, 제2 노드에 연결되는 입력 전극 및 제3 노드에 연결되는 출력 전극을 포함하는 제1 트랜지스터;
    상기 데이터 기입 게이트 신호가 인가되는 제어 전극, 상기 데이터 전압이 인가되는 입력 전극 및 제4 노드에 연결되는 출력 전극을 포함하는 제2 트랜지스터;
    보상 게이트 신호가 인가되는 제어 전극, 상기 제1 노드에 연결되는 입력 전극 및 상기 제3 노드에 연결되는 출력 전극을 포함하는 제3 트랜지스터;
    데이터 초기화 게이트 신호가 인가되는 제어 전극, 초기화 전압이 인가되는 입력 전극 및 상기 제1 노드에 연결되는 출력 전극을 포함하는 제4 트랜지스터;
    상기 보상 게이트 신호가 인가되는 제어 전극, 기준 전압이 인가되는 입력 전극 및 상기 제4 노드에 연결되는 출력 전극을 포함하는 제5 트랜지스터;
    제2 에미션 신호가 인가되는 제어 전극, 상기 제3 노드에 연결되는 입력 전극 및 상기 발광 소자의 애노드 전극에 연결되는 출력 전극을 포함하는 제6 트랜지스터;
    초기화 게이트 신호가 인가되는 제어 전극, 상기 초기화 전압이 인가되는 입력 전극 및 상기 발광 소자의 상기 애노드 전극에 연결되는 출력 전극을 포함하는 제7 트랜지스터;
    상기 초기화 게이트 신호가 인가되는 제어 전극, 제1 에미션 신호가 인가되는 입력 전극 및 상기 제2 노드에 연결되는 제8 트랜지스터;
    상기 제1 에미션 신호가 인가되는 제어 전극, 하이 전원 전압이 인가되는 입력 전극 및 상기 제2 노드에 연결되는 출력 전극을 포함하는 제9 트랜지스터;
    상기 하이 전원 전압이 인가되는 제1 전극 및 상기 제4 노드에 연결되는 제2 전극을 포함하는 홀드 캐패시터; 및
    상기 제4 노드에 연결되는 제1 전극 및 상기 제1 노드에 연결되는 제2 전극을 포함하는 스토리지 캐패시터를 포함하고,
    상기 구동 스위칭 소자는 상기 제1 트랜지스터이고, 상기 바이어스 스위칭 소자는 상기 제8 트랜지스터인 것을 특징으로 하는 표시 장치.
  11. 제10항에 있어서, 상기 초기화 게이트 신호를 인가하는 초기화 게이트 배선의 폭은 상기 데이터 기입 게이트 신호를 인가하는 데이터 기입 게이트 배선의 폭보다 크고,
    상기 제1 에미션 신호를 인가하는 제1 에미션 배선의 폭은 상기 제2 에미션 신호를 인가하는 제2 에미션 배선의 폭보다 큰 것을 특징으로 하는 표시 장치.
  12. 제1항에 있어서, 상기 게이트 구동부는
    상기 바이어스 스위칭 소자에 인가되지 않는 게이트 신호를 생성하는 노멀 게이트 구동부; 및
    상기 바이어스 스위칭 소자에 인가되는 게이트 신호를 생성하는 바이어스 게이트 구동부를 포함하는 것을 특징으로 하는 표시 장치.
  13. 제12항에 있어서, 상기 바이어스 게이트 구동부에 클럭 신호를 인가하는 바이어스 클럭 배선의 폭은 상기 노멀 게이트 구동부에 클럭 신호를 인가하는 노멀 클럭 배선의 폭보다 큰 것을 특징으로 하는 표시 장치.
  14. 제12항에 있어서, 상기 노멀 게이트 구동부는 제1 영역에 배치되어 제1 소스 드레인층에 배치되는 노멀 클럭 배선을 통해 클럭 신호를 수신하고,
    상기 바이어스 게이트 구동부는 제2 영역에 배치되며, 상기 제1 소스 드레인층 및 제2 소스 드레인층에 이중층으로 형성되는 바이어스 클럭 배선을 통해 클럭 신호를 수신하는 것을 특징으로 하는 표시 장치.
  15. 제12항에 있어서, 상기 노멀 게이트 구동부의 스테이지는 제1 클럭 신호, 게이트 하이 전압 및 게이트 로우 전압을 수신하고,
    상기 바이어스 게이트 구동부의 스테이지는 상기 제1 클럭 신호와 상이한 제2 클럭 신호, 상기 게이트 하이 전압 및 상기 게이트 로우 전압을 수신하는 것을 특징으로 하는 표시 장치.
  16. 제15항에 있어서, 상기 제1 클럭 신호의 하이 레벨은 상기 게이트 하이 전압과 동일하고,
    상기 제2 클럭 신호의 하이 레벨은 상기 게이트 하이 전압보다 큰 것을 특징으로 하는 표시 장치.
  17. 제12항에 있어서, 상기 노멀 게이트 구동부의 스테이지는 클럭 신호, 제1 게이트 하이 전압 및 제1 게이트 로우 전압을 수신하고,
    상기 바이어스 게이트 구동부의 스테이지는 상기 클럭 신호, 상기 제1 게이트 하이 전압과 상이한 제2 게이트 하이 전압 및 상기 제1 게이트 로우 전압과 상이한 제2 게이트 로우 전압을 수신하는 것을 특징으로 하는 표시 장치.
  18. 제1항에 있어서, 상기 바이어스 전압을 인가하는 바이어스 라인은 제2 방향으로 연장되고, 제1 방향으로 배치되는 복수의 픽셀들에 공통으로 연결되는 것을 특징으로 하는 표시 장치.
  19. 제1항에 있어서, 상기 픽셀은
    제1 노드에 연결되는 제어 전극, 제2 노드에 연결되는 입력 전극 및 제3 노드에 연결되는 출력 전극을 포함하는 제1 트랜지스터;
    상기 데이터 기입 게이트 신호가 인가되는 제어 전극, 상기 데이터 전압이 인가되는 입력 전극 및 제4 노드에 연결되는 출력 전극을 포함하는 제2 트랜지스터;
    보상 게이트 신호가 인가되는 제어 전극, 상기 제1 노드에 연결되는 입력 전극 및 상기 제3 노드에 연결되는 출력 전극을 포함하는 제3 트랜지스터;
    데이터 초기화 게이트 신호가 인가되는 제어 전극, 초기화 전압이 인가되는 입력 전극 및 상기 제1 노드에 연결되는 출력 전극을 포함하는 제4 트랜지스터;
    상기 보상 게이트 신호가 인가되는 제어 전극, 기준 전압이 인가되는 입력 전극 및 상기 제4 노드에 연결되는 출력 전극을 포함하는 제5 트랜지스터;
    제2 에미션 신호가 인가되는 제어 전극, 상기 제3 노드에 연결되는 입력 전극 및 상기 발광 소자의 애노드 전극에 연결되는 출력 전극을 포함하는 제6 트랜지스터;
    제1 초기화 게이트 신호가 인가되는 제어 전극, 상기 초기화 전압이 인가되는 입력 전극 및 상기 발광 소자의 상기 애노드 전극에 연결되는 출력 전극을 포함하는 제7 트랜지스터;
    제2 초기화 게이트 신호가 인가되는 제어 전극, 상기 바이어스 전압이 인가되는 입력 전극 및 상기 제2 노드에 연결되는 제8 트랜지스터;
    상기 제1 에미션 신호가 인가되는 제어 전극, 하이 전원 전압이 인가되는 입력 전극 및 상기 제2 노드에 연결되는 출력 전극을 포함하는 제9 트랜지스터;
    상기 하이 전원 전압이 인가되는 제1 전극 및 상기 제4 노드에 연결되는 제2 전극을 포함하는 홀드 캐패시터; 및
    상기 제4 노드에 연결되는 제1 전극 및 상기 제1 노드에 연결되는 제2 전극을 포함하는 스토리지 캐패시터를 포함하고,
    상기 구동 스위칭 소자는 상기 제1 트랜지스터이고, 상기 바이어스 스위칭 소자는 상기 제8 트랜지스터인 것을 특징으로 하는 표시 장치.
  20. 제19항에 있어서, 상기 픽셀에 데이터 전압이 라이팅되는 데이터 라이팅 구간에서 상기 제1 에미션 신호의 하이 구간의 폭은 상기 픽셀에 상기 데이터 전압이 라이팅되지 않으며 상기 발광 소자가 턴 온되는 셀프 스캔 구간에서 상기 제1 에미션 신호의 하이 구간의 폭보다 작은 것을 특징으로 하는 표시 장치.
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