KR102257166B1 - 디스플레이 장치 및 그 goa 회로 - Google Patents

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Abstract

본 발명은 디스플레이 장치 및 그 GOA 회로를 개시한다. 상기 GOA 회로는 다수의 박막 트랜지스터를 포함하며, 상기 박막 트랜지스터는 기판 상에 설치되고, 상기 기판 상에 순차적으로 설치되는 금속 차광층과 반도체층을 적어도 포함하며, 상기 다수의 박막 트랜지스터의 금속 차광층 모두에는 접지 신호가 입력된다. 본 발명은 금속 차광층에 커플링 효과가 발생하는 것을 방지할 수 있어, GOA 회로가 정상적으로 신호를 출력하도록 보장한다.

Description

디스플레이 장치 및 그 GOA 회로
본 발명은 디스플레이 기술 분야에 관한 것으로서, 특히 디스플레이 장치 및 그 GOA(Gate Driver on Array, 어레이 기판 행 구동) 회로에 관한 것이다.
현재, GOA 회로는 통상적으로 탑 게이트 구조의 박막 트랜지스터(Top gate IGZO TFT)를 채택하고 있으며, 그 중 탑 게이트 구조의 박막 트랜지스터의 소스와 게이트, 드레인과 게이트는 모두 중첩되는 부분이 없기 때문에 박막 트랜지스터의 기생 커패시턴스가 작다.
박막 트랜지스터의 반도체층은 게이트의 광 차단이 없기 때문에, 반도체층이 받는 광 조사의 영향이 매우 크며, 나아가 반도체층의 전기적인 실효(electrical failure)를 초래한다.
본 발명이 주로 해결하고자 하는 기술 문제는 반도체층의 전기적인 실효를 방지하고, 또한 금속 차광층에 커플링 효과(coupling effect)가 발생하는 것을 방지할 수 있는 디스플레이 장치 및 GOA 회로를 제공하고자 하는데 있다.
상기 기술 문제를 해결하기 위하여, 본 발명이 채택한 기술방안은 다수의 박막 트랜지스터를 포함하는 GOA 회로를 제공하는 것으로서, 박막 트랜지스터는 기판 상에 설치되며, 기판 상에 순차적으로 설치되는 금속 차광층과 반도체층을 적어도 포함하고, 다수의 박막 트랜지스터의 금속 차광층에는 모두 접지 신호가 입력되며, 다수의 박막 트랜지스터의 금속 차광층은 함께 접속되고; 반도체층은 IGZO층이며, 박막 트랜지스터는 또한
기판, 금속 차광층 및 IGZO층 상에 설치되는 절연층;
절연층 상에 설치되는 게이트층;
게이트층과 절연층 상에 설치되는 층간 매개층;
층간 매개층 상에 설치되는 소스층과 드레인층을 더 포함하고;
층간 매개층과 절연층에 제1 관통공(through hole) 및 제2 관통공이 설치되며, 소스층은 제1 관통공을 통해 IGZO층과 접속되고, 드레인층은 제2 관통공을 통해 IGZO층과 접속된다.
상기 기술문제를 해결하기 위하여, 본 발명이 채택한 다른 기술방안은 다수의 박막 트랜지스터를 포함하는 GOA 회로를 제공하는 것으로서, 상기 박막 트랜지스터는 기판 상에 설치되며, 상기 기판 상에 순차적으로 설치되는 금속 차광층과 반도체층을 적어도 포함하고, 상기 다수의 박막 트랜지스터의 금속 차광층에는 모두 접지 신호가 입력된다.
상기 기술문제를 해결하기 위하여, 본 발명의 채택한 또 다른 기술방안은 구동신호를 발생시키기 위한 GOA 회로를 포함하는 디스플레이 장치를 제공하는 것으로서, 상기 GOA 회로는 다수의 박막 트랜지스터를 포함하며, 상기 박막 트랜지스터는 기판 상에 설치되고, 순차적으로 상기 기판 상에 설치되는 금속 차광층과 반도체층을 적어도 포함하며, 상기 다수의 박막 트랜지스터의 금속 차광층에는 모두 접지 신호가 입력된다.
본 발명의 유익한 효과는 다음과 같다: 종래 기술과 달리, 본 발명의 박막 트랜지스터는 순차적으로 기판 상에 설치되는 금속 차광층과 반도체층을 포함하며, 금속 차광층은 반도체층을 차광하여 반도체층의 전기적인 실효를 방지하기 위한 것이고; 다수의 박막 트랜지스터의 금속 차광층에는 모두 접지 신호가 입력되어 금속 차광층에 커플링 효과가 발생하는 것을 방지하고, GOA 회로가 정상적으로 신호를 출력하도록 보장할 수 있다.
도 1은 본 발명의 일 실시예의 GOA 회로의 회로도이다.
도 2는 도 1 중의 박막 트랜지스터의 구조도이다.
도 3은 종래 기술 중 스캔 신호의 파형도이다.
도 4는 도 1 중의 정상적으로 출력되는 스캔 신호의 파형도이다.
도 5는 본 발명의 일 실시예의 디스플레이 장치의 구조도이다.
이하 본 발명의 실시예 중의 첨부도면을 결합하여, 본 발명의 실시예에 따른 기술방안에 대해 명확하고 완전하게 설명할 것이며, 설명되는 실시예는 본 발명의 실시예 전체가 아닌 오직 일부 실시예에 해당하는 것일 뿐임은 자명하다. 본 발명에 따른 실시예를 바탕으로, 본 분야의 통상적인 기술자가 창조적인 노동을 하지 않았다는 전제하에 획득되는 모든 다른 실시예들은 모두 본 발명의 보호 범위에 속한다.
도 1-2를 참조하면, 도 1은 본 발명의 일 실시예의 GOA 회로의 회로도이고; 도 2는 도 1 중의 박막 트랜지스터의 구조도이다. 도 1에 도시된 바와 같이, 본 실시예의 GOA 회로(10)는 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 제3 박막 트랜지스터(T3), 제4 박막 트랜지스터(T4), 제5 박막 트랜지스터(T5), 제6 박막 트랜지스터(T6), 제7 박막 트랜지스터(T7), 제8 박막 트랜지스터(T8), 제9 박막 트랜지스터(T9), 제10 박막 트랜지스터(T10), 제11 박막 트랜지스터(T11), 제12 박막 트랜지스터(T12), 제13 박막 트랜지스터(T13), 제14 박막 트랜지스터(T14), 제15 박막 트랜지스터(T15) 및 커패시터(C)를 포함한다.
그 중, 제1 박막 트랜지스터(T1)의 제1단에는 제1 제어 신호(DCH)가 입력되고, 제1 박막 트랜지스터(T1)의 제2단에는 제2 제어신호(ST(n-1))가 입력되며, 제1 박막 트랜지스터(T1)의 제3단은 각각 제2 박막 트랜지스터(T2)의 제1단 및 제2단, 제3 박막 트랜지스터(T3)의 제2단, 제4 박막 트랜지스터(T4)의 제2단 및 커패시터(C)의 일단과 접속된다. 제2 박막 트랜지스터(T2)의 제3단은 제5 박막 트랜지스터(T5)의 제1단과 접속되고; 제3 박막 트랜지스터(T3)의 제1단 및 제4 박막 트랜지스터(T4)의 제1단에는 제1 클럭 신호(CK(n))가 입력되며, 제3 박막 트랜지스터(T3)의 제3단은 다음 스테이지의 GOA 회로와 접속되어, 다음 스테이지의 GOA 회로로 제3 제어 신호(ST(n+1))를 출력한다.
제4 박막 트랜지스터(T4)의 제3단은 스캔 신호(G(n))를 출력하고; 제5 박막 트랜지스터(T5)의 제2단은 제2 클럭 신호(XCK(n))가 입력되며, 제5 박막 트랜지스터(T5)의 제3단은 커패시터(C)의 타단 및 제4 박막 트랜지스터(T4)의 제3단과 접속된다.
제6 박막 트랜지스터(T6)의 제1단 및 제2단에는 제1 제어 신호(DCH)가 입력되고, 제6 박막 트랜지스터(T6)의 제3단은 제7 박막 트랜지스터(T7)의 제1단, 제8 박막 트랜지스터(T8)의 제2단 및 제10 박막 트랜지스터(T10)의 제2단과 접속되며; 제7 박막 트랜지스터(T7)의 제2단 및 제9 박막 트랜지스터(T9)의 제2단은 제3 박막 트랜지스터(T3)의 제2단과 접속되고, 제7 박막 트랜지스터(T7)의 제3단에는 제1 기준 전압(V1)이 입력된다.
제8 박막 트랜지스터(T8)의 제1단, 제10 박막 트랜지스터(T10)의 제1단 및 제12 박막 트랜지스터(T12)의 제1단은 제6 박막 트랜지스터(T6)의 제1단과 접속되고, 제8 박막 트랜지스터(T8)의 제3단은 제9 박막 트랜지스터(T9)의 제1단, 제13 박막 트랜지스터(T13)의 제2단, 제14 박막 트랜지스터(T14)의 제2단 및 제15 박막 트랜지스터(T15)의 제2단과 접속되며; 제9 박막 트랜지스터(T9)의 제3단은 제10 박막 트랜지스터(T10)의 제3단 및 제11 박막 트랜지스터(T11)의 제1단과 접속되고; 제11 박막 트랜지스터(T11)의 제2단은 제12 박막 트랜지스터(T12)의 제2단 및 제3 박막 트랜지스터(T3)의 제2단과 접속되며, 제11 박막 트랜지스터(T11)의 제3단 및 제14 박막 트랜지스터(T14)의 제3단에는 제2 기준 전압(V2)이 입력된다.
제12 박막 트랜지스터(T12)의 제3단은 제13 박막 트랜지스터(T13)의 제3단 및 제14 박막 트랜지스터(T14)의 제1단과 접속되고; 제13 박막 트랜지스터(T13)의 제1단은 제1 박막 트랜지스터(T1)의 제3단과 접속되며; 제15 박막 트랜지스터(T15)의 제1단은 제5 박막 트랜지스터(T5)의 제3단과 접속되고, 제15 박막 트랜지스터(T15)의 제3단에는 제1 기준 전압(V1)이 입력된다.
그 중, 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 제3 박막 트랜지스터(T3), 제4 박막 트랜지스터(T4), 제5 박막 트랜지스터(T5), 제6 박막 트랜지스터(T6), 제7 박막 트랜지스터(T7), 제8 박막 트랜지스터(T8), 제9 박막 트랜지스터(T9), 제10 박막 트랜지스터(T10), 제11 박막 트랜지스터(T11), 제12 박막 트랜지스터(T12), 제13 박막 트랜지스터(T13), 제14 박막 트랜지스터(T14) 및 제15 박막 트랜지스터(T15)는 모두 P형 박막 트랜지스터이며, 제1단은 소스 전극이고, 제2단은 게이트 전극이며, 제3단은 드레인 전극이다. 다른 실시예에서, 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 제3 박막 트랜지스터(T3), 제4 박막 트랜지스터(T4), 제5 박막 트랜지스터(T5), 제6 박막 트랜지스터(T6), 제7 박막 트랜지스터(T7), 제8 박막 트랜지스터(T8), 제9 박막 트랜지스터(T9), 제10 박막 트랜지스터(T10), 제11 박막 트랜지스터(T11), 제12 박막 트랜지스터(T12), 제13 박막 트랜지스터(T13), 제14 박막 트랜지스터(T14) 및 제15 박막 트랜지스터(T15)는 모두 N형 박막 트랜지스터이며, 여기서는 중복 설명을 생략한다.
그 중, GOA 회로(10)는 다수의 박막 트랜지스터를 포함하고, 박막 트랜지스터는 기판 상에 설치되며, 기판 상에 순차적으로 설치되는 금속 차광층과 반도체층을 적어도 포함하고, 다수의 박막 트랜지스터의 금속 차광층에는 모두 접지 신호(Ground)가 입력된다.
본 실시예의 GOA 회로(10)는 15개의 박막 트랜지스터를 포함하고, 도 2에 도시된 바와 같이, 15개의 박막 트랜지스터의 구조는 동일하며, 각각의 박막 트랜지스터는 모두
기판(21) 상에 설치되는 금속 차광층(22);
금속 차광층(22) 상에 설치되는 IGZO(indium gallium zinc oxide, 인듐갈륨아연산화물)층(23), 즉 반도체층;
기판(21), 금속 차광층(22) 및 IGZO층(23) 상에 설치되는 절연층(24);
절연층(24) 상에 설치되는 게이트층(25);
게이트층(25)과 절연층(24) 상에 설치되는 층간 매개층(ILD)(26);
층간 매개층(26) 상에 설치되는 소스층(27) 및 드레인층(28)을 포함하고;
층간 매개층(26)과 절연층(24)에 제1 관통공(through hole)(261) 및 제2 관통공(262)이 설치되며, 소스층(27)은 제1 관통공(261)을 통해 IGZO층(23)과 접속되고, 드레인층(28)은 제2 관통공(262)을 통해 IGZO층(23)과 접속된다.
그 중, 금속 차광층(22)은 IGZO층(23)의 입광면에 설치되며, 따라서 금속 차광층(22)은 IGZO층(23)의 광을 차단함으로써, 광 조사의 영향으로 IGZO층(23)의 전기적인 실효를 초래하는 것을 방지한다.
종래 기술에서, 금속 차광층과 게이트층, 금속 차광층과 소스층 및 금속 차광층과 드레인층은 모두 결합 커패시턴스(coupling capacitance)를 형성할 수 있으며, 따라서, 도 3에 도시된 바와 같이, 종래 기술의 GOA 회로는 스캔 신호를 출력하는 파형이 커플링 효과의 영향을 받아 스캔 신호의 파형에 변형을 초래할 수 있다.
종래 기술의 GOA 회로와 달리, 본 실시예의 다수의 박막 트랜지스터의 금속 차광층에는 모두 접지 신호(Ground)가 입력되며, 즉 15개의 박막 트랜지스터의 금속 차광층(22)에는 모두 접지 신호(Ground)가 입력되어, 금속 차광층(22)에 전하가 저장될 수 없으며, 따라서 금속 차광층(22)과 게이트층(25), 금속 차광층(22)과 소스층(27) 및 금속 차광층(22)과 드레인층(28)은 모두 결합 커패시턴스를 형성할 수 없고, 이에 따라 GOA 회로(10)가 스캔 신호(G(n))를 정상적으로 출력하도록 보장하며, 스캔 신호(G(n))의 파형은 도 4에 도시된 바와 같다.
본 실시예의 다수의 박막 트랜지스터의 금속 차광층은 함께 접속되며, 즉 15개의 박막 트랜지스터의 금속 차광층(22)이 함께 접속되어 접지됨으로써, 도 1에 도시된 바와 같이, 접지 신호(Ground)가 입력된다. 구체적으로, 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 제3 박막 트랜지스터(T3), 제4 박막 트랜지스터(T4), 제5 박막 트랜지스터(T5), 제6 박막 트랜지스터(T6), 제7 박막 트랜지스터(T7), 제8 박막 트랜지스터(T8), 제9 박막 트랜지스터(T9), 제10 박막 트랜지스터(T10), 제11 박막 트랜지스터(T11), 제12 박막 트랜지스터(T12), 제13 박막 트랜지스터(T13), 제14 박막 트랜지스터(T14) 및 제15 박막 트랜지스터(T15)의 금속 차광층(22)은 모두 접지된다.
따라서, 본 실시예의 박막 트랜지스터는 기판 상에 박막 트랜지스터의 IGZO층(23)을 차광하기 위한 금속 차광층(22)이 설치됨으로써, IGZO층(23)의 전기적인 실효를 방지할 수 있고; 다수의 박막 트랜지스터의 금속 차광층(22)에는 접지 신호가 입력되어, 금속 차광층과 게이트층, 드레인층 또는 소스층에 커플링 효과가 발생하는 것을 방지할 수 있으며, GOA 회로(10)가 정상적으로 신호를 출력하도록 보장한다.
본 발명은 디스플레이 장치를 더 제공하며, 상기 디스플레이 장치(50)는 디스플레이 영역(51) 및 GOA 회로(52)를 포함한다. GOA 회로(52)는 구동 신호를 발생시키기 위한 것이고, 구동 신호는 디스플레이 영역(51)의 디스플레이를 구동시키기 위한 것이며, 여기서 GOA 회로(52)는 전술한 실시예에서 설명한 GOA 회로(10)이므로, 여기서는 중복 설명을 생략한다.
결론적으로, 본 발명의 박막 트랜지스터는 기판 상에 박막 트랜지스터의 반도체층을 차광하기 위한 금속 차광층이 설치됨으로써 반도체층의 전기적인 실효를 방지하고; 다수의 박막 트랜지스터의 금속 차광층에 모두 접지 신호가 입력되어 금속 차광층에 커플링 효과가 발생하는 것을 방지할 수 있으며, GOA 회로가 정상적으로 신호를 출력하도록 보장한다.
이상의 내용은 단지 본 발명의 실시방식일 뿐, 이로 인해 본 발명의 특허 범위가 제한되는 것은 아니며, 본 발명의 명세서 및 첨부도면의 내용을 이용하여 실시되는 등가의 구조 또는 등가의 흐름 변환, 또는 기타 관련 기술 분야에의 직접 또는 간접적인 운용은 모두 같은 이치로 본 발명의 특허 보호 범위 내에 포함된다.

Claims (15)

  1. GOA 회로에 있어서,
    상기 GOA 회로는 다수의 박막 트랜지스터를 포함하며, 상기 박막 트랜지스터는 기판 상에 설치되고, 상기 박막 트랜지스터는 상기 기판 상에 순차적으로 설치되는 금속 차광층 및 반도체층을 적어도 포함하며, 상기 다수의 박막 트랜지스터의 금속 차광층 모두에는 접지 신호가 입력되고, 상기 다수의 박막 트랜지스터의 금속 차광층은 함께 접속되며;
    상기 반도체층은 IGZO층이며, 상기 박막 트랜지스터는 또한
    상기 기판, 상기 금속 차광층 및 상기 IGZO층 상에 설치되는 절연층;
    상기 절연층 상에 설치되는 게이트층;
    상기 게이트층과 상기 절연층 상에 설치되는 층간 매개층;
    상기 층간 매개층 상에 설치되는 소스층과 드레인층을 더 포함하고;
    상기 층간 매개층과 상기 절연층에 제1 관통공 및 제2 관통공이 설치되며, 상기 소스층은 상기 제1 관통공을 통해 상기 IGZO층과 접속되고, 상기 드레인층은 상기 제2 관통공을 통해 상기 IGZO층과 접속되고,
    상기 GOA 회로는 제1 박막 트랜지스터, 제2 박막 트랜지스터, 제3 박막 트랜지스터, 제4 박막 트랜지스터, 제5 박막 트랜지스터, 제6 박막 트랜지스터, 제7 박막 트랜지스터, 제8 박막 트랜지스터, 제9 박막 트랜지스터, 제10 박막 트랜지스터, 제11 박막 트랜지스터, 제12 박막 트랜지스터, 제13 박막 트랜지스터, 제14 박막 트랜지스터, 제15 박막 트랜지스터 및 커패시터를 포함하며;
    상기 제1 박막 트랜지스터의 제1단에는 제1 제어 신호가 입력되고, 상기 제1 박막 트랜지스터의 제2단에는 제2 제어 신호가 입력되며, 상기 제1 박막 트랜지스터의 제3단은 각각 상기 제2 박막 트랜지스터의 제1단 및 제2단, 상기 제3 박막 트랜지스터의 제2단, 상기 제4 박막 트랜지스터의 제2단 및 상기 커패시터의 일단과 접속되고;
    상기 제2 박막 트랜지스터의 제3단은 상기 제5 박막 트랜지스터의 제1단과 접속되며;
    상기 제3 박막 트랜지스터의 제1단 및 상기 제4 박막 트랜지스터의 제1단에는 제1 클럭 신호가 입력되고, 상기 제3 박막 트랜지스터의 제3단은 다음 스테이지의 GOA 회로와 접속되며;
    상기 제4 박막 트랜지스터의 제3단은 스캔 신호를 출력하고;
    상기 제5 박막 트랜지스터의 제2단에는 제2 클럭 신호가 입력되고, 상기 제5 박막 트랜지스터의 제3단은 상기 커패시터의 타단 및 상기 제4 박막 트랜지스터의 제3단과 접속되며;
    상기 제6 박막 트랜지스터의 제1단 및 제2단에는 상기 제1 제어 신호가 입력되고, 상기 제6 박막 트랜지스터의 제3단은 상기 제7 박막 트랜지스터의 제1단, 상기 제8 박막 트랜지스터의 제2단 및 상기 제10 박막 트랜지스터의 제2단에 접속되며;
    상기 제7 박막 트랜지스터의 제2단 및 상기 제9 박막 트랜지스터의 제2단은 상기 제3 박막 트랜지스터의 제2단에 접속되고, 상기 제7 박막 트랜지스터의 제3단에는 제1 기준 전압이 입력되며;
    상기 제8 박막 트랜지스터의 제1단, 상기 제10 박막 트랜지스터의 제1단 및 상기 제12 박막 트랜지스터의 제1단은 상기 제6 박막 트랜지스터의 제1단과 접속되고, 상기 제8 박막 트랜지스터의 제3단은 상기 제9 박막 트랜지스터의 제1단, 상기 제13 박막 트랜지스터의 제2단, 상기 제14 박막 트랜지스터의 제2단 및 상기 제15 박막 트랜지스터의 제2단과 접속되며;
    상기 제9 박막 트랜지스터의 제3단은 상기 제10 박막 트랜지스터의 제3단 및 상기 제11 박막 트랜지스터의 제1단과 접속되고;
    상기 제11 박막 트랜지스터의 제2단은 상기 제12 박막 트랜지스터의 제2단 및 상기 제3 박막 트랜지스터의 제2단에 접속되며, 상기 제11 박막 트랜지스터의 제3단 및 상기 제14 박막 트랜지스터의 제3단에는 제2 기준 전압이 입력되고;
    상기 제12 박막 트랜지스터의 제3단은 상기 제13 박막 트랜지스터의 제3단 및 상기 제14 박막 트랜지스터의 제1단과 접속되며;
    상기 제13 박막 트랜지스터의 제1단은 상기 제1 박막 트랜지스터의 제3단에 접속되고;
    상기 제15 박막 트랜지스터의 제1단은 상기 제5 박막 트랜지스터의 제3단에 접속되며, 상기 제15 박막 트랜지스터의 제3단에는 상기 제1 기준 전압이 입력되는
    GOA 회로.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 내지 제15 박막 트랜지스터의 금속 차광층이 모두 접지되는 GOA 회로.
  4. 제1항에 있어서,
    상기 제1 내지 제15 박막 트랜지스터는 모두 P형 박막 트랜지스터이며, 상기 제1단은 소스 전극이고, 상기 제2단은 게이트 전극이며, 상기 제3단은 드레인 전극인 GOA 회로.
  5. 제1항에 있어서,
    상기 제1 내지 제15 박막 트랜지스터는 모두 N형 박막 트랜지스터인 GOA 회로.
  6. GOA 회로에 있어서,
    상기 GOA 회로는 다수의 박막 트랜지스터를 포함하고, 상기 박막 트랜지스터는 기판 상에 설치되며, 상기 박막 트랜지스터는 상기 기판 상에 순차적으로 설치되는 금속 차광층과 반도체층을 적어도 포함하고, 상기 다수의 박막 트랜지스터의 금속 차광층 모두에는 접지 신호가 입력되고,
    상기 GOA 회로는 제1 박막 트랜지스터, 제2 박막 트랜지스터, 제3 박막 트랜지스터, 제4 박막 트랜지스터, 제5 박막 트랜지스터, 제6 박막 트랜지스터, 제7 박막 트랜지스터, 제8 박막 트랜지스터, 제9 박막 트랜지스터, 제10 박막 트랜지스터, 제11 박막 트랜지스터, 제12 박막 트랜지스터, 제13 박막 트랜지스터, 제14 박막 트랜지스터, 제15 박막 트랜지스터 및 커패시터를 포함하며;
    상기 제1 박막 트랜지스터의 제1단에는 제1 제어 신호가 입력되고, 상기 제1 박막 트랜지스터의 제2단에는 제2 제어 신호가 입력되며, 상기 제1 박막 트랜지스터의 제3단은 각각 상기 제2 박막 트랜지스터의 제1단 및 제2단, 상기 제3 박막 트랜지스터의 제2단, 상기 제4 박막 트랜지스터의 제2단 및 상기 커패시터의 일단과 접속되고;
    상기 제2 박막 트랜지스터의 제3단은 상기 제5 박막 트랜지스터의 제1단과 접속되며;
    상기 제3 박막 트랜지스터의 제1단 및 상기 제4 박막 트랜지스터의 제1단에는 제1 클럭 신호가 입력되고, 상기 제3 박막 트랜지스터의 제3단은 다음 스테이지의 GOA 회로와 접속되며;
    상기 제4 박막 트랜지스터의 제3단은 스캔 신호를 출력하고;
    상기 제5 박막 트랜지스터의 제2단에는 제2 클럭 신호가 입력되고, 상기 제5 박막 트랜지스터의 제3단은 상기 커패시터의 타단 및 상기 제4 박막 트랜지스터의 제3단과 접속되며;
    상기 제6 박막 트랜지스터의 제1단 및 제2단에는 상기 제1 제어 신호가 입력되고, 상기 제6 박막 트랜지스터의 제3단은 상기 제7 박막 트랜지스터의 제1단, 상기 제8 박막 트랜지스터의 제2단 및 상기 제10 박막 트랜지스터의 제2단에 접속되며;
    상기 제7 박막 트랜지스터의 제2단 및 상기 제9 박막 트랜지스터의 제2단은 상기 제3 박막 트랜지스터의 제2단에 접속되고, 상기 제7 박막 트랜지스터의 제3단에는 제1 기준 전압이 입력되며;
    상기 제8 박막 트랜지스터의 제1단, 상기 제10 박막 트랜지스터의 제1단 및 상기 제12 박막 트랜지스터의 제1단은 상기 제6 박막 트랜지스터의 제1단과 접속되고, 상기 제8 박막 트랜지스터의 제3단은 상기 제9 박막 트랜지스터의 제1단, 상기 제13 박막 트랜지스터의 제2단, 상기 제14 박막 트랜지스터의 제2단 및 상기 제15 박막 트랜지스터의 제2단과 접속되며;
    상기 제9 박막 트랜지스터의 제3단은 상기 제10 박막 트랜지스터의 제3단 및 상기 제11 박막 트랜지스터의 제1단과 접속되고;
    상기 제11 박막 트랜지스터의 제2단은 상기 제12 박막 트랜지스터의 제2단 및 상기 제3 박막 트랜지스터의 제2단에 접속되며, 상기 제11 박막 트랜지스터의 제3단 및 상기 제14 박막 트랜지스터의 제3단에는 제2 기준 전압이 입력되고;
    상기 제12 박막 트랜지스터의 제3단은 상기 제13 박막 트랜지스터의 제3단 및 상기 제14 박막 트랜지스터의 제1단과 접속되며;
    상기 제13 박막 트랜지스터의 제1단은 상기 제1 박막 트랜지스터의 제3단에 접속되고;
    상기 제15 박막 트랜지스터의 제1단은 상기 제5 박막 트랜지스터의 제3단에 접속되며, 상기 제15 박막 트랜지스터의 제3단에는 상기 제1 기준 전압이 입력되는
    GOA 회로.
  7. 제6항에 있어서,
    상기 다수의 박막 트랜지스터의 금속 차광층이 함께 접속되는 GOA 회로.
  8. 제6항에 있어서,
    상기 반도체층은 IGZO층이고, 상기 박막 트랜지스터는 또한
    상기 기판, 상기 금속 차광층 및 상기 IGZO층 상에 설치되는 절연층;
    상기 절연층 상에 설치되는 게이트층;
    상기 게이트층과 상기 절연층 상에 설치되는 층간 매개층;
    상기 층간 매개층 상에 설치되는 소스층과 드레인층을 더 포함하며;
    상기 층간 매개층과 상기 절연층에 제1 관통공 및 제2 관통공이 설치되며, 상기 소스층은 상기 제1 관통공을 통해 상기 IGZO층과 접속되고, 상기 드레인층은 상기 제2 관통공을 통해 상기 IGZO층과 접속되는 GOA 회로.
  9. 삭제
  10. 제6항에 있어서,
    상기 제1 내지 제15 박막 트랜지스터의 금속 차광층이 모두 접지되는 GOA 회로.
  11. 제6항에 있어서,
    상기 제1 내지 제15 박막 트랜지스터는 모두 P형 박막 트랜지스터이며, 상기 제1단은 소스 전극이고, 상기 제2단은 게이트 전극이며, 상기 제3단은 드레인 전극인 GOA 회로.
  12. 제6항에 있어서,
    상기 제1 내지 제15 박막 트랜지스터는 모두 N형 박막 트랜지스터인 GOA 회로.
  13. 디스플레이 장치에 있어서,
    상기 디스플레이 장치는 구동 신호를 발생시키기 위한 GOA 회로를 포함하며, 상기 GOA 회로는 다수의 박막 트랜지스터를 포함하고, 상기 박막 트랜지스터는 기판 상에 설치되며, 상기 박막 트랜지스터는 상기 기판 상에 순차적으로 설치되는 금속 차광층과 반도체층을 적어도 포함하고, 상기 다수의 박막 트랜지스터의 금속 차광층 모두에는 접지 신호가 입력되고,
    상기 GOA 회로는 제1 박막 트랜지스터, 제2 박막 트랜지스터, 제3 박막 트랜지스터, 제4 박막 트랜지스터, 제5 박막 트랜지스터, 제6 박막 트랜지스터, 제7 박막 트랜지스터, 제8 박막 트랜지스터, 제9 박막 트랜지스터, 제10 박막 트랜지스터, 제11 박막 트랜지스터, 제12 박막 트랜지스터, 제13 박막 트랜지스터, 제14 박막 트랜지스터, 제15 박막 트랜지스터 및 커패시터를 포함하며;
    상기 제1 박막 트랜지스터의 제1단에는 제1 제어 신호가 입력되고, 상기 제1 박막 트랜지스터의 제2단에는 제2 제어 신호가 입력되며, 상기 제1 박막 트랜지스터의 제3단은 각각 상기 제2 박막 트랜지스터의 제1단 및 제2단, 상기 제3 박막 트랜지스터의 제2단, 상기 제4 박막 트랜지스터의 제2단 및 상기 커패시터의 일단과 접속되고;
    상기 제2 박막 트랜지스터의 제3단은 상기 제5 박막 트랜지스터의 제1단과 접속되며;
    상기 제3 박막 트랜지스터의 제1단 및 상기 제4 박막 트랜지스터의 제1단에는 제1 클럭 신호가 입력되고, 상기 제3 박막 트랜지스터의 제3단은 다음 스테이지의 GOA 회로와 접속되며;
    상기 제4 박막 트랜지스터의 제3단은 스캔 신호를 출력하고;
    상기 제5 박막 트랜지스터의 제2단에는 제2 클럭 신호가 입력되고, 상기 제5 박막 트랜지스터의 제3단은 상기 커패시터의 타단 및 상기 제4 박막 트랜지스터의 제3단과 접속되며;
    상기 제6 박막 트랜지스터의 제1단 및 제2단에는 상기 제1 제어 신호가 입력되고, 상기 제6 박막 트랜지스터의 제3단은 상기 제7 박막 트랜지스터의 제1단, 상기 제8 박막 트랜지스터의 제2단 및 상기 제10 박막 트랜지스터의 제2단에 접속되며;
    상기 제7 박막 트랜지스터의 제2단 및 상기 제9 박막 트랜지스터의 제2단은 상기 제3 박막 트랜지스터의 제2단에 접속되고, 상기 제7 박막 트랜지스터의 제3단에는 제1 기준 전압이 입력되며;
    상기 제8 박막 트랜지스터의 제1단, 상기 제10 박막 트랜지스터의 제1단 및 상기 제12 박막 트랜지스터의 제1단은 상기 제6 박막 트랜지스터의 제1단과 접속되고, 상기 제8 박막 트랜지스터의 제3단은 상기 제9 박막 트랜지스터의 제1단, 상기 제13 박막 트랜지스터의 제2단, 상기 제14 박막 트랜지스터의 제2단 및 상기 제15 박막 트랜지스터의 제2단과 접속되며;
    상기 제9 박막 트랜지스터의 제3단은 상기 제10 박막 트랜지스터의 제3단 및 상기 제11 박막 트랜지스터의 제1단과 접속되고;
    상기 제11 박막 트랜지스터의 제2단은 상기 제12 박막 트랜지스터의 제2단 및 상기 제3 박막 트랜지스터의 제2단에 접속되며, 상기 제11 박막 트랜지스터의 제3단 및 상기 제14 박막 트랜지스터의 제3단에는 제2 기준 전압이 입력되고;
    상기 제12 박막 트랜지스터의 제3단은 상기 제13 박막 트랜지스터의 제3단 및 상기 제14 박막 트랜지스터의 제1단과 접속되며;
    상기 제13 박막 트랜지스터의 제1단은 상기 제1 박막 트랜지스터의 제3단에 접속되고;
    상기 제15 박막 트랜지스터의 제1단은 상기 제5 박막 트랜지스터의 제3단에 접속되며, 상기 제15 박막 트랜지스터의 제3단에는 상기 제1 기준 전압이 입력되는
    디스플레이 장치.
  14. 제13항에 있어서,
    상기 다수의 박막 트랜지스터의 금속 차광층이 함께 접속되는 디스플레이 장치.
  15. 제13항에 있어서,
    상기 반도체층은 IGZO층이며, 상기 박막 트랜지스터는 또한
    상기 기판, 상기 금속 차광층 및 상기 IGZO층 상에 설치되는 절연층;
    상기 절연층 상에 설치되는 게이트층;
    상기 게이트층과 상기 절연층 상에 설치되는 층간 매개층;
    상기 층간 매개층 상에 설치되는 소스층과 드레인층을 더 포함하며;
    상기 층간 매개층과 상기 절연층에 제1 관통공 및 제2 관통공이 설치되며, 상기 소스층은 상기 제1 관통공을 통해 상기 IGZO층과 접속되고, 상기 드레인층은 상기 제2 관통공을 통해 상기 IGZO층과 접속되는 디스플레이 장치.
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