JP6811340B2 - 表示装置及びそのｇｏａ回路 - Google Patents
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Description
本発明は、表示技術分野に関し、特に表示装置及びそのＧＯＡ（Ｇａｔｅ Ｄｒｉｖｅｒ ｏｎ Ａｒｒａｙ、アレイ基板行駆動）回路に関する。
従来、ＧＯＡ回路は、通常、トップゲート構造の薄膜トランジスタ（Ｔｏｐ ｇａｔｅ ＩＧＺＯ ＴＦＴ）を使用しており、そのうち、トップゲート構造の薄膜トランジスタのソースとゲートとは重なる部分がなく、ドレインとゲートとも重なる部分がないため、薄膜トランジスタの寄生容量は非常に小さい。
薄膜トランジスタの半導体層は、ゲートによる遮光がないため、半導体層は照明の影響を大きく受け、よって半導体層の電気的な不具合を招いてしまう。
本発明が主に解決する技術的課題は、半導体層の電気的な不具合を回避でき、且つ金属遮光層に結合効果が発生することを回避できる表示装置及びそのＧＯＡ回路を提供することである。
上記技術的課題を解決するために、本発明が採用する技術的手段は、以下のとおりである。ＧＯＡ回路を提供し、上記ＧＯＡ回路は、複数の薄膜トランジスタを含み、薄膜トランジスタは、基板上に設置され、薄膜トランジスタは、基板上に順に設置される金属遮光層及び半導体層を少なくとも含み、複数の薄膜トランジスタの金属遮光層がいずれもグランド信号を入力し、複数の薄膜トランジスタの金属遮光層は一体に接続され、半導体層がＩＧＺＯ層であり、薄膜トランジスタは、基板、金属遮光層及びＩＧＺＯ層上に設置される絶縁層と、絶縁層上に設置されるゲート層と、ゲート層及び絶縁層上に設置される層間媒質層と、をさらに含み、ソース層及びドレイン層は、層間媒質層上に設置され、層間媒質層と絶縁層には、第１ビアと第２ビアが設置され、ソース層が第１ビアを介してＩＧＺＯ層に接続され、ドレイン層が第２ビアを介してＩＧＺＯ層に接続される。
上記技術的課題を解決するために、本発明が採用する別の技術的手段は、以下のとおりである。ＧＯＡ回路を提供し、上記ＧＯＡ回路は、複数の薄膜トランジスタを含み、上記薄膜トランジスタは、基板上に設置され、上記薄膜トランジスタは、上記基板上に順に設置される金属遮光層及び半導体層を少なくとも含み、上記複数の薄膜トランジスタの金属遮光層がいずれもグランド信号を入力する。
上記技術的課題を解決するために、本発明が採用する別の技術的手段は、以下のとおりである。表示装置を提供し、上記表示装置は、駆動信号を発生するためのＧＯＡ回路を含み、上記ＧＯＡ回路は、複数の薄膜トランジスタを含み、上記薄膜トランジスタは、基板上に設置され、上記薄膜トランジスタは、上記基板上に順に設置される金属遮光層及び半導体層を少なくとも含み、上記複数の薄膜トランジスタの金属遮光層がいずれもグランド信号を入力する。
本発明の有益な効果は、以下のとおりである。従来技術の状況と異なり、本発明の薄膜トランジスタは、基板上に順に設置される金属遮光層及び半導体層を含み、金属遮光層は、半導体層のために遮光することに用いられることにより、半導体層の電気的な不具合を回避し、複数の薄膜トランジスタの金属遮光層がいずれもグランド信号を入力することで、金属遮光層が結合効果を発生させることを回避し、ＧＯＡ回路の正常な信号出力を確保することができる。
以下、本発明の実施例における図面を参照して、本発明の実施例における技術的手段を明確かつ完全に説明するが、明らかなように、説明される実施例は、単に本発明の一部の実施例に過ぎず、すべての実施例ではない。本発明における実施例に基づき、当業者が創造的な努力をせずに想到し得るほかの実施例は、すべて本発明の保護範囲に属する。
図１〜２に示すように、図１は、本発明の一実施例におけるＧＯＡ回路の回路模式図である。図２は、図１における薄膜トランジスタの構造模式図である。図１に示すように、本実施例におけるＧＯＡ回路１０は、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、第３薄膜トランジスタＴ３、第４薄膜トランジスタＴ４、第５薄膜トランジスタＴ５、第６薄膜トランジスタＴ６、第７薄膜トランジスタＴ７、第８薄膜トランジスタＴ８、第９薄膜トランジスタＴ９、第１０薄膜トランジスタＴ１０、第１１薄膜トランジスタＴ１１、第１２薄膜トランジスタＴ１２、第１３薄膜トランジスタＴ１３、第１４薄膜トランジスタＴ１４、第１５薄膜トランジスタＴ１５及びコンデンサＣを含む。
第１薄膜トランジスタＴ１の第１端子が第１制御信号ＤＣＨを入力し、第１薄膜トランジスタＴ１の第２端子が第２制御信号ＳＴ（ｎ−１）を入力し、第１薄膜トランジスタＴ１の第３端子がそれぞれ第２薄膜トランジスタＴ２の第１端子と第２端子、第３薄膜トランジスタＴ３の第２端子、第４薄膜トランジスタＴ４の第２端子及びコンデンサＣの一端に接続される。第２薄膜トランジスタＴ２の第３端子が第５薄膜トランジスタＴ５の第１端子に接続され、第３薄膜トランジスタＴ３の第１端子及び第４薄膜トランジスタＴ４の第１端子が第１クロック信号ＣＫ（ｎ）を入力し、第３薄膜トランジスタＴ３の第３端子が次段のＧＯＡ回路に接続されることにより、次段のＧＯＡ回路に第３制御信号ＳＴ（ｎ＋１）を出力する。
第４薄膜トランジスタＴ４の第３端子が走査信号Ｇ（ｎ）を出力し、第５薄膜トランジスタＴ５の第２端子が第２クロック信号ＸＣＫ（ｎ）を入力し、第５薄膜トランジスタＴ５の第３端子がコンデンサＣの他端及び第４薄膜トランジスタＴ４の第３端子に接続される。
第６薄膜トランジスタＴ６の第１端子及び第２端子が第１制御信号ＤＣＨを入力し、第６薄膜トランジスタＴ６の第３端子が第７薄膜トランジスタＴ７の第１端子、第８薄膜トランジスタＴ８の第２端子及び第１０薄膜トランジスタＴ１０の第２端子に接続され、第７薄膜トランジスタＴ７の第２端子及び第９薄膜トランジスタＴ９の第２端子が第３薄膜トランジスタＴ３の第２端子に接続され、第７薄膜トランジスタＴ７の第３端子が第１参照電圧Ｖ１を入力する。
第８薄膜トランジスタＴ８の第１端子、第１０薄膜トランジスタＴ１０の第１端子及び第１２薄膜トランジスタＴ１２の第１端子が第６薄膜トランジスタＴ６の第１端子に接続され、第８薄膜トランジスタＴ８の第３端子が第９薄膜トランジスタＴ９の第１端子、第１３薄膜トランジスタＴ１３の第２端子、第１４薄膜トランジスタＴ１４の第２端子及び第１５薄膜トランジスタＴ１５の第２端子に接続され、第９薄膜トランジスタＴ９の第３端子が第１０薄膜トランジスタＴ１０の第３端子及び第１１薄膜トランジスタＴ１１の第１端子に接続され、第１１薄膜トランジスタＴ１１の第２端子が第１２薄膜トランジスタＴ１２の第２端子及び第３薄膜トランジスタＴ３の第２端子に接続され、第１１薄膜トランジスタＴ１１の第３端子及び第１４薄膜トランジスタＴ１４の第３端子が第２参照電圧Ｖ２を入力する。
第１２薄膜トランジスタＴ１２の第３端子が第１３薄膜トランジスタＴ１３の第３端子及び第１４薄膜トランジスタＴ１４の第１端子に接続され、第１３薄膜トランジスタＴ１３の第１端子が第１薄膜トランジスタＴ１の第３端子に接続され、第１５薄膜トランジスタＴ１５の第１端子が第５薄膜トランジスタＴ５の第３端子に接続され、第１５薄膜トランジスタＴ１５の第３端子が第１参照電圧Ｖ１を入力する。
第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、第３薄膜トランジスタＴ３、第４薄膜トランジスタＴ４、第５薄膜トランジスタＴ５、第６薄膜トランジスタＴ６、第７薄膜トランジスタＴ７、第８薄膜トランジスタＴ８、第９薄膜トランジスタＴ９、第１０薄膜トランジスタＴ１０、第１１薄膜トランジスタＴ１１、第１２薄膜トランジスタＴ１２、第１３薄膜トランジスタＴ１３、第１４薄膜トランジスタＴ１４及び第１５薄膜トランジスタＴ１５は、いずれもＰ型薄膜トランジスタであり、第１端子がソースであり、第２端子がゲートであり、第３端子がドレインである。ほかの実施例では、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、第３薄膜トランジスタＴ３、第４薄膜トランジスタＴ４、第５薄膜トランジスタＴ５、第６薄膜トランジスタＴ６、第７薄膜トランジスタＴ７、第８薄膜トランジスタＴ８、第９薄膜トランジスタＴ９、第１０薄膜トランジスタＴ１０、第１１薄膜トランジスタＴ１１、第１２薄膜トランジスタＴ１２、第１３薄膜トランジスタＴ１３、第１４薄膜トランジスタＴ１４及び第１５薄膜トランジスタＴ１５は、いずれもＮ型薄膜トランジスタであり、ここで詳しく説明しない。
ＧＯＡ回路１０は、複数の薄膜トランジスタを含み、薄膜トランジスタは、基板上に設置され、薄膜トランジスタは、基板上に順に設置される金属遮光層及び半導体層を少なくとも含み、複数の薄膜トランジスタの金属遮光層がいずれもグランド信号Ｇｒｏｕｎｄを入力する。
本実施例のＧＯＡ回路１０は、１５個の薄膜トランジスタを含み、１５個の薄膜トランジスタの構造が同じであり、図２に示すように、各薄膜トランジスタは、それぞれ、基板２１上に設置される金属遮光層２２と、金属遮光層２２上に設置されるＩＧＺＯ（ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｚｉｎｃ ｏｘｉｄｅ、インジウムガリウム亜鉛酸化物）層２３、すなわち半導体層と、基板２１、金属遮光層２２及びＩＧＺＯ層２３上に設置される絶縁層２４と、絶縁層２４上に設置されるゲート層２５と、ゲート層２５及び絶縁層２４上に設置される層間媒質層（ＩＬＤ）２６と、を含み、ソース層２７及びドレイン層２８は、層間媒質層２６上に設置され、 層間媒質層２６と絶縁層２４には、第１ビア２６１と第２ビア２６２が設置され、ソース層２７が第１ビア２６１を介してＩＧＺＯ層２３に接続され、ドレイン層２８が第２ビア２６２を介してＩＧＺＯ層２３に接続される。
そのうち、金属遮光層２２は、ＩＧＺＯ層２３の入光面に設置されているため、金属遮光層２２は、ＩＧＺＯ層２３のために遮光することに用いられることにより、光照射の影響に起因するＩＧＺＯ層２３の電気的な不具合を回避する。
従来技術では、金属遮光層とゲート層と、金属遮光層とソース層と、及び金属遮光層とドレイン層と、のいずれもが結合容量を形成できるため、従来技術のＧＯＡ回路が出力する走査信号の波形は、結合効果の影響を受けて、図３に示されるとおり走査信号の波形の変形を引き起こす。
従来技術のＧＯＡ回路に対して、本実施例の複数の薄膜トランジスタの金属遮光層がいずれもグランド信号Ｇｒｏｕｎｄを入力し、すなわち１５個の薄膜トランジスタの金属遮光層２２がいずれもグランド信号Ｇｒｏｕｎｄを入力し、金属遮光層２２が電荷を蓄積できないため、金属遮光層２２とゲート層２５と、金属遮光層２２とソース層２７と、及び金属遮光層２２とドレイン層２８と、のいずれもが結合容量を形成できないことにより、走査信号Ｇ（ｎ）の波形図が図４に示されるとおり、ＧＯＡ回路１０が走査信号Ｇ（ｎ）を正常に出力することを確実にする。
本実施例の複数の薄膜トランジスタの金属遮光層は一体に接続されており、図１に示されるとおり、すなわち１５個の薄膜トランジスタの金属遮光層２２は一体に接続されており、且つ接地しており、さらにグランド信号Ｇｒｏｕｎｄを入力する。具体的には、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、第３薄膜トランジスタＴ３、第４薄膜トランジスタＴ４、第５薄膜トランジスタＴ５、第６薄膜トランジスタＴ６、第７薄膜トランジスタＴ７、第８薄膜トランジスタＴ８、第９薄膜トランジスタＴ９、第１０薄膜トランジスタＴ１０、第１１薄膜トランジスタＴ１１、第１２薄膜トランジスタＴ１２、第１３薄膜トランジスタＴ１３、第１４薄膜トランジスタＴ１４及び第１５薄膜トランジスタＴ１５の金属遮光層２２がいずれも接地している。
従って、本実施例の薄膜トランジスタは、基板上に設置される金属遮光層２２が薄膜トランジスタのＩＧＺＯ層２３のために遮光することに用いられることにより、ＩＧＺＯ層２３の電気的な不具合を回避し、複数の薄膜トランジスタの金属遮光層２２がいずれもグランド信号を入力することで、金属遮光層とゲート層、ドレイン層又はソース層とが結合効果を生じさせることを回避し、ＧＯＡ回路１０の正常な信号出力を確保することができる。
本発明は、表示装置をさらに提供し、該表示装置５０は、表示領域５１及びＧＯＡ回路５２を含み、ＧＯＡ回路５２は、駆動信号を発生させることに用いられ、駆動信号は、表示領域５１を駆動して表示させることに用いられ、ここで、ＧＯＡ回路５２は、上記実施例に説明されているＧＯＡ回路１０であり、ここで詳しく説明しない。
以上のように、本発明の薄膜トランジスタは、基板上に設置される金属遮光層が薄膜トランジスタの半導体層のために遮光することに用いられることにより、半導体層の電気的な不具合を回避し、複数の薄膜トランジスタの金属遮光層がいずれもグランド信号を入力することで、金属遮光層が結合効果を発生させることを回避し、ＧＯＡ回路の正常な信号出力を確保することができる。
以上の記載は、本発明の実施形態に過ぎず、本発明の特許範囲を限定するものではなく、本発明の明細書及び図面の内容を利用して施される同等構造又は同等プロセスの置換やほかの関連技術分野への直接的又は間接的応用は、同様に、すべて本発明の特許保護範囲内に含まれる。
１０ ＧＯＡ回路
２１ 基板
２２ 金属遮光層
２３ 半導体層
２４ 絶縁層
２５ ゲート層
２６ 層間媒質層
２７ ソース層
２８ ドレイン層
５０ 表示装置
５１ 表示領域
５２ ＧＯＡ回路
２６１ 第１ビア
２６２ 第２ビア
２１ 基板
２２ 金属遮光層
２３ 半導体層
２４ 絶縁層
２５ ゲート層
２６ 層間媒質層
２７ ソース層
２８ ドレイン層
５０ 表示装置
５１ 表示領域
５２ ＧＯＡ回路
２６１ 第１ビア
２６２ 第２ビア
Claims (13)
- ＧＯＡ回路であって、複数の薄膜トランジスタを含み、前記薄膜トランジスタは、基板上に設置され、前記薄膜トランジスタは、前記基板上に順に設置される金属遮光層及び半導体層を少なくとも含み、前記複数の薄膜トランジスタの金属遮光層がいずれもグランド信号を入力し、前記複数の薄膜トランジスタの金属遮光層は一体に接続され、
前記半導体層は、ＩＧＺＯ層であり、前記薄膜トランジスタは、
前記基板、前記金属遮光層及び前記ＩＧＺＯ層上に設置される絶縁層と、
前記絶縁層上に設置されるゲート層と、
前記ゲート層及び前記絶縁層上に設置される層間媒質層と、をさらに含み、
ソース層及びドレイン層は、前記層間媒質層上に設置され、
前記層間媒質層と前記絶縁層には、第１ビアと第２ビアが設置され、前記ソース層が前記第１ビアを介して前記ＩＧＺＯ層に接続され、前記ドレイン層が前記第２ビアを介して前記ＩＧＺＯ層に接続されるＧＯＡ回路。 - 前記ＧＯＡ回路が、第１薄膜トランジスタ、第２薄膜トランジスタ、第３薄膜トランジスタ、第４薄膜トランジスタ、第５薄膜トランジスタ、第６薄膜トランジスタ、第７薄膜トランジスタ、第８薄膜トランジスタ、第９薄膜トランジスタ、第１０薄膜トランジスタ、第１１薄膜トランジスタ、第１２薄膜トランジスタ、第１３薄膜トランジスタ、第１４薄膜トランジスタ、第１５薄膜トランジスタ及びコンデンサを含み、
前記第１薄膜トランジスタの第１端子が第１制御信号を入力し、前記第１薄膜トランジスタの第２端子が第２制御信号を入力し、前記第１薄膜トランジスタの第３端子がそれぞれ前記第２薄膜トランジスタの第１端子と第２端子、前記第３薄膜トランジスタの第２端子、前記第４薄膜トランジスタの第２端子及び前記コンデンサの一端に接続され、
前記第２薄膜トランジスタの第３端子が前記第５薄膜トランジスタの第１端子に接続され、
前記第３薄膜トランジスタの第１端子及び前記第４薄膜トランジスタの第１端子が第１クロック信号を入力し、前記第３薄膜トランジスタの第３端子が次段のＧＯＡ回路に接続され、
前記第４薄膜トランジスタの第３端子が走査信号を出力し、
前記第５薄膜トランジスタの第２端子が第２クロック信号を入力し、前記第５薄膜トランジスタの第３端子が前記コンデンサの他端及び前記第４薄膜トランジスタの第３端子に接続され、
前記第６薄膜トランジスタの第１端子及び第２端子が前記第１制御信号を入力し、前記第６薄膜トランジスタの第３端子が前記第７薄膜トランジスタの第１端子、前記第８薄膜トランジスタの第２端子及び前記第１０薄膜トランジスタの第２端子に接続され、
前記第７薄膜トランジスタの第２端子及び前記第９薄膜トランジスタの第２端子が前記第３薄膜トランジスタの第２端子に接続され、前記第７薄膜トランジスタの第３端子が第１参照電圧を入力し、
前記第８薄膜トランジスタの第１端子、前記第１０薄膜トランジスタの第１端子及び前記第１２薄膜トランジスタの第１端子が前記第６薄膜トランジスタの第１端子に接続され、前記第８薄膜トランジスタの第３端子が前記第９薄膜トランジスタの第１端子、前記第１３薄膜トランジスタの第２端子、前記第１４薄膜トランジスタの第２端子及び前記第１５薄膜トランジスタの第２端子に接続され、
前記第９薄膜トランジスタの第３端子が前記第１０薄膜トランジスタの第３端子及び前記第１１薄膜トランジスタの第１端子に接続され、
前記第１１薄膜トランジスタの第２端子が前記第１２薄膜トランジスタの第２端子及び前記第３薄膜トランジスタの第２端子に接続され、前記第１１薄膜トランジスタの第３端子及び前記第１４薄膜トランジスタの第３端子が第２参照電圧を入力し、
前記第１２薄膜トランジスタの第３端子が前記第１３薄膜トランジスタの第３端子及び前記第１４薄膜トランジスタの第１端子に接続され、
前記第１３薄膜トランジスタの第１端子が前記第１薄膜トランジスタの第３端子に接続され、
前記第１５薄膜トランジスタの第１端子が前記第５薄膜トランジスタの第３端子に接続され、前記第１５薄膜トランジスタの第３端子が前記第１参照電圧を入力する請求項１に記載のＧＯＡ回路。 - 前記第１〜第１５薄膜トランジスタの金属遮光層がいずれも接地している請求項２に記載のＧＯＡ回路。
- 前記第１〜第１５薄膜トランジスタは、いずれもＰ型薄膜トランジスタであり、前記第１端子がソースであり、前記第２端子がゲートであり、前記第３端子がドレインである請求項２に記載のＧＯＡ回路。
- 前記第１〜第１５薄膜トランジスタは、いずれもＮ型薄膜トランジスタである請求項２に記載のＧＯＡ回路。
- ＧＯＡ回路であって、複数の薄膜トランジスタを含み、前記薄膜トランジスタは、基板上に設置され、前記薄膜トランジスタは、前記基板上に順に設置される金属遮光層及び半導体層を少なくとも含み、前記複数の薄膜トランジスタの金属遮光層がいずれもグランド信号を入力し、
前記複数の薄膜トランジスタの金属遮光層は一体に接続されるＧＯＡ回路。 - 前記半導体層は、ＩＧＺＯ層であり、前記薄膜トランジスタは、
前記基板、前記金属遮光層及び前記ＩＧＺＯ層上に設置される絶縁層と、
前記絶縁層上に設置されるゲート層と、
前記ゲート層及び前記絶縁層上に設置される層間媒質層と、をさらに含み、
ソース層及びドレイン層は、前記層間媒質層上に設置され、
前記層間媒質層と前記絶縁層には、第１ビアと第２ビアが設置され、前記ソース層が前記第１ビアを介して前記ＩＧＺＯ層に接続され、前記ドレイン層が前記第２ビアを介して前記ＩＧＺＯ層に接続される請求項６に記載のＧＯＡ回路。 - 前記ＧＯＡ回路が、第１薄膜トランジスタ、第２薄膜トランジスタ、第３薄膜トランジスタ、第４薄膜トランジスタ、第５薄膜トランジスタ、第６薄膜トランジスタ、第７薄膜トランジスタ、第８薄膜トランジスタ、第９薄膜トランジスタ、第１０薄膜トランジスタ、第１１薄膜トランジスタ、第１２薄膜トランジスタ、第１３薄膜トランジスタ、第１４薄膜トランジスタ、第１５薄膜トランジスタ及びコンデンサを含み、
前記第１薄膜トランジスタの第１端子が第１制御信号を入力し、前記第１薄膜トランジスタの第２端子が第２制御信号を入力し、前記第１薄膜トランジスタの第３端子がそれぞれ前記第２薄膜トランジスタの第１端子と第２端子、前記第３薄膜トランジスタの第２端子、前記第４薄膜トランジスタの第２端子及び前記コンデンサの一端に接続され、
前記第２薄膜トランジスタの第３端子が前記第５薄膜トランジスタの第１端子に接続され、
前記第３薄膜トランジスタの第１端子及び前記第４薄膜トランジスタの第１端子が第１クロック信号を入力し、前記第３薄膜トランジスタの第３端子が次段のＧＯＡ回路に接続され、
前記第４薄膜トランジスタの第３端子が走査信号を出力し、
前記第５薄膜トランジスタの第２端子が第２クロック信号を入力し、前記第５薄膜トランジスタの第３端子が前記コンデンサの他端及び前記第４薄膜トランジスタの第３端子に接続され、
前記第６薄膜トランジスタの第１端子及び第２端子が前記第１制御信号を入力し、前記第６薄膜トランジスタの第３端子が前記第７薄膜トランジスタの第１端子、前記第８薄膜トランジスタの第２端子及び前記第１０薄膜トランジスタの第２端子に接続され、
前記第７薄膜トランジスタの第２端子及び前記第９薄膜トランジスタの第２端子が前記第３薄膜トランジスタの第２端子に接続され、前記第７薄膜トランジスタの第３端子が第１参照電圧を入力し、
前記第８薄膜トランジスタの第１端子、前記第１０薄膜トランジスタの第１端子及び前記第１２薄膜トランジスタの第１端子が前記第６薄膜トランジスタの第１端子に接続され、前記第８薄膜トランジスタの第３端子が前記第９薄膜トランジスタの第１端子、前記第１３薄膜トランジスタの第２端子、前記第１４薄膜トランジスタの第２端子及び前記第１５薄膜トランジスタの第２端子に接続され、
前記第９薄膜トランジスタの第３端子が前記第１０薄膜トランジスタの第３端子及び前記第１１薄膜トランジスタの第１端子に接続され、
前記第１１薄膜トランジスタの第２端子が前記第１２薄膜トランジスタの第２端子及び前記第３薄膜トランジスタの第２端子に接続され、前記第１１薄膜トランジスタの第３端子及び前記第１４薄膜トランジスタの第３端子が第２参照電圧を入力し、
前記第１２薄膜トランジスタの第３端子が前記第１３薄膜トランジスタの第３端子及び前記第１４薄膜トランジスタの第１端子に接続され、
前記第１３薄膜トランジスタの第１端子が前記第１薄膜トランジスタの第３端子に接続され、
前記第１５薄膜トランジスタの第１端子が前記第５薄膜トランジスタの第３端子に接続され、前記第１５薄膜トランジスタの第３端子が前記第１参照電圧を入力する請求項７に記載のＧＯＡ回路。 - 前記第１〜第１５薄膜トランジスタの金属遮光層がいずれも接地している請求項８に記載のＧＯＡ回路。
- 前記第１〜第１５薄膜トランジスタは、いずれもＰ型薄膜トランジスタであり、前記第１端子がソースであり、前記第２端子がゲートであり、前記第３端子がドレインである請求項８に記載のＧＯＡ回路。
- 前記第１〜第１５薄膜トランジスタは、いずれもＮ型薄膜トランジスタである請求項８に記載のＧＯＡ回路。
- 表示装置であって、前記表示装置は、駆動信号を発生するためのＧＯＡ回路を含み、前記ＧＯＡ回路は、複数の薄膜トランジスタを含み、前記薄膜トランジスタは、基板上に設置され、前記薄膜トランジスタは、前記基板上に順に設置される金属遮光層及び半導体層を少なくとも含み、前記複数の薄膜トランジスタの金属遮光層がいずれもグランド信号を入力し、
前記複数の薄膜トランジスタの金属遮光層は一体に接続される表示装置。 - 前記半導体層は、ＩＧＺＯ層であり、前記薄膜トランジスタは、
前記基板、前記金属遮光層及び前記ＩＧＺＯ層上に設置される絶縁層と、
前記絶縁層上に設置されるゲート層と、
前記ゲート層及び前記絶縁層上に設置される層間媒質層と、をさらに含み、
ソース層及びドレイン層は、前記層間媒質層上に設置され、
前記層間媒質層と前記絶縁層には、第１ビアと第２ビアが設置され、前記ソース層が前記第１ビアを介して前記ＩＧＺＯ層に接続され、前記ドレイン層が前記第２ビアを介して前記ＩＧＺＯ層に接続される請求項１２に記載の表示装置。
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