CN113643643A - 栅极驱动电路以及显示装置 - Google Patents

Abstract

本申请提供一种栅极驱动电路以及显示装置。本申请通过上拉控制模块设置的双栅场效晶体管，双栅场效晶体管的主栅极及输入端用以接收上一级栅极驱动讯号，双栅场效晶体管的次栅极用以接收上一级栅极驱动次讯号，双栅场效晶体管的输出端连接所述第一节点，使得栅极驱动单元在上拉阶段时，第一节点可以充电到更高的电位，在输出阶段时，第一节点的电位可以保持，进而解决了现有技术的栅极驱动电路的电路稳定性与级传失效的问题。

Description

栅极驱动电路以及显示装置

技术领域

本申请涉及显示面板技术领域，具体涉及一种栅极驱动电路以及显示装置。

背景技术

GOA技术在平板显示领域获得了广泛的应用。可靠性是GOA电路能否应用于量产品的一个决定性因素。电路节点充电不足和电路节点电压保持不稳定是最常见的GOA电路失效方式。

常见的GOA驱动电路中，长期工作的晶体管的阈值电压Vth发生漂移后，电路稳定性便会出现问题。如果晶体管是用于提供上拉模块的控制电压，则晶体管的Vth正偏，即Vth变大，将使得控制电压所能充电到的高电位VGH-Vth减小，从而导致上拉晶体管的打开状态不理想，输出的栅极扫描讯号达不到高电位VGH，如此往下级传衰减而失效。如果晶体管的Vth负偏，控制电压虽可达到高电位，但是变小的Vth容易导致控制电压通过晶体管漏电，从而导致控制电压在输出栅极扫描讯号时的电位保持不住，从而引起级传失效。这里的矛盾在于对晶体管，我们既需要其Vth足够小，以保证控制电压充电到足够高的电位，又需要Vth足够大以防止控制电压的漏电。常规薄膜晶体管器件只能在两种矛盾的要求之间折衷。

因此，目前急需能够解决上述显示面板因晶体管的阈值电压Vth发生漂移而导致的级传失效问题。

发明内容

本申请实施例提供一种栅极驱动电路以及显示装置，以解决现有技术的显示面板因晶体管的阈值电压Vth发生漂移而导致的级传失效问题。

本申请实施例提供一种栅极驱动电路，所述栅极驱动电路包括多个级连的栅极驱动单元，其中，本级栅极驱动单元包括：

上拉模块，用以输出本级栅极驱动讯号及本级栅极驱动次讯号；

上拉控制模块，连接于第一节点，用以接收上一级栅极驱动讯号及上一级栅极驱动次讯号，提供所述第一节点高电位以启动所述上拉模块；

下拉模块，用以接收下一级栅极驱动讯号以关闭所述上拉模块；以及

下拉维持模块，用以接收所述第一节点的电位并维持所述上拉模块关闭，其中，所述上拉控制模块包括双栅场效晶体管，所述双栅场效晶体管的主栅极及输入端用以接收所述上一级栅极驱动讯号，所述双栅场效晶体管的次栅极用以接收所述上一级栅极驱动次讯号，所述双栅场效晶体管的输出端连接所述第一节点。

在本申请的一些实施例的栅极驱动电路中，所述本级栅极驱动单元的所述上拉模块包括第一一主晶体管及第一一次晶体管，所述第一一主晶体管的输入端用以接收时钟主讯号，输出端用以提供所述本级栅极驱动讯号，控制端连接所述第一节点，所述第一一次晶体管的输入端用以接收时钟次讯号，输出端用以提供所述本级栅极驱动次讯号，控制端连接所述第一节点，其中，所述时钟主讯号的电位高于所述时钟次讯号的电位。

在本申请的一些实施例的栅极驱动电路中，所述下拉电路包括第三一晶体管、第三二主晶体管以及第三二次晶体管，其中，所述第三一晶体管、所述第三二主晶体管及所述第三二次晶体管的控制端均用以接收所述下一级栅极驱动讯号，所述第三一晶体管、所述第三二主晶体管及所述第三二次晶体管的输出端均用以接收恒压低电位，所述第三一晶体管的输入端连接所述第一节点，所述第三二主晶体管的输入端连接所述第一一主晶体管的所述输出端，所述第三二次晶体管的输入端连接所述第一一次晶体管的所述输出端。

在本申请的一些实施例的栅极驱动电路中，所述下拉维持电路包括第四一晶体管、第四二晶体管、第四三晶体管、第四四晶体管、第四五主晶体管、第四五次晶体管、以及第四六晶体管，所述第四一晶体管的控制端与输入端用以接收所述时钟主讯号，所述输出端连接所述第四二晶体管的输入端与第四三晶体管的控制端，所述第四三晶体管的输入端用以接收所述时钟主讯号，输出端连接第二节点，所述第四二晶体管及所述第四四晶体管的控制均连接至所述第一节点，输出端均连接至所述恒压低电位，所述第四四晶体管的输入端连接至所述第二节点，所述第四五主晶体管、第四五次晶体管以及第四六晶体管的控制端均连接至所述第二节点，输出端均连接至所述恒压低电位，所述第四五主晶体管的输入端连接至所述第一一主晶体管的所述输出端，所述第四五次晶体管的输入端连接至所述第一一次晶体管的所述输出端，所述第四六晶体管的输入端连接至所述第一节点。

在本申请的一些实施例的栅极驱动电路中，所述时钟主讯号的频率与所述时钟次讯号的频率相同，且所述时钟主讯号与所述时钟次讯号同步。

在另一方面，本申请提供一种显示装置，包括：

控制单元；以及

显示面板，包括像素阵列以及栅极驱动电路；其中，所述控制单元连接于所述栅极驱动电路，用以提供所述时钟主讯号、所述时钟次讯号、以及恒压低电位，所述栅极驱动电路连接于所述像素阵列，用以依序提供各级的所述栅极驱动讯号至所述像素阵列，所述栅极驱动电路包括多个级连的栅极驱动单元，其中，本级栅极驱动单元包括：

上拉模块，用以输出本级栅极驱动讯号及本级栅极驱动次讯号；

上拉控制模块，连接于第一节点，用以接收上一级栅极驱动讯号及上一级栅极驱动次讯号，提供所述第一节点高电位以启动所述上拉模块；

下拉模块，用以接收下一级栅极驱动讯号以关闭所述上拉模块；以及

下拉维持模块，用以接收所述第一节点的电位并维持所述上拉模块关闭，其中，所述上拉控制模块包括双栅场效晶体管，所述双栅场效晶体管的主栅极及输入端用以接收所述上一级栅极驱动讯号，所述双栅场效晶体管的次栅极用以接收所述上一级栅极驱动次讯号，所述双栅场效晶体管的输出端连接所述第一节点。

在本申请的一些实施例的显示装置中，所述本级栅极驱动单元的所述上拉模块包括第一一主晶体管及第一一次晶体管，所述第一一主晶体管的输入端用以接收时钟主讯号，输出端用以提供所述本级栅极驱动讯号，控制端连接所述第一节点，所述第一一次晶体管的输入端用以接收时钟次讯号，输出端用以提供所述本级栅极驱动次讯号，控制端连接所述第一节点，其中，所述时钟主讯号的电位高于所述时钟次讯号的电位。

在本申请的一些实施例的显示装置中，所述下拉电路包括第三一晶体管、第三二主晶体管以及第三二次晶体管，其中，所述第三一晶体管、所述第三二主晶体管及所述第三二次晶体管的控制端均用以接收所述下一级栅极驱动讯号，所述第三一晶体管、所述第三二主晶体管及所述第三二次晶体管的输出端均用以接收恒压低电位，所述第三一晶体管的输入端连接所述第一节点，所述第三二主晶体管的输入端连接所述第一一主晶体管的所述输出端，所述第三二次晶体管的输入端连接所述第一一次晶体管的所述输出端。

在本申请的一些实施例的显示装置中，所述下拉维持电路包括第四一晶体管、第四二晶体管、第四三晶体管、第四四晶体管、第四五主晶体管、第四五次晶体管、以及第四六晶体管，所述第四一晶体管的控制端与输入端用以接收所述时钟主讯号，所述输出端连接所述第四二晶体管的输入端与第四三晶体管的控制端，所述第四三晶体管的输入端用以接收所述时钟主讯号，输出端连接第二节点，所述第四二晶体管及所述第四四晶体管的控制均连接至所述第一节点，输出端均连接至所述恒压低电位，所述第四四晶体管的输入端连接至所述第二节点，所述第四五主晶体管、第四五次晶体管以及第四六晶体管的控制端均连接至所述第二节点，输出端均连接至所述恒压低电位，所述第四五主晶体管的输入端连接至所述第一一主晶体管的所述输出端，所述第四五次晶体管的输入端连接至所述第一一次晶体管的所述输出端，所述第四六晶体管的输入端连接至所述第一节点。

在本申请的一些实施例的显示装置中，所述控制单元还用以提供启动主讯号及启动次讯号至所述多个级连的栅极驱动单元中的第一级栅极驱动单元。

本申请至少具有下列优点：

本申请提供的所述栅极驱动电路以及所述显示装置，通过上拉控制模块设置的双栅场效晶体管，双栅场效晶体管的主栅极及输入端用以接收上一级栅极驱动讯号，双栅场效晶体管的次栅极用以接收上一级栅极驱动次讯号，双栅场效晶体管的输出端连接所述第一节点，使得栅极驱动单元在上拉阶段时，第一节点可以充电到更高的电位，在输出阶段时，第一节点的电位可以保持，进而解决了现有技术的栅极驱动电路的电路稳定性与级传失效的问题。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例提供的栅极驱动电路的电路方块示意图；

图2是本申请实施例提供的本级栅极驱动单元的电路示意图；

图3是本申请实施例提供的栅极驱动电路中，显示第一级至第四级栅极驱动单元的电路方块示意图；

图4是本申请实施例提供的第一级栅极驱动单元的电路示意图；

图5是本申请实施例提供的显示装置的电路方块示意图；

图6是本申请实施例提供的双栅场效晶体管的次栅极电压对阈值电压的曲线图；以及

图7是本申请实施例提供的栅极驱动电路的本级栅极驱动单元的讯号时序图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属本申请保护的范围。

请参照图1及图2，本申请实施例提供一种栅极驱动电路100，所述栅极驱动电路100包括多个级连的栅极驱动单元GD(N-1)、GD(N)、GD(N+1)、GD(N+2)…，其中，本级栅极驱动单元GD(N)包括：

上拉模块10，用以输出本级栅极驱动讯号G(N)及本级栅极驱动次讯号G’(N)；

上拉控制模块20，连接于第一节点Q(N)，用以接收上一级栅极驱动讯号G(N-1)及上一级栅极驱动次讯号G’(N-1)，提供所述第一节点Q(N)高电位以启动所述上拉模块10；

下拉模块30，用以接收下一级栅极驱动讯号G(N+1)以关闭所述上拉模块10；以及

下拉维持模块40，用以接收所述第一节点Q(N)的电位并维持所述上拉模块10关闭，其中，所述上拉控制模块20包括双栅场效晶体管T21，所述双栅场效晶体管T21的主栅极及输入端用以接收所述上一级栅极驱动讯号G(N-1)，所述双栅场效晶体管T21的次栅极用以接收所述上一级栅极驱动次讯号G’(N-1)，所述双栅场效晶体管T21的输出端连接所述第一节点Q(N)。

在本申请的一些实施例的栅极驱动电路100中，所述本级栅极驱动单元GD(N)的所述上拉模块10包括第一一主晶体管T11及第一一次晶体管T11’，所述第一一主晶体管T11的输入端用以接收时钟主讯号CK，输出端用以提供所述本级栅极驱动讯号G(N)，控制端连接所述第一节点Q(N)，所述第一一次晶体管T11’的输入端用以接收时钟次讯号CK’，输出端用以提供所述本级栅极驱动次讯号G’(N)，控制端连接所述第一节点Q(N)，其中，所述时钟主讯号CK的电位高于所述时钟次讯号CK’的电位。

在本申请的一些实施例的栅极驱动电路100中，所述下拉电路30包括第三一晶体管T31、第三二主晶体管T32以及第三二次晶体管T32’，其中，所述第三一晶体管T31、所述第三二主晶体管T32及所述第三二次晶体管T32’的控制端均用以接收所述下一级栅极驱动讯号G(N-1)，所述第三一晶体管T31、所述第三二主晶体管T32及所述第三二次晶体管T32’的输出端均用以接收恒压低电位VSS，所述第三一晶体管T31的输入端连接所述第一节点Q(N)，所述第三二主晶体管T32的输入端连接所述第一一主晶体管T11的所述输出端，所述第三二次晶体管T32’的输入端连接所述第一一次晶体管T11’的所述输出端。

在本申请的一些实施例的栅极驱动电路100中，所述下拉维持电路40包括第四一晶体管T41、第四二晶体管T42、第四三晶体管T43、第四四晶体管T44、第四五主晶体管T45、第四五次晶体管T45’、以及第四六晶体管T46，所述第四一晶体管T41的控制端与输入端用以接收所述时钟主讯号CK，所述输出端连接所述第四二晶体管T42的输入端与第四三晶体管T43的控制端，所述第四三晶体管T43的输入端用以接收所述时钟主讯号CK，输出端连接第二节点K(N)，所述第四二晶体管T42及所述第四四晶体管T44的控制均连接至所述第一节点Q(N)，输出端均连接至所述恒压低电位VSS，所述第四四晶体管T44的输入端连接至所述第二节点K(N)，所述第四五主晶体管T45、第四五次晶体管T45’以及第四六晶体管T46的控制端均连接至所述第二节点K(N)，输出端均连接至所述恒压低电位VSS，所述第四五主晶体管T45的输入端连接至所述第一一主晶体管T11的所述输出端，所述第四五次晶体管T45’的输入端连接至所述第一一次晶体管T11’的所述输出端，所述第四六晶体管T46的输入端连接至所述第一节点Q(N)。

在本申请的一些实施例的栅极驱动电路100中，所述时钟主讯号CK的频率与所述时钟次讯号的频率’相同，且所述时钟主讯号CK与所述时钟次讯号CK’同步。

请参照图1、图2、图6及图7，具体的，在本申请的一些实施例的栅极驱动电路100中，所述双栅场效晶体管T21的次栅极电压对阈值电压的曲线如图6所示。提供给所述双栅场效晶体管T21的次栅极电压越高，所述双栅场效晶体管T21的阈值电压Vth越低。如图6所示，所述双栅场效晶体管T21的次栅极电压为-10V时，阈值电压Vth为6V。所述双栅场效晶体管T21的次栅极电压为15V时，阈值电压Vth为-4V。

具体的，本级栅极驱动单元GD(N)的操作可分成四个阶段I、II、III、IV。在阶段I时，上一级栅极驱动讯号G(N-1)及上一级栅极驱动次讯号G’(N-1)为高电位，所述上拉控制模块20的所述双栅场效晶体管T21导通并提供所述第一节点Q(N)高电位。所述第一一主晶体管T11及所述第一一次晶体管T11’导通。但是所述时钟主讯号CK及所述时钟次讯号CK’为低电位，因此，本级栅极驱动讯号G(N)及本级栅极驱动次讯号G’(N)为低电位。

在阶段II，上一级栅极驱动讯号G(N-1)及上一级栅极驱动次讯号G’(N-1)为低电位，上拉控制模块20的所述双栅场效晶体管T21关闭，所述时钟主讯号CK及所述时钟次讯号CK’为高电位，所述时钟主讯号CK的高电位通过所述第一一主晶体管T11后，透过自举电容Cb将所述第一节点Q(N)的电位提高，使所述第一一主晶体管T11及所述第一一次晶体管T11’完全导通并分别输出高电位的本级栅极驱动讯号G(N)及本级栅极驱动次讯号G’(N)。另外，由于此时所述时钟主讯号CK及所述第一节点Q(N)均为高电位，因此第四一晶体管T41、第四二晶体管T42、第四三晶体管T43、第四四晶体管T44均导通，所述第二节点K(N)的电位被拉至恒压低电位VSS。第四五主晶体管T45、第四五次晶体管T45’、以及第四六晶体管T46均保持关闭状态。

在阶段III，下一级栅极驱动讯号G(N+1)为高电位，所述下拉模块30开启，第三一晶体管T31、第三二主晶体管T32以及第三二次晶体管T32’均导通，分别将所述第一节点Q(N)、本级栅极驱动讯号G(N)及本级栅极驱动次讯号G’(N)的电位拉至恒压低电位VSS。

在阶段IV，所述第一节点Q(N)仍为低电位、所述时钟主讯号CK为高电位，所述下拉维持电路40的第四一晶体管T41、第四三晶体管T43导通，第四二晶体管T42、第四四晶体管T44关闭，因此第二节点K(N)上升为高电位，开启第四五主晶体管T45、第四五次晶体管T45’以及第四六晶体管T46，分别维持本级栅极驱动讯号G(N)、本级栅极驱动次讯号G’(N)及第一节点Q(N)为低电位。

其中，在阶段I，由于所述双栅场效晶体管T21的次栅极接收到上一级栅极驱动次讯号G’(N-1)的高电位，所述双栅场效晶体管T21的阈值电压Vth降低，因此，所述双栅场效晶体管T21的主栅极所接收到的上一级栅极驱动讯号G(N-1)可以提供够高的所述第一节点Q(N)的高电位，以将所述上拉模块10的第一一主晶体管T11及第一一次晶体管T11’确实开启，即使所述双栅场效晶体管T21因为长期操作造成阈值电压Vth正偏亦不致导致上拉晶体管的打开状态不理想。从而不致引起栅极驱动单元的级传失效。

在阶段II，由于上一级栅极驱动次讯号G’(N-1)为低电位，所述双栅场效晶体管T21的阈值电压Vth升高，因此，即使所述双栅场效晶体管T21因为长期操作造成阈值电压Vth负偏，使得提供给主栅极的上一级栅极驱动讯号G(N-1)的低电位不够低，亦不致导致所述双栅场效晶体管T21关闭不良而漏电，能够维持所述第一节点Q(N)的高电位。从而不致引起栅极驱动单元的级传失效。

具体的，所述本级栅极驱动单元GD(N)还包括重设模块50，所述重设模块50包括第五一晶体管T51及第五二晶体管T52。其中，所述第五一晶体管T51及所述第五二晶体管T52的控制端均连接至重设讯号Rest。所述第五一晶体管T51及所述第五二晶体管T52的输出端均连接至恒压低电位VSS。所述第五一晶体管T51的输入端连接至第一节点Q(N)。所述第五二晶体管T52的输入端连接至所述第一一主晶体管T11的输出端。

请参照图1、图2及图5，在另一方面，本申请提供一种显示装置DD，包括：

控制单元Tcon；以及

显示面板PL，包括像素阵列200以及栅极驱动电路100；其中，所述控制单元Tcon连接于所述栅极驱动电路100，用以提供所述时钟主讯号CK、所述时钟次讯号CK’、以及恒压低电位VSS，所述栅极驱动电路100连接于所述像素阵列200，用以依序提供各级的所述栅极驱动讯号G(1)、G(2)、G(3)…至所述像素阵列200，所述栅极驱动电路100包括多个级连的栅极驱动单元GD(N-1)、GD(N)、GD(N+1)、GD(N+2)…，其中，本级栅极驱动单元GD(N)包括：

上拉模块10，用以输出本级栅极驱动讯号G(N)及本级栅极驱动次讯号G’(N)；

上拉控制模块20，连接于第一节点Q(N)，用以接收上一级栅极驱动讯号G(N-1)及上一级栅极驱动次讯号G’(N-1)，提供所述第一节点Q(N)高电位以启动所述上拉模块10；

下拉模块30，用以接收下一级栅极驱动讯号G(N+1)以关闭所述上拉模块10；以及

下拉维持模块40，用以接收所述第一节点Q(N)的电位并维持所述上拉模块10关闭，其中，所述上拉控制模块20包括双栅场效晶体管T21，所述双栅场效晶体管T21的主栅极及输入端用以接收所述上一级栅极驱动讯号G(N-1)，所述双栅场效晶体管T21的次栅极用以接收所述上一级栅极驱动次讯号G’(N-1)，所述双栅场效晶体管T21的输出端连接所述第一节点Q(N)。

具体的，所述显示面板PL还包括源驱动电路300，所述像素阵列200包括多个阵列排布的像素Px，所述源驱动电路300透过多条数据线DL提供影像讯号至所述多个像素Px，所述栅极驱动电路100透过多条扫描线GL提供所述栅极驱动讯号G(1)、G(2)、G(3)…至所述多个像素Px。

在本申请的一些实施例的显示装置DD中，所述本级栅极驱动单元GD(N)的所述上拉模块10包括第一一主晶体管T11及第一一次晶体管T11’，所述第一一主晶体管T11的输入端用以接收时钟主讯号CK，输出端用以提供所述本级栅极驱动讯号G(N)，控制端连接所述第一节点Q(N)，所述第一一次晶体管T11’的输入端用以接收时钟次讯号CK’，输出端用以提供所述本级栅极驱动次讯号G’(N)，控制端连接所述第一节点Q(N)，其中，所述时钟主讯号CK的电位高于所述时钟次讯号CK’的电位。

在本申请的一些实施例的显示装置DD中，所述下拉电路30包括第三一晶体管T31、第三二主晶体管T32以及第三二次晶体管T32’，其中，所述第三一晶体管T31、所述第三二主晶体管T32及所述第三二次晶体管T32’的控制端均用以接收所述下一级栅极驱动讯号G(N-1)，所述第三一晶体管T31、所述第三二主晶体管T32及所述第三二次晶体管T32’的输出端均用以接收恒压低电位VSS，所述第三一晶体管T31的输入端连接所述第一节点Q(N)，所述第三二主晶体管T32的输入端连接所述第一一主晶体管T11的所述输出端，所述第三二次晶体管T32’的输入端连接所述第一一次晶体管T11’的所述输出端。

在本申请的一些实施例的显示装置DD中，所述下拉维持电路40包括第四一晶体管T41、第四二晶体管T42、第四三晶体管T43、第四四晶体管T44、第四五主晶体管T45、第四五次晶体管T45’、以及第四六晶体管T46，所述第四一晶体管T41的控制端与输入端用以接收所述时钟主讯号CK，所述输出端连接所述第四二晶体管T42的输入端与第四三晶体管T43的控制端，所述第四三晶体管T43的输入端用以接收所述时钟主讯号CK，输出端连接第二节点K(N)，所述第四二晶体管T42及所述第四四晶体管T44的控制均连接至所述第一节点Q(N)，输出端均连接至所述恒压低电位VSS，所述第四四晶体管T44的输入端连接至所述第二节点K(N)，所述第四五主晶体管T45、第四五次晶体管T45’以及第四六晶体管T46的控制端均连接至所述第二节点K(N)，输出端均连接至所述恒压低电位VSS，所述第四五主晶体管T45的输入端连接至所述第一一主晶体管T11的所述输出端，所述第四五次晶体管T45’的输入端连接至所述第一一次晶体管T11’的所述输出端，所述第四六晶体管T46的输入端连接至所述第一节点Q(N)。

请参照图3及图4，在本申请的一些实施例的显示装置DD中，所述控制单元Tcon还用以提供启动主讯号ST及启动次讯号ST’至所述多个级连的栅极驱动单元中的第一级栅极驱动单元GD(1)。具体的，由于第一级栅极驱动单元GD(1)并无上一级栅极驱动单元，因此没有上一级栅极驱动讯号G(N-1)及上一级栅极驱动次讯号G’(N-1)，需要由所述控制单元Tcon提供启动主讯号ST及启动次讯号ST’给第一级栅极驱动单元GD(1)的上拉控制模块20的双栅场效晶体管T21。

本申请提供的所述栅极驱动电路以及所述显示装置，通过上拉控制模块设置的双栅场效晶体管，双栅场效晶体管的主栅极及输入端用以接收上一级栅极驱动讯号，双栅场效晶体管的次栅极用以接收上一级栅极驱动次讯号，双栅场效晶体管的输出端连接所述第一节点，使得栅极驱动单元在上拉阶段时，第一节点可以充电到更高的电位，在输出阶段时，第一节点的电位可以保持，进而解决了现有技术的栅极驱动电路的电路稳定性与级传失效的问题。

以上对本申请实施例所提供的栅极驱动电路100以及显示装置DD进行了详细介绍。

本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括多个级连的栅极驱动单元，其中，本级栅极驱动单元包括：

上拉模块，用以输出本级栅极驱动讯号及本级栅极驱动次讯号；

上拉控制模块，连接于第一节点，用以接收上一级栅极驱动讯号及上一级栅极驱动次讯号，提供所述第一节点高电位以后动所述上拉模块；

下拉模块，用以接收下一级栅极驱动讯号以关闭所述上拉模块；以及

下拉维持模块，用以接收所述第一节点的电位并维持所述上拉模块关闭，其中，所述上拉控制模块包括双栅场效晶体管，所述双栅场效晶体管的主栅极及输入端用以接收所述上一级栅极驱动讯号，所述双栅场效晶体管的次栅极用以接收所述上一级栅极驱动次讯号，所述双栅场效晶体管的输出端连接所述第一节点。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述本级栅极驱动单元的所述上拉模块包括第一一主晶体管及第一一次晶体管，所述第一一主晶体管的输入端用以接收时钟主讯号，输出端用以提供所述本级栅极驱动讯号，控制端连接所述第一节点，所述第一一次晶体管的输入端用以接收时钟次讯号，输出端用以提供所述本级栅极驱动次讯号，控制端连接所述第一节点，其中，所述时钟主讯号的电位高于所述时钟次讯号的电位。

3.根据权利要求2所述的栅极驱动电路，其特征在于，所述下拉电路包括第三一晶体管、第三二主晶体管以及第三二次晶体管，其中，所述第三一晶体管、所述第三二主晶体管及所述第三二次晶体管的控制端均用以接收所述下一级栅极驱动讯号，所述第三一晶体管、所述第三二主晶体管及所述第三二次晶体管的输出端均用以接收恒压低电位，所述第三一晶体管的输入端连接所述第一节点，所述第三二主晶体管的输入端连接所述第一一主晶体管的所述输出端，所述第三二次晶体管的输入端连接所述第一一次晶体管的所述输出端。

4.根据权利要求3所述的栅极驱动电路，其特征在于，所述下拉维持电路包括第四一晶体管、第四二晶体管、第四三晶体管、第四四晶体管、第四五主晶体管、第四五次晶体管、以及第四六晶体管，所述第四一晶体管的控制端与输入端用以接收所述时钟主讯号，所述输出端连接所述第四二晶体管的输入端与第四三晶体管的控制端，所述第四三晶体管的输入端用以接收所述时钟主讯号，输出端连接第二节点，所述第四二晶体管及所述第四四晶体管的控制均连接至所述第一节点，输出端均连接至所述恒压低电位，所述第四四晶体管的输入端连接至所述第二节点，所述第四五主晶体管、第四五次晶体管以及第四六晶体管的控制端均连接至所述第二节点，输出端均连接至所述恒压低电位，所述第四五主晶体管的输入端连接至所述第一一主晶体管的所述输出端，所述第四五次晶体管的输入端连接至所述第一一次晶体管的所述输出端，所述第四六晶体管的输入端连接至所述第一节点。

5.根据权利要求4所述的栅极驱动电路，其特征在于，所述时钟主讯号的频率与所述时钟次讯号的频率相同，且所述时钟主讯号与所述时钟次讯号同步。

6.一种显示装置，其特征在于，所述显示装置包括：

控制单元；以及

显示面板，包括像素阵列以及栅极驱动电路；其中，所述控制单元连接于所述栅极驱动电路，用以提供所述时钟主讯号、所述时钟次讯号、以及恒压低电位，所述栅极驱动电路连接于所述像素阵列，用以依序提供各级的所述栅极驱动讯号至所述像素阵列，所述栅极驱动电路包括多个级连的栅极驱动单元，其中，本级栅极驱动单元包括：

上拉模块，用以输出本级栅极驱动讯号及本级栅极驱动次讯号；

上拉控制模块，连接于第一节点，用以接收上一级栅极驱动讯号及上一级栅极驱动次讯号，提供所述第一节点高电位以后动所述上拉模块；

下拉模块，用以接收下一级栅极驱动讯号以关闭所述上拉模块；以及

下拉维持模块，用以接收所述第一节点的电位并维持所述上拉模块关闭，其中，所述上拉控制模块包括双栅场效晶体管，所述双栅场效晶体管的主栅极及输入端用以接收所述上一级栅极驱动讯号，所述双栅场效晶体管的次栅极用以接收所述上一级栅极驱动次讯号，所述双栅场效晶体管的输出端连接所述第一节点。

7.根据权利要求6所述的显示装置，其特征在于，所述本级栅极驱动单元的所述上拉模块包括第一一主晶体管及第一一次晶体管，所述第一一主晶体管的输入端用以接收时钟主讯号，输出端用以提供所述本级栅极驱动讯号，控制端连接所述第一节点，所述第一一次晶体管的输入端用以接收时钟次讯号，输出端用以提供所述本级栅极驱动次讯号，控制端连接所述第一节点，其中，所述时钟主讯号的电位高于所述时钟次讯号的电位。

8.根据权利要求7所述的显示装置，其特征在于，所述下拉电路包括第三一晶体管、第三二主晶体管以及第三二次晶体管，其中，所述第三一晶体管、所述第三二主晶体管及所述第三二次晶体管的控制端均用以接收所述下一级栅极驱动讯号，所述第三一晶体管、所述第三二主晶体管及所述第三二次晶体管的输出端均用以接收恒压低电位，所述第三一晶体管的输入端连接所述第一节点，所述第三二主晶体管的输入端连接所述第一一主晶体管的所述输出端，所述第三二次晶体管的输入端连接所述第一一次晶体管的所述输出端。

9.根据权利要求8所述的显示装置，其特征在于，所述下拉维持电路包括第四一晶体管、第四二晶体管、第四三晶体管、第四四晶体管、第四五主晶体管、第四五次晶体管、以及第四六晶体管，所述第四一晶体管的控制端与输入端用以接收所述时钟主讯号，所述输出端连接所述第四二晶体管的输入端与第四三晶体管的控制端，所述第四三晶体管的输入端用以接收所述时钟主讯号，输出端连接第二节点，所述第四二晶体管及所述第四四晶体管的控制均连接至所述第一节点，输出端均连接至所述恒压低电位，所述第四四晶体管的输入端连接至所述第二节点，所述第四五主晶体管、第四五次晶体管以及第四六晶体管的控制端均连接至所述第二节点，输出端均连接至所述恒压低电位，所述第四五主晶体管的输入端连接至所述第一一主晶体管的所述输出端，所述第四五次晶体管的输入端连接至所述第一一次晶体管的所述输出端，所述第四六晶体管的输入端连接至所述第一节点。

10.根据权利要求9所述的显示装置，其特征在于，所述控制单元还用以提供后动主讯号及后动次讯号至所述多个级连的栅极驱动单元中的第一级栅极驱动单元。

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