CN109741703A - 时钟控制电路及其控制方法、显示面板及测试装置 - Google Patents

时钟控制电路及其控制方法、显示面板及测试装置 Download PDF

Info

Publication number
CN109741703A
CN109741703A CN201910169366.4A CN201910169366A CN109741703A CN 109741703 A CN109741703 A CN 109741703A CN 201910169366 A CN201910169366 A CN 201910169366A CN 109741703 A CN109741703 A CN 109741703A
Authority
CN
China
Prior art keywords
control
output end
transistor
signal
clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910169366.4A
Other languages
English (en)
Other versions
CN109741703B (zh
Inventor
李永谦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201910169366.4A priority Critical patent/CN109741703B/zh
Publication of CN109741703A publication Critical patent/CN109741703A/zh
Priority to US17/040,972 priority patent/US11170677B2/en
Priority to PCT/CN2020/077621 priority patent/WO2020177688A1/zh
Application granted granted Critical
Publication of CN109741703B publication Critical patent/CN109741703B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/006—Electronic inspection or testing of displays and display drivers, e.g. of LED or LCD displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G3/2096—Details of the interface to the display terminal specific for a flat panel
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Logic Circuits (AREA)

Abstract

本发明公开了一种时钟控制电路及其控制方法、显示面板及测试装置，时钟控制电路包括：M个控制模块，每个控制模块用于根据N个控制端输入的开通控制信号分别对第一控制支路至第N控制支路进行控制，以将对应的信号输入端输入的时钟输入信号依次输出至该控制模块的第一输出端至第N输出端；下拉模块，下拉模块用于根据N个控制端输入的关断控制信号分别对第一下拉支路至第N下拉支路进行控制，以将下拉模块的第一输出端至第N输出端下拉至第一电源的电压。由此，可使用较少时钟信号通道数量达到较多时钟信号通道数量的作用，进而可减少驱动面板的时钟信号通道数量。另外，在测试阶段还可减小测试设备的投资，有效降低成本，优化外围布局的面积。

Description

时钟控制电路及其控制方法、显示面板及测试装置
技术领域
本发明涉及显示技术领域，特别涉及一种时钟控制电路及其控制方法、一种显示面板以及一种测试装置。
背景技术
相关技术中，在栅极驱动电路面板测试过程中，外部补偿阵列基板行驱动电路(Gate Driver on Array，GOA)需要例如3组时钟信号来分别实现各栅极的输出和级联关系的输出。
相关技术中，为了减少时钟信号的负载，每组时钟信号需要10个左右的时钟信号通道。但是，相关技术存在的问题在于，3组时钟信号需要30个时钟信号通道，再加上设置、复位和电源等低压信号通道，总共就需要35-40个信号通道，信号通道数量过多，测试设置很难满足信号通道数量，另外，信号测试Pad数量较多会占用大量的外围布局空间，不利于提高玻璃的利用率。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。
为此，本发明的第一个目的在于提出一种时钟控制电路，以实现减少栅极驱动电路面板的时钟信号通道数量。
本发明的第二个目的在于提出一种显示面板。
本发明的第三个目的在于提出一种测试装置。
本发明的第四个目的在于提出一种时钟控制电路的控制方法。
为达到上述目的，本发明第一方面实施例提出了一种时钟控制电路，包括：M个控制模块，所述M个控制模块分别与M个输入端对应相连，所述每个控制模块具有输入端，所述每个控制模块的输入端与对应的信号输入端相连，所述每个控制模块还具有第一输出端至第N输出端，所述每个控制模块的输入端与该控制模块的第一输出端至所述第N输出端之间分别具有第一控制支路至第N控制支路，所述每个控制模块的第一控制支路至第N控制支路分别受N个控制端控制，所述每个控制模块用于根据所述N个控制端输入的开通控制信号分别对所述第一控制支路至所述第N控制支路进行控制，以将对应的信号输入端输入的时钟输入信号依次输出至该控制模块的第一输出端至第N输出端，其中，N、M为大于1的整数；下拉模块，所述下拉模块具有输入端，所述下拉模块的输入端与第一电源相连，所述下拉模块具有第一输出端至所述第N输出端，所述下拉模块的输入端与所述下拉模块的第一输出端至所述第N输出端之间分别具有第一下拉支路至第N下拉支路，所述下拉模块的第一下拉支路至第N下拉支路分别受所述N个控制端控制，所述下拉模块用于根据所述N个控制端输入的关断控制信号分别对所述第一下拉支路至所述第N下拉支路进行控制，以将所述下拉模块的第一输出端至第N输出端下拉至所述第一电源的电压。
根据本发明实施例提出的时钟控制电路，每个控制模块的输入端与该控制模块的第一输出端至第N输出端之间分别具有第一控制支路至第N控制支路，每个控制模块的第一控制支路至第N控制支路分别受N个控制端控制，每个控制模块用于根据N个控制端输入的开通控制信号分别对第一控制支路至第N控制支路进行控制，以将对应的信号输入端输入的时钟输入信号依次输出至该控制模块的第一输出端至第N输出端，下拉模块的输入端与下拉模块的第一输出端至第N输出端之间分别具有第一下拉支路至第N下拉支路，下拉模块的第一下拉支路至第N下拉支路分别受N个控制端控制，下拉模块用于根据N个控制端输入的关断控制信号分别对第一下拉支路至第N下拉支路进行控制，以将下拉模块的第一输出端至第N输出端下拉至第一电源的电压。由此，本发明实施例的时钟控制电路，可使用较少的时钟信号通道数量达到较多时钟信号通道数量的作用，进而可合并减少栅极驱动电路面板的时钟信号通道数量，例如使用13个时钟信号可达到30个时钟信号的作用。另外，在测试阶段还可减小测试设备的投资，有效降低成本，还可优化外围布局的面积。
根据本发明的一个实施例，所述每个控制模块中的第一控制支路至第N控制支路分别包括第一晶体管至第N晶体管，所述第一晶体管至第N晶体管的第一极均与所述每个控制模块的输入端相连，所述第一晶体管至第N晶体管的第二极分别与所述每个控制模块的第一输出端至第N输出端对应相连，所述第一晶体管至第N晶体管的控制极分别与所述N个控制端对应相连。
根据本发明的一个实施例，所述下拉模块中的第一下拉支路至第N下拉支路中的每个下拉支路包括：反相器，所述反相器的输入端与所述N个控制端中的一个对应相连；第N+1晶体管，所述第N+1晶体管的第一极与所述第一电源相连，所述第N+1晶体管的第二极与所述下拉模块的相应输出端相连，所述第N+1晶体管的控制极与所述反相器的输出端相连。
根据本发明的一个实施例，所述反相器包括：第N+2晶体管，所述第N+2晶体管的第一极和控制极与第二电源相连；第N+3晶体管，所述第N+3晶体管的控制极作为所述反相器的输入端，所述第N+3晶体管的第一极与所述第N+2晶体管的第二极相连后作为所述反相器的输出端，所述第N+3晶体管的第二极与第三电源相连。
根据本发明的一个实施例，所述反相器包括：第N+4晶体管，所述第N+4晶体管的第一极和控制极与第二电源相连；第N+5晶体管，所述第N+5晶体管的第一极与所述第N+4晶体管的第二极相连，所述第N+5晶体管的第二极与第三电源相连；第N+6晶体管，所述第N+6晶体管的第一极与所述第二电源相连，所述第N+6晶体管的控制极与所述第N+4晶体管的第二极相连；第N+7晶体管，所述第N+7晶体管的控制极与所述第N+5晶体管的控制极相连后作为所述反相器的输入端，所述第N+7晶体管的第一极与所述第N+6晶体管的第二极相连后作为所述反相器的输出端，所述第N+7晶体管的第二极与所述第三电源相连。
根据本发明的一个实施例，所述N个控制端依次输入所述开通控制信号，以便在一个控制端输入所述开通控制信号期间其他控制端输入所述关断控制信号。
根据本发明的一个实施例，所述开通控制信号为高电平，所述关断控制信号为低电平。
为达到上述目的，本发明第二方面实施例提出了一种显示面板，包括：栅极驱动电路；如本发明第一方面实施例所述的时钟控制电路，所述时钟控制电路与所述栅极驱动电路相连。
根据本发明实施例提出的显示面板，通过前述实施例的时钟控制电路，可使用较少的时钟信号通道数量达到较多时钟信号通道数量的作用，进而可合并减少栅极驱动电路面板的时钟信号通道数量，例如使用13个时钟信号可达到30个时钟信号的作用。另外，在测试阶段还可减小测试设备的投资，有效降低成本，还可优化外围布局的面积。
根据本发明的一个实施例，所述栅极驱动电路具有第一级栅极驱动单元至第N级栅极驱动单元，每级栅极驱动单元具有M个时钟信号端；所述时钟控制电路中M个控制模块分别与所述M个时钟信号端对应，所述每个控制模块的第一输出端至第N输出端分别连接至所述第一级栅极驱动单元至第N级栅极驱动单元的与该控制模块对应的时钟信号端。
为达到上述目的，本发明第三方面实施例提出了一种测试装置，包括本发明第一方面实施例所述的时钟控制电路，其中，所述时钟控制电路与所述显示面板的栅极驱动电路相连。
根据本发明实施例提出的测试装置，通过前述实施例的时钟控制电路，可使用较少的时钟信号通道数量达到较多时钟信号通道数量的作用，进而可合并减少栅极驱动电路面板的时钟信号通道数量，例如使用13个时钟信号可达到30个时钟信号的作用。另外，在测试阶段还可减小测试设备的投资，有效降低成本，还可优化外围布局的面积。
根据本发明的一个实施例，所述时钟控制电路中M个控制模块分别与所述栅极驱动电路中的每级栅极驱动单元的M个时钟信号端对应，所述每个控制模块的第一输出端至第N输出端分别连接至所述栅极驱动电路中的第一级栅极驱动单元至第N级栅极驱动单元的与该控制模块对应的时钟信号端。
为达到上述目的，本发明第四方面实施例提出了一种如本发明第一方面实施例所述的时钟控制电路的控制方法，其中，M个控制模块中的每个控制模块根据N个控制端输入的开通控制信号分别对该控制模块的第一控制支路至第N控制支路进行控制，以将该控制模块对应的信号输入端输入的时钟输入信号依次输出至该控制模块的第一输出端至第N输出端，其中，N、M为大于1的整数；下拉模块根据所述N个控制端输入的关断控制信号分别对所述下拉模块的第一下拉支路至所述第N下拉支路进行控制，以将所述下拉模块的第一输出端至第N输出端下拉至第一电源的电压。
根据本发明实施例提出的时钟控制电路的控制方法，M个控制模块中的每个控制模块根据N个控制端输入的开通控制信号分别对该控制模块的第一控制支路至第N控制支路进行控制，以将该控制模块对应的信号输入端输入的时钟输入信号依次输出至该控制模块的第一输出端至第N输出端，下拉模块根据N个控制端输入的关断控制信号分别对下拉模块的第一下拉支路至第N下拉支路进行控制，以将下拉模块的第一输出端至第N输出端下拉至第一电源的电压。由此，本发明实施例的钟控制电路的控制方法可使用较少的时钟信号通道数量达到较多时钟信号通道数量的作用，进而可合并减少栅极驱动电路面板的时钟信号通道数量，例如使用13个时钟信号可达到30个时钟信号的作用。另外，在测试阶段还可减小测试设备的投资，有效降低成本，还可优化外围布局的面积。
根据本发明的一个实施例，其中，所述N个控制端依次输入所述开通控制信号，以便在一个控制端输入所述开通控制信号期间其他控制端输入所述关断控制信号。
根据本发明的一个实施例，其中，所述开通控制信号为高电平，所述关断控制信号为低电平。
附图说明
图1为根据本发明实施例的时钟控制电路的方框示意图；
图2为根据本发明一个实施例的时钟控制电路的控制模块的电路原理图；
图3为根据本发明一个实施例的时钟控制电路的上拉模块的电路原理图；
图4为根据本发明一个实施例的时钟控制电路的反相器的电路原理图；
图5为根据本发明另一个实施例的时钟控制电路的反相器的电路原理图；
图6为根据本发明一个具体实施例的时钟控制电路的电路原理图；
图7为根据本发明一个实施例的时钟控制电路的时序示意图；
图8为根据本发明另一个具体实施例的时钟控制电路的电路原理图；
图9为根据本发明另一个实施例的时钟控制电路的时序示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
下面结合附图来描述本发明实施例的时钟控制电路及其控制方法、显示面板及测试装置。
图1为根据本发明实施例的时钟控制电路的方框示意图。如图1所示，本发明实施例的时钟控制电路包括：M个控制模块10和下拉模块20。
其中，M个控制模块10分别与M个输入端IN对应相连，每个控制模块10具有输入端IN，每个控制模块10的输入端IN与对应的信号输入端CLK相连，每个控制模块10还具有第一输出端OUT1至第N输出端OUTN，每个控制模块10的输入端IN与该控制模块的第一输出端OUT1至第N输出端OUTN之间分别具有第一控制支路L1至第N控制支路LN，每个控制模块10的第一控制支路L1至第N控制支路LN分别受N个控制端CLK1-CLKN控制，每个控制模块10用于根据N个控制端输入的开通控制信号分别对第一控制支路L1至第N控制支路LN进行控制，以将对应的信号输入端CLK输入的时钟输入信号依次输出至该控制模块的第一输出端OUT1至第N输出端OUTN，其中，N、M为大于1的整数；下拉模块20具有输入端IN1，下拉模块20的输入端IN1与第一电源VGL1相连，下拉模块20具有第一输出端OUT11至第N输出端OUTN1，下拉模块20的输入端IN1与下拉模块20的第一输出端OUT11至第N输出端OUTN1之间分别具有第一下拉支路L11至第N下拉支路LN1，下拉模块20的第一下拉支路L11至第N下拉支路LN1分别受N个控制端CLK1-CLKN控制，下拉模块20用于根据N个控制端输入的关断控制信号分别对第一下拉支路L11至第N下拉支路LN1进行控制，以将下拉模块20的第一输出端OUT11至第N输出端OUTN1下拉至第一电源VGL1的电压。
需要说明的是，第一电源VGL1的电压为低电平电压，下拉模块20的第一输出端OUT11至第N输出端OUTN1分别与每个控制模块10的第一输出端OUT1至第N输出端OUTN相连，进而下拉模块20在根据N个控制端CLK1-CLKN输入的关断控制信号分别对第一下拉支路L11至第N下拉支路LN1进行控制时，能够将每个控制模块10的第一输出端OUT1至第N输出端OUTN下拉至第一电源VGL1的电压即低电平电压。
由此，可使用较少的时钟信号通道数量达到较多时钟信号通道数量的作用，例如，可通过(M+N)个时钟信号通道数量达到(M×N)个时钟信号通道数量的作用，进而可合并减少栅极驱动电路面板的时钟信号通道数量。另外，在测试阶段还可减小测试设备的投资，有效降低成本，还可优化外围布局的面积。
根据本发明的一个实施例，N个控制端依次输入开通控制信号，以便在一个控制端输入开通控制信号期间其他控制端输入关断控制信号。
其中，开通控制信号可为高电平，关断控制信号可为低电平。
可理解，例如在第一个控制端输入开通控制信号即高电平信号时，每个控制模块10根据第一个控制端输入开通控制信号即高电平信号，与该第一个控制端相对应的控制支路例如第一控制支路L1导通，进而每个控制模块10将对应的信号输入端CLK输入的时钟输入信号输出至相应的第一输出端OUT1。在此期间，其余控制端例如第二个控制端至第N个控制端输入关断控制信号即低电平信号，下拉模块20的第二个控制端至第N个控制端输入关断控制信号即低电平信号，受第二个控制端至第N个控制端控制的下拉支路例如第二下拉支路L11至第N下拉支路LN1导通，进而将下拉模块20的第二输出端OUT21至第N输出端OUTN1下拉至第一电源VGL1的电压即低电平电压，从而，与下拉模块20的第二输出端OUT21至第N输出端OUTN1相连的每个控制模块10的第二输出端OUT2至第N输出端OUTN输出低电平。
具体地，根据本发明的一个实施例，如图2和6所示，每个控制模块10中的第一控制支路L1至第N控制支路LN分别包括第一晶体管M1至第N晶体管MN，第一晶体管M1至第N晶体管MN的第一极均与每个控制模块10的输入端IN相连，第一晶体管M1至第N晶体管MN的第二极分别与每个控制模块10的第一输出端OUT1至第N输出端OUTN对应相连，第一晶体管M1至第N晶体管MN的控制极分别与N个控制端CLK1-CLKN对应相连。
可理解，以一个控制模块10为例进行说明，当一个控制端例如第一个控制端CLK1输入开通控制信号即高电平信号时，第二个控制端CLK2至第N个控制端CLKN输入关断控制信号即低电平信号，此时，控制模块10中的第一控制支路L1中的第一晶体管M1导通，其余控制支路例如第二控制支路L2至第N控制支路LN中分别对应的第二晶体管M2至第N晶体管MN均关断，进而，信号输入端CLK通过控制模块10的输入端IN输入的时钟输入信号输出至控制模块10的第一输出端OUT1。
进一步地，根据本发明的一个实施例，如图3和6所示，下拉模块20中的第一下拉支路L11至第N下拉支路LN1中的每个下拉支路包括：反相器21和第N+1晶体管M(N+1)，反相器21的输入端IN0与N个控制端CLK1-CLKN中的一个对应相连；第N+1晶体管M(N+1)的第一极与第一电源VGL1相连，第N+1晶体管M(N+1)的第二极与下拉模块20的相应输出端相连,具体地，与下拉模块20的第一输出端OUT11至第N输出端OUTN1之间的一个对应相连，第N+1晶体管M(N+1)的控制极与反相器21的输出端OUT0相连。
可理解，以一个控制模块10为例进行说明，当一个控制端例如第一个控制端CLK1输入开通控制信号即高电平信号时，第二个控制端CLK2至第N个控制端CLKN输入关断控制信号即低电平信号，此时，控制模块10中的第一控制支路L1中的第一晶体管M1导通，由于与第一个控制端CLK1相连的反相器21的作用，下拉模块20中的第一下拉支路L11中的第N+1晶体管M(N+1)关断，进而，信号输入端CLK通过控制模块10的输入端IN输入的时钟输入信号输出至控制模块10的第一输出端OUT1。控制模块10中的其余控制支路例如第二控制支路L2至第N控制支路LN中分别对应的第二晶体管M2至第N晶体管MN均关断，同样地，由于分别与第二个控制端CLK2至第N个控制端CLKN相连的反相器21的作用，下拉模块20中的第二下拉支路L21至第N下拉支路LN1中的第N+1晶体管M(N+1)均导通，进而将下拉模块20的第二输出端OUT21至第N输出端OUTN1下拉至第一电源VGL1的电压即低电平电压，从而，与下拉模块20的第二输出端OUT21至第N输出端OUTN1相连的控制模块10的第二输出端OUT2至第N输出端OUTN输出低电平。
由此，通过反相器21，可以实现每个控制模块10中的第一输出端OUT1至第N输出端OUTN的负压输出。
具体地，根据本发明的一个实施例，如图4所示，反相器21包括：第N+2晶体管M(N+2)和第N+3晶体管M(N+3)，第N+2晶体管M(N+2)的第一极和控制极与第二电源VDD相连；第N+3晶体管M(N+3)的控制极作为反相器21的输入端IN0，第N+3晶体管M(N+3)的第一极与第N+2晶体管M(N+2)的第二极相连后作为反相器21的输出端OUT0，第N+3晶体管M(N+3)的第二极与第三电源VGL相连。
需要说明的是，第二电源VDD的电压可为高电平电压，第三电源VGL的电压可为低电平电压。
可理解，当一个控制端例如第一个控制端CLK1输入开通控制信号即高电平信号时，第二个控制端CLK2至第N个控制端CLKN输入关断控制信号即低电平信号，此时，与第一个控制端CLK1相连的反相器21的输入端IN0输入高电平信号，进而第N+3晶体管M(N+3)的控制极接高电平，第N+3晶体管M(N+3)导通，从而反相器21的输出端OUT0输出低电平电压即第三电源VGL的电压。
同时，与第二个控制端CLK2至第N个控制端CLKN相连的反相器21的输入端IN0输入低电平信号，进而第N+3晶体管M(N+3)的控制极接低电平，第N+3晶体管M(N+3)关断，第N+2晶体管M(N+2)导通，从而反相器21的输出端OUT0输出高电平电压即第二电源VDD的电压。
由此，反相器21可实现反相的作用，具体地，当反相器21的输入端IN0输入高电平信号时，输出端OUT0输出低电平信号，当反相器21的输入端IN0输入低电平信号时，输出端OUT0输出高电平信号。
根据本发明的另一个实施例，如图5所示，反相器21包括：第N+4晶体管M(N+4)、第N+5晶体管M(N+5)、第N+6晶体管M(N+6)和第N+7晶体管M(N+7)，第N+4晶体管M(N+4)的第一极和控制极与第二电源VDD相连；第N+5晶体管M(N+5)的第一极与第N+4晶体管M(N+4)的第二极相连，第N+5晶体管M(N+5)的第二极与第三电源VGL相连；第N+6晶体管M(N+6)的第一极与第二电源VDD相连，第N+6晶体管M(N+6)的控制极与第N+4晶体管M(N+4)的第二极相连；第N+7晶体管M(N+7)的控制极与第N+5晶体管M(N+5)的控制极相连后作为反相器21的输入端IN0，第N+7晶体管M(N+7)的第一极与第N+6晶体管M(N+6)的第二极相连后作为反相器21的输出端OUT0，第N+7晶体管M(N+7)的第二极与第三电源VGL相连。
可理解，当一个控制端例如第一个控制端CLK1输入开通控制信号即高电平信号时，第二个控制端CLK2至第N个控制端CLKN输入关断控制信号即低电平信号，此时，与第一个控制端CLK1相连的反相器21的输入端IN0输入高电平信号，进而第N+5晶体管M(N+5)和第N+7晶体管M(N+7)的控制极接高电平，第N+5晶体管M(N+5)和第N+7晶体管M(N+7)导通，从而反相器21的输出端OUT0输出低电平电压即第三电源VGL的电压。
同时，与第二个控制端CLK2至第N个控制端CLKN相连的反相器21的输入端IN0输入低电平信号，进而第N+5晶体管M(N+5)和第N+7晶体管M(N+7)的控制极接低电平，第N+5晶体管M(N+5)和第N+7晶体管M(N+7)关断，第N+4晶体管M(N+4)和第N+6晶体管M(N+6)导通，从而反相器21的输出端OUT0输出高电平电压即第二电源VDD的电压。
由此，反相器21可实现反相的作用，具体地，当反相器21的输入端IN0输入高电平信号时，输出端OUT0输出低电平信号，当反相器21的输入端IN0输入低电平信号时，输出端OUT0输出高电平信号。
下面结合图7的时序图进一步描述图6实施例的工作原理，可理解，M个控制模块10的工作原理均相同，所以具体地以一个控制模块10为例进行说明。其中，IN1可为控制模块10的输入端IN的输入信号，也即为与该控制模块10对应的信号输入端CLK输入的时钟输入信号，CLK11、CLK21……CLKN1可分别为N个控制端CLK1-CLKN的输入信号，OUT11、OUT21……OUTN1可分别为控制模块10的第一输出端OUT1至第N输出端OUTN的输出信号，1H可为N个控制端CLK1-CLKN中的每个输入开通控制信号的时间长度，每个输入端IN输入的高电平信号或低电平信号的时间长度可为N个控制端CLK1-CLKN中的每个输入开通控制信号的时间长度的N倍即NH。
可理解，在信号输入端CLK通过控制模块10的输入端IN输入的时钟输入信号为高电平信号期间，当一个控制端例如第一个控制端CLK1输入开通控制信号即高电平信号时，第二个控制端CLK2至第N个控制端CLKN输入关断控制信号即低电平信号，此时，控制模块10中的第一控制支路L1中的第一晶体管M1导通，其余控制支路例如第二控制支路L2至第N控制支路LN中分别对应的第二晶体管M2至第N晶体管MN均关断，由于与第一个控制端CLK1相连的反相器21的作用，下拉模块20中的第一下拉支路L11中的第N+1晶体管M(N+1)的控制极接低电平信号，该第N+1晶体管M(N+1)关断，进而，信号输入端CLK通过控制模块10的输入端IN输入的时钟输入信号即高电平信号输出至控制模块10的第一输出端OUT1。而由于分别与第二个控制端CLK2至第N个控制端CLKN相连的反相器21的作用，下拉模块20中的第二下拉支路L21至第N下拉支路LN1中的第N+1晶体管M(N+1)的控制极接高电平信号，第二下拉支路L21至第N下拉支路LN1中的第N+1晶体管M(N+1)均导通，进而将下拉模块20的第二输出端OUT21至第N输出端OUTN1下拉至第一电源VGL1的电压即低电平电压，从而，与下拉模块20的第二输出端OUT21至第N输出端OUTN1相连的控制模块10的第二输出端OUT2至第N输出端OUTN输出低电平。接下来，与第一个控制端CLK1输入开通控制信号一样，第二个控制端CLK2至第N个控制端CLKN依次输入开通控制信号即高电平信号，进而控制模块10的第二输出端OUT2至第N输出端OUTN依次输出高电平。
在信号输入端CLK通过控制模块10的输入端IN输入的时钟输入信号为低电平信号期间，当一个控制端例如第一个控制端CLK1输入开通控制信号即高电平信号时，第二个控制端CLK2至第N个控制端CLKN输入关断控制信号即低电平信号，此时，控制模块10中的第一控制支路L1中的第一晶体管M1导通，其余控制支路例如第二控制支路L2至第N控制支路LN中分别对应的第二晶体管M2至第N晶体管MN均关断，由于与第一个控制端CLK1相连的反相器21的作用，下拉模块20中的第一下拉支路L11中的第N+1晶体管M(N+1)的控制极接低电平信号，该第N+1晶体管M(N+1)关断，进而，信号输入端CLK通过控制模块10的输入端IN输入的时钟输入信号即低电平信号输出至控制模块10的第一输出端OUT1。而由于分别与第二个控制端CLK2至第N个控制端CLKN相连的反相器21的作用，下拉模块20中的第二下拉支路L21至第N下拉支路LN1中的第N+1晶体管M(N+1)的控制极接高电平信号，第二下拉支路L21至第N下拉支路LN1中的第N+1晶体管M(N+1)均导通，进而将下拉模块20的第二输出端OUT21至第N输出端OUTN1下拉至第一电源VGL1的电压即低电平电压，从而，与下拉模块20的第二输出端OUT21至第N输出端OUTN1相连的控制模块10的第二输出端OUT2至第N输出端OUTN输出低电平。接下来，与第一个控制端CLK1输入开通控制信号一样，第二个控制端CLK2至第N个控制端CLKN依次输入开通控制信号即高电平信号，进而控制模块10的第二输出端OUT2至第N输出端OUTN依次输出低电平。
也就是说，在信号输入端CLK通过控制模块10的输入端IN输入的时钟输入信号为低电平信号期间，不论N个控制端CLK1-CLKN输入的是开通控制信号还是关断控制信号，控制模块10的第一输出端OUT1至第N输出端OUTN均输出低电平。
具体地，作为一个示例，如图8-9所示，以M＝N＝3，即本发明实施例的时钟控制电路包括3个控制模块10，其中，每个控制模块10又具有第一输出端OUT1至第三输出端OUT3为例对本发明实施例的时钟控制电路的工作原理进行说明。其中，IN1、IN2和IN3可分别为第一个控制模块10至第三个控制模块10的输入端IN的输入信号，也即为分别与第一个控制模块10至第三个控制模块10对应的信号输入端CLK输入的时钟输入信号，CLK11、CLK21和CLK31可分别为N＝3个控制端即第一个控制端CLK1至第三个控制端CLK3的输入信号，OUT11、OUT21和OUT31可分别为第一个控制模块10的第一输出端OUT1至第三输出端OUT3的输出信号，OUT12、OUT22和OUT32可分别为第二个控制模块10的第一输出端OUT1至第三输出端OUT3的输出信号，OUT13、OUT23和OUT33可分别为第三个控制模块10的第一输出端OUT1至第三输出端OUT3的输出信号，1H可为3个控制端CLK1-CLK3中的每个输入开通控制信号的时间长度，每个输入端IN输入的高电平信号或低电平信号的时间长度可为3个控制端CLK1-CLK3中的每个输入开通控制信号的时间长度的3倍即3H。
其中，当信号输入端CLK通过控制模块10的输入端IN输入的时钟输入信号为高电平时，第一个控制端CLK1至第三个控制端CLK3依次输入开通控制信号即高电平信号，此时，控制模块10的第一输出端OUT1至第三输出端OUT3依次输出高电平信号。
可理解，如图8-9所示，在第一阶段T1，第一个控制模块10和第二个控制模块10的输入端IN输入的时钟输入信号IN1`和IN2为高电平，在第一个控制端CLK1输入开通控制信号即高电平信号时，第二个控制端CLK2和第三个控制端CLK3输入关断控制信号即低电平信号，第一个控制模块10和第二个控制模块10中的第一控制支路L1中的第一晶体管M1导通，从而，第一个控制模块10和第二个控制模块10的输入端IN输入的时钟输入信号即高电平信号分别输出至相应的第一输出端OUT1，即第一个控制模块10的第一输出端OUT1的输出信号OUT11为高电平，第二个控制模块10的第一输出端OUT1的输出信号OUT12为高电平。同理，接下来在第二阶段T2和第三阶段T3，第二个控制端CLK2和第三个控制端CLK3依次输入开通控制信号即高电平信号，则第一个控制模块10和第二个控制模块10的第二输出端OUT2和第三输出端OUT3依次输出高电平信号。
当信号输入端CLK通过控制模块10的输入端IN输入的时钟输入信号为高电平时，三个控制端依次输入开通控制信号，例如当第一个控制端CLK1输入开通控制信号即高电平信号时，第二个控制端CLK2至第三个控制端CLK3输入关断控制信号即低电平信号，此时，在反相器的作用下，控制模块10的第二输出端OUT2至第三输出端OUT3输出低电平信号。
可理解，如图8-9所示，在第一阶段T1，第一个控制模块10和第二个控制模块10的输入端IN输入的时钟输入信号IN1`和IN2为高电平，在第一个控制端CLK1输入开通控制信号即高电平信号时，第二个控制端CLK2和第三个控制端CLK3输入关断控制信号即低电平信号，第一个控制模块10和第二个控制模块10中的第二控制支路L2和第三控制支路L3分别对应的第二晶体管M2和第三晶体管M3关断，此时，由于与第二个控制端CLK2和第三个控制端CLK3分别相连的反相器21的作用，下拉模块20中的第二下拉支路L21至第三下拉支路L31中的第四晶体管M4的控制极接高电平信号，第二下拉支路L21至第三下拉支路L31中的第四晶体管M4导通，进而将下拉模块20的第二输出端OUT21至第三输出端OUT31下拉至第一电源VGL1的电压即低电平电压，从而，与下拉模块20的第二输出端OUT21至第三输出端OUT31相连的第一个控制模块10和第二个控制模块10的第二输出端OUT2至第三输出端OUT3输出低电平。同理，接下来在第二阶段T2，第二个控制端CLK2输入开通控制信号即高电平信号，第一个控制端CLK1和第三个控制端CLK3输入关断控制信号即低电平信号，则第一个控制模块10和第二个控制模块10的第一输出端OUT1和第三输出端OUT3输出低电平信号。在第三阶段T3，第三个控制端CLK3输入开通控制信号即高电平信号，第一个控制端CLK1和第二个控制端CLK2输入关断控制信号即低电平信号，则第一个控制模块10和第二个控制模块10的第一输出端OUT1和第二输出端OUT2输出低电平信号。
当信号输入端CLK通过控制模块10的输入端IN输入的时钟输入信号为低电平时，第一个控制端CLK1至第三个控制端CLK3依次输入开通控制信号即高电平信号，此时，控制模块10的第一输出端OUT1至第三输出端OUT3依次输出低电平信号。
可理解，如图8-9所示，在第一阶段T1，第三个控制模块10的输入端IN输入的时钟输入信号IN3为低电平，在第一个控制端CLK1输入开通控制信号即高电平信号时，第二个控制端CLK2和第三个控制端CLK3输入关断控制信号即低电平信号，第三个控制模块10中的第一控制支路L1中的第一晶体管M1导通，从而，第三个控制模块10的输入端IN输入的时钟输入信号即低电平信号输出至相应的第一输出端OUT1，即第三个控制模块10的第一输出端OUT1的输出信号OUT11为低电平。同理，接下来在第二阶段T2和第三阶段T3，第二个控制端CLK2和第三个控制端CLK3依次输入开通控制信号即高电平信号，则第三个控制模块10的第二输出端OUT2和第三输出端OUT3依次输出低电平信号。
当信号输入端CLK通过控制模块10的输入端IN输入的时钟输入信号为低电平时，三个控制端依次输入开通控制信号，例如当第一个控制端CLK1输入开通控制信号即高电平信号时，第二个控制端CLK2至第三个控制端CLK3输入关断控制信号即低电平信号，此时，在反相器的作用下，控制模块10的第二输出端OUT2至第三输出端OUT3输出低电平信号。
可理解，如图8-9所示，在第一阶段T1，第三个控制模块10的输入端IN输入的时钟输入信号IN3为低电平，在第一个控制端CLK1输入开通控制信号即高电平信号时，第二个控制端CLK2和第三个控制端CLK3输入关断控制信号即低电平信号，第三个控制模块10中的第二控制支路L2和第三控制支路L3分别对应的第二晶体管M2和第三晶体管M3关断，此时，由于与第二个控制端CLK2和第三个控制端CLK3分别相连的反相器21的作用，下拉模块20中的第二下拉支路L21至第三下拉支路L31中的第四晶体管M4的控制极接高电平信号，第二下拉支路L21至第三下拉支路L31中的第四晶体管M4导通，进而将下拉模块20的第二输出端OUT21至第三输出端OUT31下拉至第一电源VGL1的电压即低电平电压，从而，与下拉模块20的第二输出端OUT21至第三输出端OUT31相连的第三个控制模块10的第二输出端OUT2至第三输出端OUT3输出低电平。同理，接下来在第二阶段T2，第二个控制端CLK2输入开通控制信号即高电平信号，第一个控制端CLK1和第三个控制端CLK3输入关断控制信号即低电平信号，则第三个控制模块10的第一输出端OUT1和第三输出端OUT3输出低电平信号。在第三阶段T3，第三个控制端CLK3输入开通控制信号即高电平信号，第一个控制端CLK1和第二个控制端CLK2输入关断控制信号即低电平信号，则第三个控制模块10的第一输出端OUT1和第二输出端OUT2输出低电平信号。
可以理解的是，在信号输入端CLK通过控制模块10的输入端IN输入的时钟输入信号为低电平信号期间，不论3个控制端CLK1-CLK3输入的是开通控制信号还是关断控制信号，控制模块10的第一输出端OUT1至第三输出端OUT3均输出低电平。由此，通过反相器21，可以实现每个控制模块10中的第一输出端OUT1至第三输出端OUT3的负压输出。
另外，根据本发明的一个实施例，栅极驱动电路具有第一级栅极驱动单元30至第N级栅极驱动单元30，每级栅极驱动单元30具有M个时钟信号端CLKK1-CLKKM；时钟控制电路中M个控制模块10分别与M个时钟信号端CLKK1-CLKKM对应，每个控制模块10的第一输出端OUT1至第N输出端OUTN分别连接至第一级栅极驱动单元30至第N级栅极驱动单元30的与该控制模块10对应的时钟信号端。
可理解，M个控制模块10分别与每级栅极驱动单元30的M个时钟信号端CLKK1-CLKKM对应，例如，第一个控制模块10与第一个时钟信号端CLKK1对应，第二个控制模块10与第二个时钟信号端CLKK2对应，第三个控制模块10与第三个时钟信号端CLKK3对应，第M个控制模块10与第M个时钟信号端CLKKM对应，则第一个控制模块10的第一输出端OUT1至第N输出端OUTN分别连接至第一级栅极驱动单元30至第N级栅极驱动单元30的第一个时钟信号端CLKK1，具体地，第一个控制模块10的第一输出端OUT1连接至第一级栅极驱动单元30的第一个时钟信号端CLKK1，第一个控制模块10的第二输出端OUT2连接至第二级栅极驱动单元30的第一个时钟信号端CLKK1，第一个控制模块10的第三输出端OUT3连接至第三级栅极驱动单元30的第一个时钟信号端CLKK1，第一个控制模块10的第N输出端OUTN连接至第N级栅极驱动单元30的第一个时钟信号端CLKK1。
第二个控制模块10的第一输出端OUT1至第N输出端OUTN分别连接至第一级栅极驱动单元30至第N级栅极驱动单元30的第二个时钟信号端CLKK2，具体地，第二个控制模块10的第一输出端OUT1连接至第一级栅极驱动单元30的第二个时钟信号端CLKK2，第二个控制模块10的第二输出端OUT2连接至第二级栅极驱动单元30的第二个时钟信号端CLKK2，第二个控制模块10的第三输出端OUT3连接至第三级栅极驱动单元30的第二个时钟信号端CLKK2，第二个控制模块10的第N输出端OUTN连接至第N级栅极驱动单元30的第二个时钟信号端CLKK2。
直至第M个控制模块10的第一输出端OUT1至第N输出端OUTN分别连接至第一级栅极驱动单元30至第N级栅极驱动单元30的第M个时钟信号端CLKKM，具体地，第M个控制模块10的第一输出端OUT1连接至第一级栅极驱动单元30的第M个时钟信号端CLKKM，第M个控制模块10的第二输出端OUT2连接至第二级栅极驱动单元30的第M个时钟信号端CLKKM，第M个控制模块10的第三输出端OUT3连接至第三级栅极驱动单元30的第M个时钟信号端CLKKM，第M个控制模块10的第N输出端OUTN连接至第N级栅极驱动单元30的第M个时钟信号端CLKKM。
作为一个示例，以M＝N＝3为例，如图8所示，三个控制模块10分别与每级栅极驱动单元30的三个时钟信号端CLKK1-CLKK3对应，例如，第一个控制模块10与第一个时钟信号端CLKK1对应，第二个控制模块10与第二个时钟信号端CLKK2对应，第三个控制模块10与第三个时钟信号端CLKK3对应，则第一个控制模块10的第一输出端OUT1至第三输出端OUT3分别连接至第一级栅极驱动单元30至第三级栅极驱动单元30的第一个时钟信号端CLKK1，具体地，第一个控制模块10的第一输出端OUT1连接至第一级栅极驱动单元30的第一个时钟信号端CLKK1，第一个控制模块10的第二输出端OUT2连接至第二级栅极驱动单元30的第一个时钟信号端CLKK1，第一个控制模块10的第三输出端OUT3连接至第三级栅极驱动单元30的第一个时钟信号端CLKK1。
同理，第二个控制模块10的第一输出端OUT1至第三输出端OUT3分别连接至第一级栅极驱动单元30至第三级栅极驱动单元30的第二个时钟信号端CLKK2，具体地，第二个控制模块10的第一输出端OUT1连接至第一级栅极驱动单元30的第二个时钟信号端CLKK2，第二个控制模块10的第二输出端OUT2连接至第二级栅极驱动单元30的第二个时钟信号端CLKK2，第二个控制模块10的第三输出端OUT3连接至第三级栅极驱动单元30的第二个时钟信号端CLKK2。
第三个控制模块10的第一输出端OUT1至第三输出端OUT3分别连接至第一级栅极驱动单元30至第三级栅极驱动单元30的第三个时钟信号端CLKK3，具体地，第三个控制模块10的第一输出端OUT1连接至第一级栅极驱动单元30的第三个时钟信号端CLKK3，第三个控制模块10的第二输出端OUT2连接至第二级栅极驱动单元30的第三个时钟信号端CLKK3，第三个控制模块10的第三输出端OUT3连接至第三级栅极驱动单元30的第三个时钟信号端CLKK3。
由此，可使用较少的时钟信号通道数量达到较多时钟信号通道数量的作用，例如，可通过(3+3)个时钟信号通道数量达到(3×3)个时钟信号通道数量的作用，进而可合并减少栅极驱动电路面板的时钟信号通道数量。另外，在测试阶段还可减小测试设备的投资，有效降低成本，还可优化外围布局的面积。
需要说明的是，本发明实施例的时钟驱动电路可用于测试装置，还可用于显示面板内部，进而可减少时钟信号通道的数量。
综上，根据本发明实施例提出的时钟控制电路，每个控制模块的输入端与该控制模块的第一输出端至第N输出端之间分别具有第一控制支路至第N控制支路，每个控制模块的第一控制支路至第N控制支路分别受N个控制端控制，每个控制模块用于根据N个控制端输入的开通控制信号分别对第一控制支路至第N控制支路进行控制，以将对应的信号输入端输入的时钟输入信号依次输出至该控制模块的第一输出端至第N输出端，下拉模块的输入端与下拉模块的第一输出端至第N输出端之间分别具有第一下拉支路至第N下拉支路，下拉模块的第一下拉支路至第N下拉支路分别受N个控制端控制，下拉模块用于根据N个控制端输入的关断控制信号分别对第一下拉支路至第N下拉支路进行控制，以将下拉模块的第一输出端至第N输出端下拉至第一电源的电压。由此，本发明实施例的时钟控制电路，可使用较少的时钟信号通道数量达到较多时钟信号通道数量的作用，进而可合并减少栅极驱动电路面板的时钟信号通道数量，例如使用13个时钟信号可达到30个时钟信号的作用。另外，在测试阶段还可减小测试设备的投资，有效降低成本，还可优化外围布局的面积。
基于上述实施例的时钟控制电路，本发明实施例还提出了一种显示面板，包括：栅极驱动电路和前述的时钟控制电路，时钟控制电路与栅极驱动电路相连。
根据本发明的一个实施例，栅极驱动电路具有第一级栅极驱动单元至第N级栅极驱动单元，每级栅极驱动单元具有M个时钟信号端；时钟控制电路中M个控制模块分别与M个时钟信号端对应，每个控制模块的第一输出端至第N输出端分别连接至第一级栅极驱动单元至第N级栅极驱动单元的与该控制模块对应的时钟信号端。
由此，可使用较少的时钟信号通道数量达到较多时钟信号通道数量的作用，例如，可通过(M+N)个时钟信号通道数量达到(M×N)个时钟信号通道数量的作用，进而可合并减少显示面板测试阶段的时钟信号通道数量，同时还可降低成本、优化外围布局的面积。
根据本发明实施例提出的显示面板，通过前述实施例的时钟控制电路，可使用较少的时钟信号通道数量达到较多时钟信号通道数量的作用，进而可减少栅极驱动电路面板的时钟信号通道数量，例如使用13个时钟信号可达到30个时钟信号的作用。另外，在测试阶段还可减小测试设备的投资，有效降低成本，还可优化外围布局的面积。
基于上述实施例的时钟控制电路，本发明实施例还提出了一种测试装置，包括前述的时钟控制电路，其中，时钟控制电路与显示面板的栅极驱动电路相连。
根据本发明的一个实施例，时钟控制电路中M个控制模块分别与栅极驱动电路中的每级栅极驱动单元的M个时钟信号端对应，每个控制模块的第一输出端至第N输出端分别连接至栅极驱动电路中的第一级栅极驱动单元至第N级栅极驱动单元的与该控制模块对应的时钟信号端。
根据本发明实施例提出的测试装置，通过前述实施例的时钟控制电路，可使用较少的时钟信号通道数量达到较多时钟信号通道数量的作用，进而可合并减少栅极驱动电路面板的时钟信号通道数量，例如使用13个时钟信号可达到30个时钟信号的作用。另外，在测试阶段还可减小测试设备的投资，有效降低成本，还可优化外围布局的面积。
基于上述实施例的时钟控制电路，本发明实施例还提出了一种时钟控制电路的控制方法，其中，M个控制模块中的每个控制模块根据N个控制端输入的开通控制信号分别对该控制模块的第一控制支路至第N控制支路进行控制，以将该控制模块对应的信号输入端输入的时钟输入信号依次输出至该控制模块的第一输出端至第N输出端，其中，N、M为大于1的整数；下拉模块根据N个控制端输入的关断控制信号分别对下拉模块的第一下拉支路至第N下拉支路进行控制，以将下拉模块的第一输出端至第N输出端下拉至第一电源的电压。
根据本发明的一个实施例，N个控制端依次输入开通控制信号，以便在一个控制端输入开通控制信号期间其他控制端输入关断控制信号。
其中，开通控制信号可为高电平，关断控制信号可为低电平。
综上，根据本发明实施例提出的时钟控制电路的控制方法，M个控制模块中的每个控制模块根据N个控制端输入的开通控制信号分别对该控制模块的第一控制支路至第N控制支路进行控制，以将该控制模块对应的信号输入端输入的时钟输入信号依次输出至该控制模块的第一输出端至第N输出端，下拉模块根据N个控制端输入的关断控制信号分别对下拉模块的第一下拉支路至第N下拉支路进行控制，以将下拉模块的第一输出端至第N输出端下拉至第一电源的电压。由此，本发明实施例的钟控制电路的控制方法可使用较少的时钟信号通道数量达到较多时钟信号通道数量的作用，进而可合并减少栅极驱动电路面板的时钟信号通道数量，例如使用13个时钟信号可达到30个时钟信号的作用。另外，在测试阶段还可减小测试设备的投资，有效降低成本，还可优化外围布局的面积。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (14)

1.一种时钟控制电路，其特征在于，包括：
M个控制模块，所述M个控制模块分别与M个输入端对应相连，所述每个控制模块具有输入端，所述每个控制模块的输入端与对应的信号输入端相连，所述每个控制模块还具有第一输出端至第N输出端，所述每个控制模块的输入端与该控制模块的第一输出端至所述第N输出端之间分别具有第一控制支路至第N控制支路，所述每个控制模块的第一控制支路至第N控制支路分别受N个控制端控制，所述每个控制模块用于根据所述N个控制端输入的开通控制信号分别对所述第一控制支路至所述第N控制支路进行控制，以将对应的信号输入端输入的时钟输入信号依次输出至该控制模块的第一输出端至第N输出端，其中，N、M为大于1的整数；
下拉模块，所述下拉模块具有输入端，所述下拉模块的输入端与第一电源相连，所述下拉模块具有第一输出端至所述第N输出端，所述下拉模块的输入端与所述下拉模块的第一输出端至所述第N输出端之间分别具有第一下拉支路至第N下拉支路，所述下拉模块的第一下拉支路至第N下拉支路分别受所述N个控制端控制，所述下拉模块用于根据所述N个控制端输入的关断控制信号分别对所述第一下拉支路至所述第N下拉支路进行控制，以将所述下拉模块的第一输出端至第N输出端下拉至所述第一电源的电压。
2.根据权利要求1所述的时钟控制电路，其特征在于，所述每个控制模块中的第一控制支路至第N控制支路分别包括第一晶体管至第N晶体管，所述第一晶体管至第N晶体管的第一极均与所述每个控制模块的输入端相连，所述第一晶体管至第N晶体管的第二极分别与所述每个控制模块的第一输出端至第N输出端对应相连，所述第一晶体管至第N晶体管的控制极分别与所述N个控制端对应相连。
3.根据权利要求1所述的时钟控制电路，其特征在于，所述下拉模块中的第一下拉支路至第N下拉支路中的每个下拉支路包括：
反相器，所述反相器的输入端与所述N个控制端中的一个对应相连；
第N+1晶体管，所述第N+1晶体管的第一极与所述第一电源相连，所述第N+1晶体管的第二极与所述下拉模块的相应输出端相连，所述第N+1晶体管的控制极与所述反相器的输出端相连。
4.根据权利要求3所述的时钟控制电路，其特征在于，所述反相器包括：
第N+2晶体管，所述第N+2晶体管的第一极和控制极与第二电源相连；
第N+3晶体管，所述第N+3晶体管的控制极作为所述反相器的输入端，所述第N+3晶体管的第一极与所述第N+2晶体管的第二极相连后作为所述反相器的输出端，所述第N+3晶体管的第二极与第三电源相连。
5.根据权利要求3所述的时钟控制电路，其特征在于，所述反相器包括：
第N+4晶体管，所述第N+4晶体管的第一极和控制极与第二电源相连；
第N+5晶体管，所述第N+5晶体管的第一极与所述第N+4晶体管的第二极相连，所述第N+5晶体管的第二极与第三电源相连；
第N+6晶体管，所述第N+6晶体管的第一极与所述第二电源相连，所述第N+6晶体管的控制极与所述第N+4晶体管的第二极相连；
第N+7晶体管，所述第N+7晶体管的控制极与所述第N+5晶体管的控制极相连后作为所述反相器的输入端，所述第N+7晶体管的第一极与所述第N+6晶体管的第二极相连后作为所述反相器的输出端，所述第N+7晶体管的第二极与所述第三电源相连。
6.根据权利要求1所述的时钟控制电路，其特征在于，其中，所述N个控制端依次输入所述开通控制信号，以便在一个控制端输入所述开通控制信号期间其他控制端输入所述关断控制信号。
7.根据权利要求1或6所述的时钟控制电路，其特征在于，其中，所述开通控制信号为高电平，所述关断控制信号为低电平。
8.一种显示面板，其特征在于，包括：
栅极驱动电路；
如权利要求1-7中任一项所述的时钟控制电路，所述时钟控制电路与所述栅极驱动电路相连。
9.根据权利要求8所述的显示面板，其特征在于，
所述栅极驱动电路具有第一级栅极驱动单元至第N级栅极驱动单元，每级栅极驱动单元具有M个时钟信号端；
所述时钟控制电路中M个控制模块分别与所述M个时钟信号端对应，所述每个控制模块的第一输出端至第N输出端分别连接至所述第一级栅极驱动单元至第N级栅极驱动单元的与该控制模块对应的时钟信号端。
10.一种测试装置，其特征在于，包括如权利要求1-7中任一项所述的时钟控制电路，其中，所述时钟控制电路与所述显示面板的栅极驱动电路相连。
11.根据权利要求10所述的测试装置，其特征在于，所述时钟控制电路中M个控制模块分别与所述栅极驱动电路中的每级栅极驱动单元的M个时钟信号端对应，所述每个控制模块的第一输出端至第N输出端分别连接至所述栅极驱动电路中的第一级栅极驱动单元至第N级栅极驱动单元的与该控制模块对应的时钟信号端。
12.一种如权利要求1-7中任一项所述的时钟控制电路的控制方法，其特征在于，
M个控制模块中的每个控制模块根据N个控制端输入的开通控制信号分别对该控制模块的第一控制支路至第N控制支路进行控制，以将该控制模块对应的信号输入端输入的时钟输入信号依次输出至该控制模块的第一输出端至第N输出端，其中，N、M为大于1的整数；
下拉模块根据所述N个控制端输入的关断控制信号分别对所述下拉模块的第一下拉支路至所述第N下拉支路进行控制，以将所述下拉模块的第一输出端至第N输出端下拉至第一电源的电压。
13.根据权利要求12所述的时钟控制电路的控制方法，其特征在于，其中，所述N个控制端依次输入所述开通控制信号，以便在一个控制端输入所述开通控制信号期间其他控制端输入所述关断控制信号。
14.根据权利要求12或13所述的时钟控制电路的控制方法，其特征在于，其中，所述开通控制信号为高电平，所述关断控制信号为低电平。
CN201910169366.4A 2019-03-06 2019-03-06 时钟控制电路及其控制方法、显示面板及测试装置 Active CN109741703B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201910169366.4A CN109741703B (zh) 2019-03-06 2019-03-06 时钟控制电路及其控制方法、显示面板及测试装置
US17/040,972 US11170677B2 (en) 2019-03-06 2020-03-03 Clock signal test circuit, control method thereof, display panel and test device
PCT/CN2020/077621 WO2020177688A1 (zh) 2019-03-06 2020-03-03 时钟信号测试电路及其控制方法、显示面板及测试装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910169366.4A CN109741703B (zh) 2019-03-06 2019-03-06 时钟控制电路及其控制方法、显示面板及测试装置

Publications (2)

Publication Number Publication Date
CN109741703A true CN109741703A (zh) 2019-05-10
CN109741703B CN109741703B (zh) 2020-11-10

Family

ID=66369573

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910169366.4A Active CN109741703B (zh) 2019-03-06 2019-03-06 时钟控制电路及其控制方法、显示面板及测试装置

Country Status (3)

Country Link
US (1) US11170677B2 (zh)
CN (1) CN109741703B (zh)
WO (1) WO2020177688A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020177688A1 (zh) * 2019-03-06 2020-09-10 京东方科技集团股份有限公司 时钟信号测试电路及其控制方法、显示面板及测试装置
CN114283719A (zh) * 2021-12-31 2022-04-05 湖北长江新型显示产业创新中心有限公司 开关控制电路及其驱动方法、显示装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110728940B (zh) * 2019-09-17 2020-12-08 深圳市华星光电半导体显示技术有限公司 反相器、goa电路及显示面板

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090158076A1 (en) * 2007-12-13 2009-06-18 Umesh Chandra Chejara Technique to implement clock-gating
CN202210402U (zh) * 2011-09-22 2012-05-02 京东方科技集团股份有限公司 一种驱动单元、显示面板和液晶显示器
CN104793795A (zh) * 2015-04-09 2015-07-22 昆山龙腾光电有限公司 触控感应线路及触控显示面板
CN106128349A (zh) * 2016-08-29 2016-11-16 武汉华星光电技术有限公司 平面显示装置及其扫描驱动电路
CN107316603A (zh) * 2017-08-31 2017-11-03 京东方科技集团股份有限公司 移位寄存单元和显示装置
CN107749276A (zh) * 2017-11-28 2018-03-02 上海天马有机发光显示技术有限公司 一种有机发光显示面板及有机发光显示装置
CN108109566A (zh) * 2017-12-26 2018-06-01 深圳市华星光电技术有限公司 一种检测电路及显示面板
CN207781163U (zh) * 2017-12-08 2018-08-28 昆山龙腾光电有限公司 液晶显示装置
CN109256081A (zh) * 2018-11-16 2019-01-22 京东方科技集团股份有限公司 一种源极驱动电路、显示面板

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101364022B (zh) 2008-09-12 2011-11-16 昆山龙腾光电有限公司 阵列基板及其缺陷检测方法
CN105913822B (zh) * 2016-06-23 2018-07-17 京东方科技集团股份有限公司 Goa信号判断电路及判断方法、栅极驱动电路及显示装置
CN108447450B (zh) * 2018-03-05 2021-01-29 昆山龙腾光电股份有限公司 栅极驱动电路、显示装置以及驱动方法
CN108831360A (zh) * 2018-06-22 2018-11-16 京东方科技集团股份有限公司 栅极驱动信号检测电路、方法和显示装置
CN109741703B (zh) * 2019-03-06 2020-11-10 京东方科技集团股份有限公司 时钟控制电路及其控制方法、显示面板及测试装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090158076A1 (en) * 2007-12-13 2009-06-18 Umesh Chandra Chejara Technique to implement clock-gating
CN202210402U (zh) * 2011-09-22 2012-05-02 京东方科技集团股份有限公司 一种驱动单元、显示面板和液晶显示器
CN104793795A (zh) * 2015-04-09 2015-07-22 昆山龙腾光电有限公司 触控感应线路及触控显示面板
CN106128349A (zh) * 2016-08-29 2016-11-16 武汉华星光电技术有限公司 平面显示装置及其扫描驱动电路
CN107316603A (zh) * 2017-08-31 2017-11-03 京东方科技集团股份有限公司 移位寄存单元和显示装置
CN107749276A (zh) * 2017-11-28 2018-03-02 上海天马有机发光显示技术有限公司 一种有机发光显示面板及有机发光显示装置
CN207781163U (zh) * 2017-12-08 2018-08-28 昆山龙腾光电有限公司 液晶显示装置
CN108109566A (zh) * 2017-12-26 2018-06-01 深圳市华星光电技术有限公司 一种检测电路及显示面板
CN109256081A (zh) * 2018-11-16 2019-01-22 京东方科技集团股份有限公司 一种源极驱动电路、显示面板

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020177688A1 (zh) * 2019-03-06 2020-09-10 京东方科技集团股份有限公司 时钟信号测试电路及其控制方法、显示面板及测试装置
US11170677B2 (en) 2019-03-06 2021-11-09 Boe Technology Group Co., Ltd. Clock signal test circuit, control method thereof, display panel and test device
CN114283719A (zh) * 2021-12-31 2022-04-05 湖北长江新型显示产业创新中心有限公司 开关控制电路及其驱动方法、显示装置
CN114283719B (zh) * 2021-12-31 2023-07-14 湖北长江新型显示产业创新中心有限公司 开关控制电路及其驱动方法、显示装置

Also Published As

Publication number Publication date
US11170677B2 (en) 2021-11-09
WO2020177688A1 (zh) 2020-09-10
CN109741703B (zh) 2020-11-10
US20210090481A1 (en) 2021-03-25

Similar Documents

Publication Publication Date Title
US9666152B2 (en) Shift register unit, gate driving circuit and display device
CN109741703A (zh) 时钟控制电路及其控制方法、显示面板及测试装置
CN106814911B (zh) 触控式电子设备、触控显示装置及阵列基板栅极驱动电路
CN105469763B (zh) 栅极驱动单元、栅极驱动电路及显示装置
CN101783124B (zh) 栅极驱动电路单元、栅极驱动电路及显示装置
CN106940977B (zh) 移位寄存器、阵列基板栅极驱动电路和显示装置
CN105118473B (zh) 移位寄存器单元、移位寄存器及驱动方法、阵列基板
CN102087827B (zh) 移位寄存器
CN101520998B (zh) 可改善画面闪烁的液晶显示器和相关驱动方法
CN108281123A (zh) 移位寄存器单元、栅极驱动电路、显示装置以及驱动方法
CN104732951A (zh) 移位寄存器及其驱动方法、栅极驱动装置、显示面板
CN103680375B (zh) 双向扫描驱动电路
CN101587700B (zh) 液晶显示器及驱动液晶显示器的方法
EP3477646A1 (en) Shift register unit, driving method, gate driving circuit and display apparatus
CN109272921A (zh) 一种栅极驱动电路及其驱动方法、显示面板、显示装置
CN105741742A (zh) 一种移位寄存器单元、栅极驱动电路及其驱动方法
CN108573667A (zh) 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN108877638A (zh) 驱动电路、升压芯片及显示装置
CN104517575A (zh) 移位寄存器及级传栅极驱动电路
CN105976751A (zh) 扫描驱动电路及具有该电路的平面显示装置
CN107221298A (zh) 一种goa电路及液晶显示器
CN109272960A (zh) 栅极驱动电路及显示装置
CN103475213A (zh) 具有多级电荷帮浦的电源电路
CN105096811A (zh) Goa单元、栅极驱动电路及显示装置
CN103854622A (zh) 一种栅极驱动电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant