CN106098101A - 一种移位寄存器、栅极驱动电路及显示装置 - Google Patents

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Abstract

本发明公开了一种移位寄存器、栅极驱动电路及显示装置，包括：输入模块、第一复位模块、节点控制模块、削角控制模块、第一输出模块以及第二输出模块；其中，通过设置削角控制模块，并且通过上述六个模块的相互配合，可以使驱动信号输出端输出的扫描信号的电位发生改变，以形成具有削角波形的扫描信号，当将该具有削角波形的扫描信号依次通过各行栅线输入到对应行中的各像素单元时，可以使跳变电压△Vp减小，从而改善显示面板的闪烁、残像等现象，提高显示面板的显示品质。

Description

一种移位寄存器、栅极驱动电路及显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种移位寄存器、栅极驱动电路及显示装置。
背景技术
随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。其中，阵列基板行驱动(Gate Driver on Array，GOA)技术将薄膜晶体管(Thin FilmTransistor，TFT)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省去栅极集成电路(Integrated Circuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间，不仅可以在材料成本和制备工艺两方面降低产品成本，而且可以使显示面板做到两边对称和窄边框的美观设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。
一般的栅极驱动电路均是由多个级联的移位寄存器组成，各级移位寄存器的驱动信号输出端分别对应连接一条栅线，通过各级移位寄存器实现依次向显示面板上的各行栅线输入扫描信号。其中，各行栅线与显示面板中用于控制像素电极充电的显示晶体管的栅极相连，并控制是否导通这些显示晶体管，以控制是否对像素电极进行充电。然而，现有的栅极驱动电路不能轻易实现输出具有削角波形的扫描信号，使得显示晶体管从导通到关闭的瞬间，由于显示晶体管中栅极和漏极之间产生的耦合电容较大，造成像素电极上的电压产生的跳变电压△Vp较大，从而导致显示面板在显示画面时出现闪烁、残像等问题。
发明内容
本发明实施例提供一种移位寄存器、栅极驱动电路及显示装置，用以输出具有削角波形的扫描信号，可以降低显示面板的闪烁、残像等问题。
因此，本发明实施例提供了一种移位寄存器，包括：输入模块、第一复位模块、节点控制模块、削角控制模块、第一输出模块以及第二输出模块；其中，
所述输入模块的第一端与输入信号端相连，第二端与第一节点相连；所述输入模块用于在所述输入信号端的控制下将所述输入信号端的信号提供给所述第一节点；
所述第一复位模块的第一端与复位信号端相连，第二端与所述第一节点相连，第三端与参考信号端相连；所述第一复位模块用于在所述复位信号端的控制下将所述参考信号端的信号提供给所述第一节点；
所述节点控制模块的第一端与所述第一节点相连，第二端与第二节点相连；所述节点控制模块用于控制所述第一节点的电位与所述第二节点的电位相反；
所述削角控制模块的第一端与第一时钟信号端相连，第二端与第二时钟信号端相连，第三端与第一削角控制信号端相连，第四端与第二削角控制信号端相连，第五端与所述第一输出模块的第一端相连；所述削角控制模块用于在所述第一削角控制信号端的控制下将所述第一时钟信号端的信号提供给所述第一输出模块的第一端，在所述第二削角控制信号端的控制下将所述第二时钟信号端的信号提供给所述第一输出模块的第一端；其中，所述第一时钟信号端的信号的电压幅度与所述第二时钟信号端的信号的电压幅度不相同；
所述第一输出模块的第二端与所述第一节点相连，第三端与所述移位寄存器的驱动信号输出端相连；所述第一输出模块用于在所述第一节点的控制下将所述第一输出模块的第一端的信号提供给所述驱动信号输出端，以及在所述第一节点处于浮接状态时，保持所述第一节点与所述驱动信号输出端之间的电压差稳定；
所述第二输出模块的第一端与所述参考信号端相连，第二端与所述第二节点相连，第三端与所述驱动信号输出端相连；所述第二输出模块用于在所述第二节点的控制下将所述参考信号端的信号提供给所述驱动信号输出端。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述节点控制模块包括：第一控制子模块和第二控制子模块；其中，
所述第一控制子模块的第一端与所述参考信号端相连，第二端与所述第一节点相连，第三端与所述第二节点相连；所述第一控制子模块用于在所述第二节点的控制下将所述参考信号端的信号提供给所述第一节点；
所述第二控制子模块的第一端与第三时钟信号端相连，第二端与所述参考信号端相连，第三端与所述第一节点相连，第四端与所述第二节点相连；所述第二控制子模块用于仅在所述第三时钟信号端的控制下将所述第三时钟信号端的信号提供给所述第二节点，在所述第三时钟信号端和所述第一节点的共同控制下使所述第三时钟信号端与所述第二节点之间断路，在所述第一节点的控制下使所述第三时钟信号端与所述第二节点之间断路，以及在所述第一节点的控制下将所述参考信号端的信号提供给所述第二节点。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第一控制子模块包括：第一开关晶体管；其中，
所述第一开关晶体管的栅极与所述第二节点相连，源极与所述参考信号端相连，漏极与所述第一节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第二控制子模块包括：第二开关晶体管、第三开关晶体管、第四开关晶体管和第五开关晶体管；其中，
所述第二开关晶体管的栅极和源极均与所述第三时钟信号端相连，漏极分别与所述第三开关晶体管的栅极、以及所述第四开关晶体管的漏极相连；
所述第三开关晶体管的源极与所述第三时钟信号端相连，漏极与所述第二节点相连；
所述第四开关晶体管的栅极与所述第一节点相连，源极与所述参考信号端相连；
所述第五开关晶体管的栅极与所述第一节点相连，源极与所述参考信号端相连，漏极与所述第二节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述输入模块包括：第六开关晶体管；其中，
所述第六开关晶体管的栅极和源极均与所述输入信号端相连，漏极与所述第一节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第一复位模块包括：第七开关晶体管；其中，
所述第七开关晶体管的栅极与所述复位信号端相连，源极与所述参考信号端相连，漏极与所述第一节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述削角控制模块包括：第八开关晶体管和第九开关晶体管；其中，
所述第八开关晶体管的栅极与所述第一削角控制信号端相连，源极与所述第一时钟信号端相连，漏极与所述第一输出模块的第一端相连；
所述第九开关晶体管的栅极与所述第二削角控制信号端相连，源极与所述第二时钟信号端相连，漏极与所述第一输出模块的第一端相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第一输出模块包括：第十开关晶体管和电容；其中，
所述第十开关晶体管的栅极与所述第一节点相连，源极与所述第一输出模块的第一端相连，漏极与所述驱动信号输出端相连；
所述电容的第一端与所述第一节点相连，第二端与所述驱动信号输出端相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第二输出模块包括：第十一开关晶体管；其中，
所述第十一开关晶体管的栅极与所述第二节点相连，源极与所述参考信号端相连，漏极与所述驱动信号输出端相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，还包括：第二复位模块；其中，
所述第二复位模块的第一端与所述复位信号端相连，第二端与所述参考信号端相连，第三端与所述驱动信号输出端相连；所述第二复位模块用于在所述复位信号端的控制下将所述参考信号端的信号提供给所述驱动信号输出端。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第二复位模块包括：第十二开关晶体管；其中，
所述第十二开关晶体管的栅极与所述复位信号端相连，源极与所述参考信号端相连，漏极与所述驱动信号输出端相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，还包括：第一稳定模块；其中，
所述第一稳定模块的第一端与所述第三时钟信号端相连，第二端与所述输入信号端相连，第三端与所述第一节点相连；所述第一稳定模块用于在所述第三时钟信号端的控制下将所述输入信号端的信号提供给所述第一节点。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第一稳定模块包括：第十三开关晶体管；其中，
所述第十三开关晶体管的栅极与所述第三时钟信号端相连，源极与所述输入信号端相连，漏极与所述第一节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，还包括：第二稳定模块；其中，
所述第二稳定模块的第一端与所述第三时钟信号端相连，第二端与所述参考信号端相连，第三端与所述驱动信号输出端相连；所述第二稳定模块用于在所述第三时钟信号端的控制下将所述参考信号端的信号提供给所述驱动信号输出端。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第二稳定模块包括：第十四开关晶体管；其中，
所述第十四开关晶体管的栅极与所述第三时钟信号端相连，源极与所述参考信号端相连，漏极与所述驱动信号输出端相连。
相应地，本发明实施例还提供了一种栅极驱动电路，包括级联的多个本发明实施例提供的上述任一种移位寄存器；其中，
第一级移位寄存器的输入信号端与帧触发信号端相连；
除第一级移位寄存器之外，其余各级移位寄存器的输入信号端分别与上一级移位寄存器的驱动信号输出端相连；
除最后一级移位寄存器之外，其余各级移位寄存器的复位信号端分别与下一级移位寄存器的驱动信号输出端相连。
相应地，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述的栅极驱动电路。
本发明实施例提供的上述移位寄存器、栅极驱动电路及显示装置，包括：输入模块、第一复位模块、节点控制模块、削角控制模块、第一输出模块以及第二输出模块；其中，输入模块用于在输入信号端的控制下将输入信号端的信号提供给第一节点；第一复位模块用于在复位信号端的控制下将参考信号端的信号提供给第一节点；节点控制模块用于控制第一节点的电位与第二节点的电位相反；削角控制模块用于在第一削角控制信号端的控制下将第一时钟信号端的信号提供给第一输出模块的第一端，在第二削角控制信号端的控制下将第二时钟信号端的信号提供给第一输出模块的第一端；其中，第一时钟信号端的信号的电压幅度与第二时钟信号端的信号的电压幅度不相同；第一输出模块用于在第一节点的控制下将第一输出模块的第一端的信号提供给驱动信号输出端，以及在第一节点处于浮接状态时，保持第一节点与驱动信号输出端之间的电压差稳定；第二输出模块用于在第二节点的控制下将参考信号端的信号提供给驱动信号输出端。本发明实施例提供的上述移位寄存器、栅极驱动电路及显示装置，通过设置削角控制模块，并且通过上述六个模块的相互配合，可以使驱动信号输出端输出的扫描信号的电位发生改变，以形成具有削角波形的扫描信号，当将该具有削角波形的扫描信号依次通过各行栅线输入到对应行中的各像素单元时，可以使跳变电压△Vp减小，从而改善显示面板的闪烁、残像等现象，提高显示面板的显示品质。
附图说明
图1a为本发明实施例提供的移位寄存器的结构示意图之一；
图1b为本发明实施例提供的移位寄存器的结构示意图之二；
图2a为本发明实施例提供的移位寄存器的结构示意图之三；
图2b为本发明实施例提供的移位寄存器的结构示意图之四；
图3a为本发明实施例提供的移位寄存器的具体结构示意图之一；
图3b为本发明实施例提供的移位寄存器的具体结构示意图之二；
图4a为本发明实施例提供的移位寄存器的具体结构示意图之三；
图4b为本发明实施例提供的移位寄存器的具体结构示意图之四；
图5a为图4a提供的移位寄存器的电路时序图；
图5b为图4b提供的移位寄存器的电路时序图；
图6为本发明实施例提供的栅极驱动电路的结构示意图。
具体实施方式
下面结合附图，对本发明实施例提供的移位寄存器、栅极驱动电路及显示装置的具体实施方式进行详细地说明。
本发明实施例提供的一种移位寄存器，如图1a所示，包括：输入模块1、第一复位模块2、节点控制模块3、削角控制模块4、第一输出模块5以及第二输出模块6；其中，
输入模块1的第一端与输入信号端Input相连，第二端与第一节点A相连；输入模块1用于在输入信号端Input的控制下将输入信号端Input的信号提供给第一节点A；
第一复位模块2的第一端与复位信号端Reset相连，第二端与第一节点A相连，第三端与参考信号端VSS相连；第一复位模块2用于在复位信号端Reset的控制下将参考信号端VSS的信号提供给第一节点A；
节点控制模块3的第一端与第一节点A相连，第二端与第二节点B相连；节点控制模块3用于控制第一节点A的电位与第二节点B的电位相反；
削角控制模块4的第一端与第一时钟信号端CK1相连，第二端与第二时钟信号端CK2相连，第三端与第一削角控制信号端CS1相连，第四端与第二削角控制信号端CS2相连，第五端与第一输出模块5的第一端相连；削角控制模块4用于在第一削角控制信号端CS1的控制下将第一时钟信号端CK1的信号提供给第一输出模块5的第一端，在第二削角控制信号端CS2的控制下将第二时钟信号端CK2的信号提供给第一输出模块5的第一端；其中，第一时钟信号端CK1的信号的电压幅度与第二时钟信号端CK2的信号的电压幅度不相同；
第一输出模块5的第二端与第一节点A相连，第三端与移位寄存器的驱动信号输出端Output相连；第一输出模块5用于在第一节点A的控制下将第一输出模块5的第一端的信号提供给驱动信号输出端Output，以及在第一节点A处于浮接状态时，保持第一节点A与驱动信号输出端Output之间的电压差稳定；
第二输出模块6的第一端与参考信号端VSS相连，第二端与第二节点B相连，第三端与驱动信号输出端Output相连；第二输出模块6用于在第二节点B的控制下将参考信号端VSS的信号提供给驱动信号输出端Output。
本发明实施例提供的上述移位寄存器，包括：输入模块、第一复位模块、节点控制模块、削角控制模块、第一输出模块以及第二输出模块；其中，输入模块用于在输入信号端的控制下将输入信号端的信号提供给第一节点；第一复位模块用于在复位信号端的控制下将参考信号端的信号提供给第一节点；节点控制模块用于控制第一节点的电位与第二节点的电位相反；削角控制模块用于在第一削角控制信号端的控制下将第一时钟信号端的信号提供给第一输出模块的第一端，在第二削角控制信号端的控制下将第二时钟信号端的信号提供给第一输出模块的第一端；其中，第一时钟信号端的信号的电压幅度与第二时钟信号端的信号的电压幅度不相同；第一输出模块用于在第一节点的控制下将第一输出模块的第一端的信号提供给驱动信号输出端，以及在第一节点处于浮接状态时，保持第一节点与驱动信号输出端之间的电压差稳定；第二输出模块用于在第二节点的控制下将参考信号端的信号提供给驱动信号输出端。本发明实施例提供的上述移位寄存器，通过设置削角控制模块，并且通过上述六个模块的相互配合，可以使驱动信号输出端输出的扫描信号的电位发生改变，以形成具有削角波形的扫描信号，当将该具有削角波形的扫描信号依次通过各行栅线输入到对应行中的各像素单元时，可以使跳变电压△Vp减小，从而改善显示面板的闪烁、残像等现象，提高显示面板的显示品质。
需要说明的是，在本发明实施例提供的上述移位寄存器中，第一时钟信号端的信号与第二时钟信号端的信号相位相反。
在具体实施时，第一时钟信号端的信号的电压幅度与第二时钟信号端的信号的电压幅度的差异越大，得到的扫描信号的削角幅度越大。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2a和图2b所示，节点控制模块3具体可以包括：第一控制子模块31和第二控制子模块32；其中，
第一控制子模块31的第一端与参考信号端VSS相连，第二端与第一节点A相连，第三端与第二节点B相连；第一控制子模块31用于在第二节点B的控制下将参考信号端VSS的信号提供给第一节点A；
第二控制子模块32的第一端与第三时钟信号端CK3相连，第二端与参考信号端VSS相连，第三端与第一节点A相连，第四端与第二节点B相连；第二控制子模块32用于仅在第三时钟信号端CK3的控制下将第三时钟信号端CK3的信号提供给第二节点B，在第三时钟信号端CK3和第一节点A的共同控制下使第三时钟信号端CK3与第二节点B之间断路，在第一节点A的控制下使第三时钟信号端CK3与第二节点B之间断路，以及在第一节点A的控制下将参考信号端VSS的信号提供给第二节点B。
进一步地，当驱动信号输出端Output输出完成后，为了进一步保证驱动信号输出端Output的电位能够及时与输入信号端Input的有效脉冲信号的电位相反，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图1b和图2b所示，还包括：第二复位模块7；其中，
第二复位模块7的第一端与复位信号端Reset相连，第二端与参考信号端VSS相连，第三端与驱动信号输出端Output相连；第二复位模块7用于在复位信号端Reset的控制下将参考信号端VSS的信号提供给驱动信号输出端Output。
进一步地，为了使第一节点A的电位处于稳定状态，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图1b和图2b所示，还包括：第一稳定模块8；其中，
第一稳定模块8的第一端与第三时钟信号端CK3相连，第二端与输入信号端Input相连，第三端与第一节点A相连；第一稳定模块8用于在第三时钟信号端CK3的控制下将输入信号端Input的信号提供给第一节点A。
进一步地，为了使驱动信号输出端Output处于稳定状态，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图1b和图2b所示，还包括：第二稳定模块9；其中，
第二稳定模块9的第一端与第三时钟信号端CK3相连，第二端与参考信号端VSS相连，第三端与驱动信号输出端Output相连；第二稳定模块9用于在第三时钟信号端CK3的控制下将参考信号端VSS的信号提供给驱动信号输出端Output。
下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例是为了更好的解释本发明，但不限制本发明。
具体地，在本发明实施例提供的上述移位寄存器中，如图3a至图4b所示，第一控制子模块31具体可以包括：第一开关晶体管M1；其中，
第一开关晶体管M1的栅极与第二节点B相连，源极与参考信号端VSS相连，漏极与第一节点A相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当输入信号端Input的有效脉冲信号为高电位时，如图3a和图4a所示，第一开关晶体管M1可以为N型开关晶体管；或者，当输入信号端Input的有效脉冲信号为低电位时，如图3b和图4b所示，第一开关晶体管M1也可以为P型开关晶体管，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当第一开关晶体管在第二节点的控制下处于导通状态时，将参考信号端的信号提供给第一节点。
以上仅是举例说明移位寄存器中第一控制子模块的具体结构，在具体实施时，第一控制子模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a至图4b所示，第二控制子模块32具体可以包括：第二开关晶体管M2、第三开关晶体管M3、第四开关晶体管M4和第五开关晶体管M5；其中，
第二开关晶体管M2的栅极和源极均与第三时钟信号端CK3相连，漏极分别与第三开关晶体管M3的栅极、以及第四开关晶体管M4的漏极相连；
第三开关晶体管M3的源极与第三时钟信号端CK3相连，漏极与第二节点B相连；
第四开关晶体管M4的栅极与第一节点A相连，源极与参考信号端VSS相连；
第五开关晶体管M5的栅极与第一节点A相连，源极与参考信号端VSS相连，漏极与第二节点B相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当输入信号端Input的有效脉冲信号为高电位时，如图3a和图4a所示，第二开关晶体管M2、第三开关晶体管M3、第四开关晶体管M4和第五开关晶体管M5可以为N型开关晶体管；或者，当输入信号端Input的有效脉冲信号为低电位时，如图3b和图4b所示，第二开关晶体管M2、第三开关晶体管M3、第四开关晶体管M4和第五开关晶体管M5可以为P型开关晶体管，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当第二开关晶体管在第三时钟信号端的控制下处于导通状态时，将第三时钟信号端的信号提供给第三开关晶体管的栅极；当第三开关晶体管在其栅极的信号的控制下处于导通状态时，将第三时钟信号端的信号提供给第二节点；当第四开关晶体管在第一节点的控制下处于导通状态时，将参考信号端的信号提供给第三开关晶体管的栅极；当第五开关晶体管在第一节点的控制下处于导通状态时，将参考信号端的信号提供给第二节点。
在具体实施时，在本发明实施例提供的上述移位寄存器中，在工艺制备时一般将第五开关晶体管的尺寸设置的比第三开关晶体管的尺寸大，这样设置使得当输入信号端为有效脉冲信号时，第一节点的电位为输入信号端的有效脉冲信号的电位，可以使第五开关晶体管在第一节点的控制下将参考信号端的信号提供给第二节点的速率大于第三开关晶体管在其栅极的信号的控制下将第三时钟信号端的信号提供给第二节点的速率，从而保证在此阶段第二节点的电位与第一节点的电位相反。
以上仅是举例说明移位寄存器中第二控制子模块的具体结构，在具体实施时，第二控制子模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，在本发明实施例提供的上述移位寄存器中，如图3a至图4b所示，输入模块1具体可以包括：第六开关晶体管M6；其中，
第六开关晶体管M6的栅极和源极均与输入信号端Input相连，漏极与第一节点A相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当输入信号端Input的有效脉冲信号为高电位时，如图3a和图4a所示，第六开关晶体管M6可以为N型开关晶体管；或者，当输入信号端Input的有效脉冲信号为低电位时，如图3b和图4b所示，第六开关晶体管M6也可以为P型开关晶体管，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当第一开关晶体管在输入信号端的控制下处于导通状态时，将输入信号端的信号提供给第一节点。
以上仅是举例说明移位寄存器中输入模块的具体结构，在具体实施时，输入模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，在本发明实施例提供的上述移位寄存器中，如图3a至图4b所示，第一复位模块2具体可以包括：第七开关晶体管M7；其中，
第七开关晶体管M7的栅极与复位信号端Reset相连，源极与参考信号端VSS相连，漏极与第一节点A相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a至图4b所示，第七开关晶体管M7可以为N型开关晶体管，也可以为P型开关晶体管，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当第七开关晶体管在复位信号端的控制下处于导通状态时，并将参考信号端的信号提供给第一节点。
以上仅是举例说明移位寄存器中第一复位模块的具体结构，在具体实施时，第一复位模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，在本发明实施例提供的上述移位寄存器中，如图3a至图4b所示，削角控制模块具体可以包括：第八开关晶体管M8和第九开关晶体管M9；其中，
第八开关晶体管M8的栅极与第一削角控制信号端CS1相连，源极与第一时钟信号端CK1相连，漏极与第一输出模块5的第一端相连；
第九开关晶体管M9的栅极与第二削角控制信号端CS2相连，源极与第二时钟信号端CK2相连，漏极与第一输出模块5的第一端相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a至图4b所示，第八开关晶体管M8和第九开关晶体管M9可以为N型开关晶体管，也可以为P型开关晶体管，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当第八开关晶体管在第一削角控制信号端的控制下处于导通状态时，将第一时钟信号端的信号提供给第一输出模块的第一端；当第九开关晶体管在第二削角控制信号端的控制下处于导通状态时，将第二时钟信号端的信号提供给第一输出模块的第一端。
在具体实施时，在本发明实施例提供的上述移位寄存器中，第一削角控制信号端的信号和第二削角控制信号端的信号分别为与第一时钟信号端的信号周期相同、占空比不同的时钟信号。第一削角控制信号端的信号与第二削角控制信号端的信号的相位相反，并且第一削角控制信号端的信号和第二削角控制信号端的信号的占空比之和为1。
当输入信号端的有效脉冲信号为高电位时，第一削角控制信号端的信号的上升沿与第一时钟信号端的信号的上升沿对齐，以及第一削角控制信号端的信号的占空比小于第一时钟信号端的信号的占空比，且第一削角控制信号端的信号的占空比大于第一时钟信号端的信号的占空比的
当输入信号端的有效脉冲信号为低电位时，第二削角控制信号端的信号的上升沿与第一时钟信号端的信号的下降沿对齐，第二削角控制信号端的信号的占空比小于第一时钟信号端的信号的占空比，且第二削角控制信号端的信号的占空比大于第一时钟信号端的信号的占空比的
在具体实施时，在本发明实施例提供的上述移位寄存器中，在第一削角控制信号端的一个周期内，当第一削角控制信号端的信号的占空比越接近第一时钟信号端的信号的占空比时，驱动信号输出端输出的扫描信号中削角的宽度越小。
以上仅是举例说明移位寄存器中削角控制模块的具体结构，在具体实施时，削角控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，在本发明实施例提供的上述移位寄存器中，如图3a至图4b所示，第一输出模块5具体可以包括：第十开关晶体管M10和电容C；其中，
第十开关晶体管M10的栅极与第一节点A相连，源极与第一输出模块5的第一端相连，漏极与驱动信号输出端Output相连；
电容C的第一端与第一节点A相连，第二端与驱动信号输出端Output相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当输入信号端Input的有效脉冲信号为高电位时，如图3a和图4a所示，第十开关晶体管M10可以为N型开关晶体管；或者，当输入信号端Input的有效脉冲信号为低电位时，如图3b和图4b所示，第十开关晶体管M10也可以为P型开关晶体管，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当第十开关晶体管在第一节点的控制下处于导通状态时，将第一输出模块的第一端的信号提供给驱动信号输出端；当第一节点处于浮接状态时，由于电容的自举作用可以保持电容两端的电压差稳定，即保持第一节点与驱动信号输出端之间的电压差稳定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当第八开关晶体管在第一削角控制信号端的控制下处于导通状态时，将具有电压幅度VCK1的第一时钟信号端的信号提供给第十开关晶体管的源极，当第十开关晶体管在第一节点的控制下处于导通状态时，将其源极具有电压幅度VCK1的信号提供给驱动信号输出端；当第九开关晶体管在第二削角控制信号端的控制下处于导通状态时，将具有电压幅度VCK2的第二时钟信号端的信号提供给第十开关晶体管的源极，当第十开关晶体管在第一节点的控制下处于导通状态时，将其源极具有电压幅度VCK2的信号提供给驱动信号输出端。
以上仅是举例说明移位寄存器中第一输出模块的具体结构，在具体实施时，第一输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，在本发明实施例提供的上述移位寄存器中，如图3a至图4b所示，第二输出模块6具体可以包括：第十一开关晶体管M11；其中，
第十一开关晶体管M11的栅极与第二节点B相连，源极与参考信号端VSS相连，漏极与驱动信号输出端Output相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当输入信号端Input的有效脉冲信号为高电位时，如图3a和图4a所示，第十一开关晶体管M11可以为N型开关晶体管；或者，当输入信号端Input的有效脉冲信号为低电位时，如图3b和图4b所示，第十一开关晶体管M11也可以为P型开关晶体管，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当第十一开关晶体管在第二节点的控制下处于导通状态时，将参考信号端的信号提供给驱动信号输出端。
以上仅是举例说明移位寄存器中第二输出模块的具体结构，在具体实施时，第二输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图4a和图4b所示，第二复位模块7具体可以包括：第十二开关晶体管M12；其中，
第十二开关晶体管M12的栅极与复位信号端Reset相连，源极与参考信号端VSS相连，漏极与驱动信号输出端Output相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图4a所示，第十二开关晶体管M12可以为N型开关晶体管；或者，如图4b所示，第十二开关晶体管M12也可以为P型开关晶体管，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当第十二开关晶体管在复位信号端的控制下处于导通状态时，并将参考信号端的信号提供给驱动信号输出端。
以上仅是举例说明移位寄存器中第二复位模块的具体结构，在具体实施时，第二复位模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图4a和图4b所示，第一稳定模块8具体可以包括：第十三开关晶体管；其中，
第十三开关晶体管M13的栅极与第三时钟信号端CK3相连，源极与输入信号端Input相连，漏极与第一节点A相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当输入信号端Input的有效脉冲信号为高电位时，如图4a所示，第十三开关晶体管M13可以为N型开关晶体管；或者，当输入信号端Input的有效脉冲信号为低电位时，如图4b所示，第十三开关晶体管M13可以为P型开关晶体管，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当第十三开关晶体管在第三时钟信号端的控制下处于导通状态时，并将输入信号端的信号提供给第一节点。
以上仅是举例说明移位寄存器中第一稳定模块的具体结构，在具体实施时，第一稳定模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图4a和图4b所示，第二稳定模块9具体可以包括：第十四开关晶体管M14；其中，
第十四开关晶体管M14的栅极与第三时钟信号端CK3相连，源极与参考信号端VSS相连，漏极与驱动信号输出端Output相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当输入信号端Input的有效脉冲信号为高电位时，如图4a所示，第十四开关晶体管M14可以为N型开关晶体管；或者，当输入信号端Input的有效脉冲信号为低电位时，如图4b所示，第十四开关晶体管M14可以为P型开关晶体管，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当第十四开关晶体管M14在第三时钟信号端的控制下处于导通状态时，并将参考信号端的信号提供给驱动信号输出端。
以上仅是举例说明移位寄存器中第二稳定模块的具体结构，在具体实施时，第二稳定模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
较佳地，为了降低制备工艺，在具体实施时，在本发明实施例提供的上述移位寄存器中，当输入信号端Input的有效脉冲电位为高电位时，如图3a和图4a所示，所有开关晶体管均可以为N型开关晶体管；或者，当输入信号端Input的有效脉冲电位为低电位时，如图3b和图4b所示，所有开关晶体管均可以为P型开关晶体管，在此不作限定。
进一步的，在具体实施时，在本发明实施例提供的上述移位寄存器中，N型开关晶体管在高电位作用下导通，在低电位作用下截止；P型开关晶体管在高电位作用下截止，在低电位作用下导通。
需要说明的是，本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal OxideScmiconductor)，在此不作限定。在具体实施中，这些开关晶体管的源极和漏极根据开关晶体管类型以及信号端的信号的不同，其功能可以互换，在此不做具体区分。
下面结合电路时序图对本发明实施例提供的上述移位寄存器的工作过程作以描述。其中，以第一时钟信号端的电压幅度大于第二时钟信号端的电压幅度为例进行说明。下述描述中以1表示高电位信号，0表示低电位信号，其中，1和0代表其逻辑电位，仅是为了更好的解释本发明实施例提供的上述移位寄存器的工作过程，而不是在具体实施时施加在各开关晶体管的栅极上的电位。
实施例一、
以图4a所示的移位寄存器的结构为例对其工作过程作以描述，其中，在图4a所示的移位寄存器中，所有开关晶体管均为N型开关晶体管，第一时钟信号端CK1的电压幅度VCK1与第二时钟信号端CK2的电压幅度VCK2不相同，参考信号端VSS的电位为低电位，对应的输入输出时序图如图5a所示。具体地，选取如图5a所示的输入输出时序图中的T1、T2、T3、T4和T5五个阶段。
在T1阶段，Input＝1，Reset＝0，CK1＝0，CK2＝0，CK3＝1，CS1＝0，CS2＝1。
由于Reset＝0，因此第七开关晶体管M7和第十二开关晶体管M12均截止；由于Input＝1，因此第六开关晶体管M6导通；由于第六开关晶体管M6导通并将输入信号端Input的高电位的信号提供给第一节点A，因此第一节点A的电位为高电位，电容C开始充电；由于CK3＝1，因此第二开关晶体管M2、第十三开关晶体管M13和第十四开关晶体管M14均导通；由于第十三开关晶体管M13导通，并将输入信号端Input的高电位的信号提供给第一节点A，以进一步保证第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第四开关晶体管M4、第五开关晶体管M5和第十开关晶体管M10均导通；由于第四开关晶体管M4导通并将参考信号端VSS的低电位的信号提供给第三开关晶体管M3的栅极，保证第三开关晶体管M3处于截止状态，以不影响第二节点B的电位；由于第五开关晶体管M5导通并将参考信号端VSS的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第一开关晶体管M1和第十一开关晶体管M11均截止；由于CS1＝0，因此第八开关晶体管M8截止；由于CS2＝1，因此第九开关晶体管M9导通；由于第九开关晶体管M9导通并将第二时钟信号端CK2的低电位的信号提供给第十开关晶体管M10的源极；由于第十开关晶体管M10导通并其源极的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号；由于第十四开关晶体管M14导通并将参考信号端VSS的低电位的信号提供给驱动信号输出端Output，以进一步保证驱动信号输出端Output输出低电位的扫描信号。
在T2阶段，Input＝0，Reset＝0，CK1＝1，CK2＝1，CK3＝0，CS1＝1，CS2＝0。
由于Input＝0，因此第六开关晶体管M6截止；由于Reset＝0，因此第七开关晶体管M7和第十二开关晶体管M12均截止；由于CK3＝0，因此第二开关晶体管M2、第十三开关晶体管M13和第十四开关晶体管M14均截止；因此第一节点A处于浮接状态，由于第一节点A处于浮接状态，由于电容C的自举作用，可以维持电容C两端的电压差稳定，因此第一节点A的电位保持为高电位，以保证第四开关晶体管M4、第五开关晶体管M5和第十开关晶体管M10均导通；由于第四开关晶体管M4导通并将参考信号端VSS的低电位的信号提供给第三开关晶体管M3的栅极，以保证第三开关晶体管M3截止；由于第五开关晶体管M5导通并将参考信号端VSS的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第一开关晶体管M1和第十一开关晶体管M11均截止；由于CS2＝0，因此第九开关晶体管M9截止；由于CS1＝1，因此第八开关晶体管M8导通；由于第八开关晶体管M8导通并将第一时钟信号端CK1的高电位的电压幅度为VCK1的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的电压幅度为VCK1的扫描信号；由于电容C的自举作用，为了维持电容C两端的电压差稳定，因此第一节点A的电位被进一步拉高，保证第十开关晶体管M10完全导通，以将第一时钟信号端CK1的高电位的电压幅度为VCK1的信号提供给驱动信号输出端Output。
之后，Input＝0，Reset＝0，CK1＝1，CK2＝1，CK3＝0，CS1＝0，CS2＝1。
由于CS1＝0，因此第八开关晶体管M8截止；由于CS2＝1，因此第九开关晶体管M9导通；由于第九开关晶体管M9导通并将第二时钟信号端CK2的高电位的电压幅度为VCK2的信号提供给第十开关晶体管M10的源极；由于第二开关晶体管M2、第六开关晶体管M6、第七开关晶体管M7和第十三开关晶体管M13均截止，因此第一节点A仍处于浮接状态；并且由于电容C的自举作用，为了维持电容C两端的电压差稳定，因此第一节点A的电位仍被进一步拉高，以保证第十开关晶体管M10完全导通；由于第十开关晶体管M10导通并将第一时钟信号端CK1的高电位的电压幅度为VCK2的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的电压幅度为VCK2的扫描信号。
在T3阶段，Input＝0，Reset＝1，CK1＝0，CK2＝0，CK3＝1，CS1＝0，CS2＝1。
由于Input＝0，因此第六开关晶体管M6截止；由于Reset＝1，因此第七开关晶体管M7和第十二开关晶体管M12均导通；由于第七开关晶体管M7导通并将参考信号端VSS的低电位的信号提供给第一节点A，因此第一节点A的电位为低电位；由于CK3＝1，因此第二开关晶体管M2、第十三开关晶体管M13和第十四开关晶体管M14均导通；由于第十三开关晶体管M13导通并将输入信号端Input的低电位的信号提供给第一节点A，以进一步保证第一节点A为低电位；由于第一节点A的电位为低电位，因此第四开关晶体管M4、第五开关晶体管M5和第十开关晶体管M10均截止；由于第二开关晶体管M2导通并将第三时钟信号端CK3的高电位的信号提供给第三开关晶体管M3的栅极，以保证第三开关晶体管M3导通；由于第三开关晶体管M3导通并将第三时钟信号端CK3的高电位的信号提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第一开关晶体管M1和第十一开关晶体管M11均导通；由于第一开关晶体管M1导通并将参考信号端VSS的低电位的信号提供给第一节点A，以进一步保证第一节点A的电位为低电位；由于第十一开关晶体管M11导通并将参考信号端VSS的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号；并且由于第十二开关晶体管M12导通并将参考信号端VSS的低电位的信号提供给驱动信号输出端Output，以进一步保证驱动信号输出端Output输出低电位的扫描信号；以及由于第十四开关晶体管M14导通并将参考信号端VSS的低电位的信号提供给驱动信号输出端Output，以进一步保证驱动信号输出端Output输出低电位的扫描信号。
在T4阶段，Input＝0，Reset＝0，CK1＝1，CK2＝1，CK3＝0，CS1＝1，CS2＝0。
由于Input＝0，因此第六开关晶体管M6截止；由于CK3＝0，因此第二开关晶体管M2、第十三开关晶体管M13和第十四开关晶体管M14均截止；由于Reset＝0，因此第七开关晶体管M7和第十二开关晶体管M12均截止；因此第一节点A不会被充电，第二节点B不会被放电，第二节点B的电位保持为高电位，以保证第一开关晶体管M1和第十一开关晶体管M11均导通；由于第一开关晶体管M1导通并将参考信号端VSS的低电位的信号提供给第一节点A，以保证第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第四开关晶体管M4、第五开关晶体管M5和第十开关晶体管M10均截止；由于第十开关晶体管M10截止，因此无论第一削角控制信号端CS1和第二削角控制信号端CS2的电位如何变化，都不会使第一时钟信号端CK1的电位和第二时钟信号端CK2的电位影响驱动信号输出端Output输出的扫描信号的电位；由于第十一开关晶体管M11导通并将参考信号端VSS的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号。
之后，Input＝0，Reset＝0，CK1＝1，CK2＝1，CK3＝0，CS1＝0，CS2＝1。
虽然CS2＝1，可以使第九开关晶体管M9导通，以将第二时钟信号端CK2的高电位的信号提供给第十开关晶体管M10的源极，但是由于Input＝0使第六开关晶体管M6截止，Reset＝0使第七开关晶体管M7和第十二开关晶体管M12均截止，CK3＝0使第二开关晶体管M2截止，因此第二节点B的电位仍为高电位，以保证第一开关晶体管M1和第十一开关晶体管M11均导通；由于第一开关晶体管M1导通并将参考信号端VSS的低电位的信号提供给第一节点A，以保证第一节点A的电位为低电位；由于第一节点A的电位仍为低电位，以保证第四开关晶体管M4、第五开关晶体管M5和第十开关晶体管M10均截止；因此，无论第一削角控制信号端CS1和第二削角控制信号端CS2的电位如何变化，都不会使第一时钟信号端CK1的电位和第二时钟信号端CK2的电位影响驱动信号输出端Output输出的扫描信号的电位；由于第十一开关晶体管M11导通并将参考信号端VSS的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号。
在T5阶段，Input＝0，Reset＝0，CK1＝0，CK2＝0，CK3＝1，CS1＝0，CS2＝1。
由于Input＝0，因此第六开关晶体管M6截止；由于Reset＝0，因此第七开关晶体管M7和第十二开关晶体管M12均截止；由于CK3＝1，因此第二开关晶体管M2、第十三开关晶体管M13和第十四开关晶体管M14均导通；由于第十三开关晶体管M13导通并将输入信号端Input的低电位的信号提供给第一节点A，因此第一节点A的电位为低电位；由于第二开关晶体管M2导通并将第三时钟信号端CK3的高电位的信号提供给第三开关晶体管M3的栅极，以保证第三开关晶体管M3导通；由于第三开关晶体管M3导通并将第二时钟信号端CK2的高电位的信号提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第一开关晶体管M1和第十一开关晶体管M11均导通；由于第一开关晶体管M1导通并将参考信号端VSS的低电位的信号提供给第一节点A，以进一步保证第一节点A的电位为低电位；由于第十一开关晶体管M11导通并将参考信号端VSS的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号；并且由于第十二开关晶体管M12导通并将参考信号端VSS的低电位的信号提供给驱动信号输出端Output，以进一步保证驱动信号输出端Output输出低电位的扫描信号。
在本发明实施例提供的上述移位寄存器中，在T5阶段之后，一直重复执行T4阶段和T5阶段的工作过程，直至输入信号端Input的电位再次变为高电位。
在实施例一的T2阶段的中，由于可以将不同电压幅度的第一时钟信号端的信号和第二时钟信号端的信号提供给驱动信号输出端，因此在此阶段可以使驱动信号输出端输出的高电位的具有削角波形的扫描信号，以形成具有削角波形的扫描信号。
实施例二、
以图4b所示的移位寄存器的结构为例对其工作过程作以描述，其中，在图4b所示的移位寄存器中，所有开关晶体管均为P型开关晶体管，第一时钟信号端CK1的电压幅度VCK1与第二时钟信号端CK2的电压幅度VCK2不相同，参考信号端VSS的电位为高电位，对应的输入输出时序图如图5b所示。具体地，选取如图5b所示的输入输出时序图中的T1、T2、T3、T4和T5五个阶段。
在T1阶段，Input＝0，Reset＝1，CK1＝1，CK2＝1，CK3＝0，CS1＝1，CS2＝0。
由于Reset＝1，因此第七开关晶体管M7和第十二开关晶体管M12均截止；由于Input＝0，因此第六开关晶体管M6导通；由于第六开关晶体管M6导通并将输入信号端Input的低电位的信号提供给第一节点A，因此第一节点A的电位为低电位，电容C开始充电；由于CK3＝0，因此第二开关晶体管M2、第十三开关晶体管M13和第十四开关晶体管M14均导通；由于第十三开关晶体管M13导通，并将输入信号端Input的低电位的信号提供给第一节点A，以进一步保证第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第四开关晶体管M4、第五开关晶体管M5和第十开关晶体管M10均导通；由于第四开关晶体管M4导通并将参考信号端VSS的高电位的信号提供给第三开关晶体管M3的栅极，保证第三开关晶体管M3处于截止状态，以不影响第二节点B的电位；由于第五开关晶体管M5导通并将参考信号端VSS的高电位的信号提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第一开关晶体管M1和第十一开关晶体管M11均截止；由于CS1＝1，因此第八开关晶体管M8截止；由于CS2＝0，因此第九开关晶体管M9导通；由于第九开关晶体管M9导通并将第二时钟信号端CK2的高电位的信号提供给第十开关晶体管M10的源极；由于第十开关晶体管M10导通并其源极的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号；由于第十四开关晶体管M14导通并将参考信号端VSS的高电位的信号提供给驱动信号输出端Output，以进一步保证驱动信号输出端Output输出高电位的扫描信号。
在T2阶段，Input＝1，Reset＝1，CK1＝0，CK2＝0，CK3＝1，CS1＝0，CS2＝1。
由于Input＝1，因此第六开关晶体管M6截止；由于Reset＝1，因此第七开关晶体管M7和第十二开关晶体管M12均截止；由于CK3＝1，因此第二开关晶体管M2、第十三开关晶体管M13和第十四开关晶体管M14均截止；因此第一节点A处于浮接状态，由于第一节点A处于浮接状态，由于电容C的自举作用，可以维持电容C两端的电压差稳定，因此第一节点A的电位保持为低电位，以保证第四开关晶体管M4、第五开关晶体管M5和第十开关晶体管M10均导通；由于第四开关晶体管M4导通并将参考信号端VSS的高电位的信号提供给第三开关晶体管M3的栅极，以保证第三开关晶体管M3截止；由于第五开关晶体管M5导通并将参考信号端VSS的高电位的信号提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第一开关晶体管M1和第十一开关晶体管M11均截止；由于CS2＝1，因此第九开关晶体管M9截止；由于CS1＝0，因此第八开关晶体管M8导通；由于第八开关晶体管M8导通并将第一时钟信号端CK1的低电位的电压幅度为VCK1的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的电压幅度为VCK1的扫描信号；由于电容C的自举作用，为了维持电容C两端的电压差稳定，因此第一节点A的电位被进一步拉低，保证第十开关晶体管M10完全导通，以将第一时钟信号端CK1的低电位的电压幅度为VCK1的信号提供给驱动信号输出端Output。
之后，Input＝1，Reset＝1，CK1＝0，CK2＝0，CK3＝1，CS1＝1，CS2＝0。
由于CS1＝1，因此第八开关晶体管M8截止；由于CS2＝0，因此第九开关晶体管M9导通；由于第九开关晶体管M9导通并将第二时钟信号端CK2的低电位的电压幅度为VCK2的信号提供给第十开关晶体管M10的源极；由于第二开关晶体管M2、第六开关晶体管M6、第七开关晶体管M7和第十三开关晶体管M13均截止，因此第一节点A仍处于浮接状态；并且由于电容C的自举作用，为了维持电容C两端的电压差稳定，因此第一节点A的电位仍被进一步拉低，以保证第十开关晶体管M10完全导通；由于第十开关晶体管M10导通并将第一时钟信号端CK1的低电位的电压幅度为VCK2的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的电压幅度为VCK2的扫描信号。
在T3阶段，Input＝1，Reset＝0，CK1＝1，CK2＝1，CK3＝0，CS1＝1，CS2＝0。
由于Input＝1，因此第六开关晶体管M6截止；由于Reset＝0，因此第七开关晶体管M7和第十二开关晶体管M12均导通；由于第七开关晶体管M7导通并将参考信号端VSS的高电位的信号提供给第一节点A，因此第一节点A的电位为高电位；由于CK3＝0，因此第二开关晶体管M2、第十三开关晶体管M13和第十四开关晶体管M14均导通；由于第十三开关晶体管M13导通并将输入信号端Input的高电位的信号提供给第一节点A，以进一步保证第一节点A为高电位；由于第一节点A的电位为高电位，因此第四开关晶体管M4、第五开关晶体管M5和第十开关晶体管M10均截止；由于第二开关晶体管M2导通并将第三时钟信号端CK3的低电位的信号提供给第三开关晶体管M3的栅极，以保证第三开关晶体管M3导通；由于第三开关晶体管M3导通并将第三时钟信号端CK3的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第一开关晶体管M1和第十一开关晶体管M11均导通；由于第一开关晶体管M1导通并将参考信号端VSS的高电位的信号提供给第一节点A，以进一步保证第一节点A的电位为高电位；由于第十一开关晶体管M11导通并将参考信号端VSS的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号；并且由于第十二开关晶体管M12导通并将参考信号端VSS的高电位的信号提供给驱动信号输出端Output，以进一步保证驱动信号输出端Output输出高电位的扫描信号；以及由于第十四开关晶体管M14导通并将参考信号端VSS的高电位的信号提供给驱动信号输出端Output，以进一步保证驱动信号输出端Output输出高电位的扫描信号。
在T4阶段，Input＝1，Reset＝1，CK1＝0，CK2＝0，CK3＝1，CS1＝0，CS2＝1。
由于Input＝1，因此第六开关晶体管M6截止；由于CK3＝1，因此第二开关晶体管M2、第十三开关晶体管M13和第十四开关晶体管M14均截止；由于Reset＝1，因此第七开关晶体管M7和第十二开关晶体管M12均截止；因此第一节点A不会被充电，第二节点B不会被放电，第二节点B的电位保持为低电位，以保证第一开关晶体管M1和第十一开关晶体管M11均导通；由于第一开关晶体管M1导通并将参考信号端VSS的高电位的信号提供给第一节点A，以保证第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第四开关晶体管M4、第五开关晶体管M5和第十开关晶体管M10均截止；由于第十开关晶体管M10截止，因此无论第一削角控制信号端CS1和第二削角控制信号端CS2的电位如何变化，都不会使第一时钟信号端CK1的电位和第二时钟信号端CK2的电位影响驱动信号输出端Output输出的扫描信号的电位；由于第十一开关晶体管M11导通并将参考信号端VSS的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号。
之后，Input＝1，Reset＝1，CK1＝0，CK2＝0，CK3＝1，CS1＝1，CS2＝0。
虽然CS2＝0，可以使第九开关晶体管M9导通，以将第二时钟信号端CK2的低电位的信号提供给第十开关晶体管M10的源极，但是由于Input＝1使第六开关晶体管M6截止，Reset＝1使第七开关晶体管M7和第十二开关晶体管M12均截止，CK3＝1使第二开关晶体管M2截止，因此第二节点B的电位仍为低电位，以保证第一开关晶体管M1和第十一开关晶体管M11均导通；由于第一开关晶体管M1导通并将参考信号端VSS的高电位的信号提供给第一节点A，以保证第一节点A的电位为高电位；由于第一节点A的电位仍为高电位，以保证第四开关晶体管M4、第五开关晶体管M5和第十开关晶体管M10均截止；因此，无论第一削角控制信号端CS1和第二削角控制信号端CS2的电位如何变化，都不会使第一时钟信号端CK1的电位和第二时钟信号端CK2的电位影响驱动信号输出端Output输出的扫描信号的电位；由于第十一开关晶体管M11导通并将参考信号端VSS的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号。
在T5阶段，Input＝1，Reset＝1，CK1＝1，CK2＝1，CK3＝0，CS1＝1，CS2＝0。
由于Input＝1，因此第六开关晶体管M6截止；由于Reset＝1，因此第七开关晶体管M7和第十二开关晶体管M12均截止；由于CK3＝0，因此第二开关晶体管M2、第十三开关晶体管M13和第十四开关晶体管M14均导通；由于第十三开关晶体管M13导通并将输入信号端Input的高电位的信号提供给第一节点A，因此第一节点A的电位为高电位；由于第二开关晶体管M2导通并将第三时钟信号端CK3的低电位的信号提供给第三开关晶体管M3的栅极，以保证第三开关晶体管M3导通；由于第三开关晶体管M3导通并将第二时钟信号端CK2的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第一开关晶体管M1和第十一开关晶体管M11均导通；由于第一开关晶体管M1导通并将参考信号端VSS的高电位的信号提供给第一节点A，以进一步保证第一节点A的电位为高电位；由于第十一开关晶体管M11导通并将参考信号端VSS的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号；并且由于第十二开关晶体管M12导通并将参考信号端VSS的高电位的信号提供给驱动信号输出端Output，以进一步保证驱动信号输出端Output输出高电位的扫描信号。
在本发明实施例提供的上述移位寄存器中，在T5阶段之后，一直重复执行T4阶段和T5阶段的工作过程，直至输入信号端Input的电位再次变为低电位。
在实施例二的T2阶段的中，由于可以将不同电压幅度的第一时钟信号端的信号和第二时钟信号端的信号提供给驱动信号输出端，因此在此阶段可以使驱动信号输出端输出的低电位的具有削角波形的扫描信号，以形成具有削角波形的扫描信号。
基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图6所示，包括级联的多个移位寄存器：SR(1)、SR(2)…SR(n-1)、SR(n)、SR(n+1)…SR(N-1)、SR(N)(共N个移位寄存器，1≤n≤N)，其中，
第一级移位寄存器SR(1)的输入信号端Input与帧触发信号端STV相连；
除第一级移位寄存器SR(1)之外，其余各级移位寄存器SR(n)的输入信号端Input分别与上一级移位寄存器SR(n-1)的驱动信号输出端Output_n-1相连；
除最后一级移位寄存器SR(N)之外，其余各级移位寄存器SR(n)的复位信号端Reset分别与下一级移位寄存器SR(n+1)的驱动信号输出端Output_n+1相连。
具体地，上述栅极驱动电路中的每个移位寄存器的具体结构与本发明实施例提供的上述任一种移位寄存器在功能和结构上均相同，重复之处不再赘述。
在具体实施时，在本发明提供的上述栅极驱动电路中，如图6所示，各级移位寄存器的参考信号端VSS均与同一参考信号控制端vss相连；第2k-1级移位寄存器的第一时钟信号端CK1和第2k级移位寄存器的第二时钟信号端CK2均与同一时钟端即第一时钟端ck1相连；第2k-1级移位寄存器的第二时钟信号端CK2和第2k级移位寄存器的第一时钟信号端CK1均与同一时钟端即第二时钟端ck2相连；其中，k为大于0的正整数。
在具体实施时，在本发明提供的上述栅极驱动电路中，通过第一削角控制端和第二削角控制端分别向各级移位寄存器的第一削角控制信号端和第二削角控制信号端提供对应的削角控制信号，以实现各级移位寄存器输出具有削角波形的扫描信号。
较佳地，为了简化电路结构，第一削角控制信号端的信号和第二削角控制信号端的信号为与第一时钟信号端的信号的周期相同的时钟信号，在具体实施时，在本发明提供的上述栅极驱动电路中，如图6所示，第2k-1级移位寄存器的第一削角控制信号端CS1和第2k级移位寄存器的第二削角控制信号端CS2均与同一削角信号端即第一削角信号端cs1相连；第2k-1级移位寄存器的第二削角控制信号端CS2和第2k级移位寄存器的第一削角控制信号端CS1均与同一削角信号端即第二削角信号端cs2相连；其中，第一削角信号端cs1输出的信号与第二削角信号端cs2输出的信号周期相同，相位相反并且第一削角信号端cs1输出的信号的占空比与第二削角信号端cs2输出的信号的占空比之和为1。这样可以仅需设置两条信号线分别与栅极驱动电路中的各级移位寄存器的第一削角控制信号端和第二削角控制信号端相连以提供信号，即可满足该栅极驱动电路中各级移位寄存器输出具有削角波形的扫描信号的需求，从而简化电路设计。
基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明提供的上述栅极驱动电路。通过该栅极驱动电路为显示装置中显示面板的各栅线提供具有削角波形的扫描信号，其具体实施可参见上述移位寄存器的实施过程，相同之处不再赘述。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。
本发明实施例提供的移位寄存器、栅极驱动电路及显示装置，包括：输入模块、第一复位模块、节点控制模块、削角控制模块、第一输出模块以及第二输出模块；其中，输入模块用于在输入信号端的控制下将输入信号端的信号提供给第一节点；第一复位模块用于在复位信号端的控制下将参考信号端的信号提供给第一节点；节点控制模块用于控制第一节点的电位与第二节点的电位相反；削角控制模块用于在第一削角控制信号端的控制下将第一时钟信号端的信号提供给第一输出模块的第一端，在第二削角控制信号端的控制下将第二时钟信号端的信号提供给第一输出模块的第一端；其中，第一时钟信号端的信号的电压幅度与第二时钟信号端的信号的电压幅度不相同；第一输出模块用于在第一节点的控制下将第一输出模块的第一端的信号提供给驱动信号输出端，以及在第一节点处于浮接状态时，保持第一节点与驱动信号输出端之间的电压差稳定；第二输出模块用于在第二节点的控制下将参考信号端的信号提供给驱动信号输出端。本发明实施例提供的上述移位寄存器、栅极驱动电路及显示装置，通过设置削角控制模块，并且通过上述六个模块的相互配合，可以使驱动信号输出端输出的扫描信号的电位发生改变，以形成具有削角波形的扫描信号，当将该具有削角波形的扫描信号依次通过各行栅线输入到对应行中的各像素单元时，可以使跳变电压△Vp减小，从而改善显示面板的闪烁、残像等现象，提高显示面板的显示品质。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (17)

1.一种移位寄存器，其特征在于，包括：输入模块、第一复位模块、节点控制模块、削角控制模块、第一输出模块以及第二输出模块；其中，
所述输入模块的第一端与输入信号端相连，第二端与第一节点相连；所述输入模块用于在所述输入信号端的控制下将所述输入信号端的信号提供给所述第一节点；
所述第一复位模块的第一端与复位信号端相连，第二端与所述第一节点相连，第三端与参考信号端相连；所述第一复位模块用于在所述复位信号端的控制下将所述参考信号端的信号提供给所述第一节点；
所述节点控制模块的第一端与所述第一节点相连，第二端与第二节点相连；所述节点控制模块用于控制所述第一节点的电位与所述第二节点的电位相反；
所述削角控制模块的第一端与第一时钟信号端相连，第二端与第二时钟信号端相连，第三端与第一削角控制信号端相连，第四端与第二削角控制信号端相连，第五端与所述第一输出模块的第一端相连；所述削角控制模块用于在所述第一削角控制信号端的控制下将所述第一时钟信号端的信号提供给所述第一输出模块的第一端，在所述第二削角控制信号端的控制下将所述第二时钟信号端的信号提供给所述第一输出模块的第一端；其中，所述第一时钟信号端的信号的电压幅度与所述第二时钟信号端的信号的电压幅度不相同；
所述第一输出模块的第二端与所述第一节点相连，第三端与所述移位寄存器的驱动信号输出端相连；所述第一输出模块用于在所述第一节点的控制下将所述第一输出模块的第一端的信号提供给所述驱动信号输出端，以及在所述第一节点处于浮接状态时，保持所述第一节点与所述驱动信号输出端之间的电压差稳定；
所述第二输出模块的第一端与所述参考信号端相连，第二端与所述第二节点相连，第三端与所述驱动信号输出端相连；所述第二输出模块用于在所述第二节点的控制下将所述参考信号端的信号提供给所述驱动信号输出端。
2.如权利要求1所述的移位寄存器，其特征在于，所述节点控制模块包括：第一控制子模块和第二控制子模块；其中，
所述第一控制子模块的第一端与所述参考信号端相连，第二端与所述第一节点相连，第三端与所述第二节点相连；所述第一控制子模块用于在所述第二节点的控制下将所述参考信号端的信号提供给所述第一节点；
所述第二控制子模块的第一端与第三时钟信号端相连，第二端与所述参考信号端相连，第三端与所述第一节点相连，第四端与所述第二节点相连；所述第二控制子模块用于仅在所述第三时钟信号端的控制下将所述第三时钟信号端的信号提供给所述第二节点，在所述第三时钟信号端和所述第一节点的共同控制下使所述第三时钟信号端与所述第二节点之间断路，在所述第一节点的控制下使所述第三时钟信号端与所述第二节点之间断路，以及在所述第一节点的控制下将所述参考信号端的信号提供给所述第二节点。
3.如权利要求2所述的移位寄存器，其特征在于，所述第一控制子模块包括：第一开关晶体管；其中，
所述第一开关晶体管的栅极与所述第二节点相连，源极与所述参考信号端相连，漏极与所述第一节点相连。
4.如权利要求2所述的移位寄存器，其特征在于，所述第二控制子模块包括：第二开关晶体管、第三开关晶体管、第四开关晶体管和第五开关晶体管；其中，
所述第二开关晶体管的栅极和源极均与所述第三时钟信号端相连，漏极分别与所述第三开关晶体管的栅极、以及所述第四开关晶体管的漏极相连；
所述第三开关晶体管的源极与所述第三时钟信号端相连，漏极与所述第二节点相连；
所述第四开关晶体管的栅极与所述第一节点相连，源极与所述参考信号端相连；
所述第五开关晶体管的栅极与所述第一节点相连，源极与所述参考信号端相连，漏极与所述第二节点相连。
5.如权利要求1或2所述的移位寄存器，其特征在于，所述输入模块包括：第六开关晶体管；其中，
所述第六开关晶体管的栅极和源极均与所述输入信号端相连，漏极与所述第一节点相连。
6.如权利要求1或2所述的移位寄存器，其特征在于，所述第一复位模块包括：第七开关晶体管；其中，
所述第七开关晶体管的栅极与所述复位信号端相连，源极与所述参考信号端相连，漏极与所述第一节点相连。
7.如权利要求1或2所述的移位寄存器，其特征在于，所述削角控制模块包括：第八开关晶体管和第九开关晶体管；其中，
所述第八开关晶体管的栅极与所述第一削角控制信号端相连，源极与所述第一时钟信号端相连，漏极与所述第一输出模块的第一端相连；
所述第九开关晶体管的栅极与所述第二削角控制信号端相连，源极与所述第二时钟信号端相连，漏极与所述第一输出模块的第一端相连。
8.如权利要求1或2所述的移位寄存器，其特征在于，所述第一输出模块包括：第十开关晶体管和电容；其中，
所述第十开关晶体管的栅极与所述第一节点相连，源极与所述第一输出模块的第一端相连，漏极与所述驱动信号输出端相连；
所述电容的第一端与所述第一节点相连，第二端与所述驱动信号输出端相连。
9.如权利要求1或2所述的移位寄存器，其特征在于，所述第二输出模块包括：第十一开关晶体管；其中，
所述第十一开关晶体管的栅极与所述第二节点相连，源极与所述参考信号端相连，漏极与所述驱动信号输出端相连。
10.如权利要求1或2所述的移位寄存器，其特征在于，还包括：第二复位模块；其中，
所述第二复位模块的第一端与所述复位信号端相连，第二端与所述参考信号端相连，第三端与所述驱动信号输出端相连；所述第二复位模块用于在所述复位信号端的控制下将所述参考信号端的信号提供给所述驱动信号输出端。
11.如权利要求10所述的移位寄存器，其特征在于，所述第二复位模块包括：第十二开关晶体管；其中，
所述第十二开关晶体管的栅极与所述复位信号端相连，源极与所述参考信号端相连，漏极与所述驱动信号输出端相连。
12.如权利要求1或2所述的移位寄存器，其特征在于，还包括：第一稳定模块；其中，
所述第一稳定模块的第一端与所述第三时钟信号端相连，第二端与所述输入信号端相连，第三端与所述第一节点相连；所述第一稳定模块用于在所述第三时钟信号端的控制下将所述输入信号端的信号提供给所述第一节点。
13.如权利要求12所述的移位寄存器，其特征在于，所述第一稳定模块包括：第十三开关晶体管；其中，
所述第十三开关晶体管的栅极与所述第三时钟信号端相连，源极与所述输入信号端相连，漏极与所述第一节点相连。
14.如权利要求1或2所述的移位寄存器，其特征在于，还包括：第二稳定模块；其中，
所述第二稳定模块的第一端与所述第三时钟信号端相连，第二端与所述参考信号端相连，第三端与所述驱动信号输出端相连；所述第二稳定模块用于在所述第三时钟信号端的控制下将所述参考信号端的信号提供给所述驱动信号输出端。
15.如权利要求14所述的移位寄存器，其特征在于，所述第二稳定模块包括：第十四开关晶体管；其中，
所述第十四开关晶体管的栅极与所述第三时钟信号端相连，源极与所述参考信号端相连，漏极与所述驱动信号输出端相连。
16.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-15任一项所述的移位寄存器；其中，
第一级移位寄存器的输入信号端与帧触发信号端相连；
除第一级移位寄存器之外，其余各级移位寄存器的输入信号端分别与上一级移位寄存器的驱动信号输出端相连；
除最后一级移位寄存器之外，其余各级移位寄存器的复位信号端分别与下一级移位寄存器的驱动信号输出端相连。
17.一种显示装置，其特征在于，包括如权利要求16所述的栅极驱动电路。
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