CN112951163A - 移位寄存器及驱动方法、栅线驱动电路、显示面板及装置 - Google Patents

移位寄存器及驱动方法、栅线驱动电路、显示面板及装置 Download PDF

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CN112951163A CN202110322571.7A CN202110322571A CN112951163A CN 112951163 A CN112951163 A CN 112951163A CN 202110322571 A CN202110322571 A CN 202110322571A CN 112951163 A CN112951163 A CN 112951163A
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Abstract

本申请实施例提供了一种移位寄存器及驱动方法、栅线驱动电路、显示面板及装置，移位寄存器包括第一下拉模块、第一上拉模块、耦合模块和第一开关模块，第一下拉模块与第一节点电连接，用于在第一节点的控制下，将第一电平电压端的第一电平电压信号传输至移位寄存器的第一输出端；第一上拉模块与第二节点电连接，用于在第二节点的控制下，将第二电平电压端的第二电平电压信号传输至移位寄存器的第一输出端；耦合模块的一端与第一节点电连接，另一端通过第一开关模块与第一时钟信号端电连接。当移位寄存器输出截止电平电压信号时，第一开关模块响应于第一节点的截止电平而关断，能够保证移位寄存器能够输出稳定的截止电平电压信号。

Description

移位寄存器及驱动方法、栅线驱动电路、显示面板及装置
技术领域
本申请属于显示技术领域，尤其涉及一种移位寄存器及驱动方法、栅线驱动电路、显示面板及装置。
背景技术
在显示技术领域，有机发光二极管(Organic Light-Emitting Diode，OLED)显示面板的像素阵列通常包括多行栅线和多列数据线。对于栅线的驱动，例如可以采用由多个级联的移位寄存器构成的栅线驱动电路为多行栅线提供开关态电压信号，从而控制多行栅线依序打开。
然而，经本申请的发明人发现，当移位寄存器在输出截止电平电压信号(例如高电平电压信号)时，存在输出不稳定的问题。
发明内容
本申请实施例提供了一种移位寄存器及驱动方法、栅线驱动电路、显示面板及装置，能够解决在输出截止电平电压信号时，移位寄存器输出不稳定的问题。
第一方面，本申请实施例提供了一种移位寄存器，移位寄存器包括：
第一下拉模块，第一下拉模块的控制端与第一节点电连接，第一下拉模块的第一端与第一电平电压端电连接，第一下拉模块的第二端与移位寄存器的第一输出端电连接，用于响应于第一节点的导通电平，将第一电平电压端的第一电平电压信号传输至第一输出端；
第一上拉模块，第一上拉模块的控制端与第二节点电连接，第一上拉模块的第一端与第二电平电压端电连接，第一上拉模块的第二端与第一输出端电连接，用于响应于第二节点的导通电平，将第二电平电压端的第二电平电压信号传输至第一输出端；
耦合模块，耦合模块的第一端与第一节点电连接；
第一开关模块，第一开关模块的控制端与第一节点电连接，第一开关模块的第一端与第一时钟信号端电连接，第一开关模块的第二端与耦合模块的第二端电连接，用于在第一输出端输出第二电平电压信号时，响应于第一节点的截止电平而关断。
第二方面，本申请实施例提供了一种移位寄存器的驱动方法，应用于如第一方面提供的移位寄存器，方法包括：
截止电平输出阶段，移位寄存器的输入端、第二时钟信号端和第二电平电压端输出截止电平，第一时钟信号端输出导通电平，第一节点处于截止电平，第一时钟信号端的导通电平传输至第二节点，第一上拉模块将第二电平电压端的截止电平传输至第一输出端，第一输出端输出截止电平；第一开关模块响应于第一节点的截止电平而关断。
第三方面，本申请实施例提供了一种栅线驱动电路，栅线驱动电路包括：多个级联的如第一方面提供的移位寄存器。
第四方面，本申请实施例提供了一种显示面板，显示面板包括：
像素阵列，像素阵列包括在第一方向上依次排列的N条栅线，N为大于或等于2的整数；
栅线驱动电路，栅线驱动电路包括N个移位寄存器，在第一方向上，N个移位寄存器的第一输出端与N条栅线一一对应连接，N个移位寄存器中的第n个移位寄存器的第二输出端与第n+1个移位寄存器的输入端连接，n∈[1，N]；
其中，移位寄存器为如第一方面提供的移位寄存器。
第五方面，本申请实施例提供了一种显示装置，显示装置包括如第四方面提供的显示面板。
本申请实施例的移位寄存器及驱动方法、栅线驱动电路、显示面板及装置，移位寄存器包括第一下拉模块、第一上拉模块、耦合模块和第一开关模块，第一下拉模块与第一节点电连接，用于在第一节点的控制下，将第一电平电压端的第一电平电压信号传输至移位寄存器的第一输出端；第一上拉模块与第二节点电连接，用于在第二节点的控制下，将第二电平电压端的第二电平电压信号传输至移位寄存器的第一输出端；耦合模块的一端与第一节点电连接，另一端通过第一开关模块与第一时钟信号端电连接。当移位寄存器的第一输出端输出第二电平电压信号(截止电平电压信号)时，第一时钟信号端由上一阶段的截止电平转变为输出导通电平，第一开关模块响应于第一节点的截止电平而关断，使得第一时钟信号端输出的第一时钟信号不会影响第一下拉模块的控制端，这样位于第一下拉模块的控制端与第一下拉模块的第一端之间的等效电容也就不会因第一时钟信号的跳低进而拉低第二电平电压信号的电压值，从而保证移位寄存器能够输出稳定的第二电平电压信号。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单的介绍，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示意性示出了移位寄存器的电路结构；
图2为本申请一实施例提供的移位寄存器的电路示意图；
图3为本申请另一实施例提供的移位寄存器的电路示意图；
图4为本申请又一实施例提供的移位寄存器的电路示意图；
图5为本申请又一实施例提供的移位寄存器的电路示意图；
图6为本申请又一实施例提供的移位寄存器的电路示意图；
图7为本申请又一实施例提供的移位寄存器的电路示意图；
图8为本申请又一实施例提供的移位寄存器的电路示意图；
图9为本申请又一实施例提供的移位寄存器的电路示意图；
图10为本申请又一实施例提供的移位寄存器的电路示意图；
图11为本申请又一实施例提供的移位寄存器的电路示意图；
图12为本申请又一实施例提供的移位寄存器的电路示意图；
图13为本申请实施例提供的移位寄存器的时序图；
图14为本申请一实施例提供的移位寄存器的驱动方法的流程示意图；
图15为本申请另一实施例提供的移位寄存器的驱动方法的流程示意图；
图16为本申请又一实施例提供的移位寄存器的驱动方法的流程示意图；
图17为本申请又一实施例提供的移位寄存器的驱动方法的流程示意图；
图18为本申请又一实施例提供的移位寄存器的驱动方法的流程示意图。
具体实施方式
下面将详细描述本申请的各个方面的特征和示例性实施例，为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本申请进行进一步详细描述。应理解，此处所描述的具体实施例仅意在解释本申请，而不是限定本申请。对于本领域技术人员来说，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请更好的理解。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
需要说明的是，本实施例中的晶体管以P型晶体管为例进行说明，但不限于P型晶体管，也可以替换为N型晶体管。对于P型晶体管来说，导通电平为低电平，截止电平为高电平。P型晶体管的控制极为低电平时，其第一极和第二极之间导通，P型晶体管的控制端为高电平时，其第一极和第二极之间关断。在具体实施时，上述各晶体管的栅极作为其控制极，并且，根据各晶体管的栅极的信号以及其类型，可以将其第一极作为源极，第二极作为漏极，或者将其第一极作为漏极，第二极作为源极，在此不做区分，另外本发明实施例中的导通电平和截止电平均为泛指，导通电平是指任何能够使晶体管导通的电平，截止电平是指任何能够使晶体管截止/关断的电平。
在本申请实施例中，术语“电连接”可以是指两个组件直接电连接，也可以是指两个组件之间经由一个或多个其它组件电连接。
在本申请实施例中，第一节点、第二节点和第三节点只是为了便于描述电路结构而定义的，第一节点、第二节点和第三节点并不是一个实际的电路单元。
在阐述本申请实施例所提供的技术方案之前，为了便于对本申请实施例理解，本申请首先对相关技术中存在的问题进行具体说明：
如前所述，在相关技术中，当移位寄存器在输出截止电平电压信号(例如高电平电压信号)时，存在输出不稳定的问题。经本申请的发明人研究之后，最终发现了导致上述技术问题的原因。
下面结合图1对导致上述技术问题的原因进行具体说明。
如图1所示，移位寄存器的输出端OUT可以输出低电平电压信号VGL’或者高电平电压信号VGH’。其中，在输出端OUT输出低电平电压信号VGL’时，第一节点N1为导通电平，第二节点N2为截止电平，晶体管M1’在第一节点N1的导通电平的控制下导通，晶体管M2’在第二节点N2的截止电平的控制下关断，输出端OUT输出低电平电压信号。在输出端OUT输出高电平电压信号VGH’时，第一节点N1为截止电平，第二节点N2为导通电平，晶体管M1’在第一节点N1的截止电平的控制下关断，晶体管M2’在第二节点N2的导通电平的控制下导通，输出端OUT输出高电平电压信号。
经本申请的发明人发现，在输出端OUT输出高电平电压信号VGH’时，时钟信号端XCK由上一阶段的截止电平转变为输出导通电平(跳低)，由于电容C1’与时钟信号端XCK直接连接，所以时钟信号端XCK输出的时钟信号跳低时，经电容C1’的耦合，第一节点N1电位(晶体管M1’的控制极的电位)会被拉低。此时，一方面，由于晶体管M1’的控制极的电位跳低，所以位于晶体管M1’的控制极与晶体管M1’的第一极之间的等效电容(晶体管M1’的等效电容)会因晶体管M1’的控制极的电位跳低发生耦合，进而拉低另一端(输出端OUT)的电位，使得输出端OUT输出的高电平电压信号VGH’的电位被拉低，高电平电压信号VGH’的输出不稳定；另一方面，由于第一节点N1电位被拉低，可能会导致晶体管M1’部分打开，低电平电压信号VGL’经过晶体管M1’进入输出端OUT，进而影响高电平电压信号VGH’的输出的稳定性。
鉴于上述研究发现，本申请实施例提供了一种移位寄存器及驱动方法、栅线驱动电路、显示面板及装置，以解决上述技术问题。
本申请实施例的技术构思在于：在耦合模块与第一时钟信号端之间增设第一开关模块，当移位寄存器的输出端输出第二电平电压信号(截止电平电压信号)时，第一开关模块响应于第一节点的截止电平而关断，使得第一时钟信号端输出的第一时钟信号不会影响第一下拉模块的控制端，这样位于第一下拉模块的控制端与第一下拉模块的第一端之间的等效电容也就不会因第一时钟信号的跳低进而拉低第二电平电压信号的电压值，从而保证移位寄存器能够输出稳定的第二电平电压信号。
下面首先对本申请实施例所提供的移位寄存器进行介绍。
如图2所示，本申请实施例所提供的移位寄存器10包括：
第一下拉模块11，第一下拉模块11的控制端与第一节点N1电连接，第一下拉模块11的第一端与第一电平电压端VGL电连接，第一下拉模块11的第二端与移位寄存器的第一输出端OUT1电连接，用于响应于第一节点N1的导通电平，将第一电平电压端VGL的第一电平电压信号传输至第一输出端OUT1；
第一上拉模块12，第一上拉模块12的控制端与第二节点N2电连接，第一上拉模块12的第一端与第二电平电压端VGH电连接，第一上拉模块12的第二端与第一输出端OUT1电连接，用于响应于第二节点N2的导通电平，将第二电平电压端VGH的第二电平电压信号传输至第一输出端OUT1；
耦合模块13，耦合模块13的第一端与第一节点N1电连接；
第一开关模块14，第一开关模块14的控制端与第一节点N1电连接，第一开关模块14的第一端与第一时钟信号端XCK电连接，第一开关模块14的第二端与耦合模块13的第二端电连接，用于在第一输出端OUT1输出第二电平电压信号时，响应于第一节点N1的截止电平而关断。
具体地，例如在截止电平输出阶段t2，第一节点N1为截止电平，第二节点N2为导通电平，第一时钟信号端XCK由上一阶段的截止电平转变为输出导通电平，第一上拉模块12响应于第二节点N2的导通电平导通，将第二电平电压端VGH的截止电平传输至第一输出端OUT1，第一输出端OUT1输出截止电平。同时，第一开关模块14响应于第一节点N1的截止电平而关断，使得第一时钟信号端XCK输出的第一时钟信号不会影响第一下拉模块11的控制端(第一节点N1)，这样位于第一下拉模块11的控制端与第一下拉模块11的第一端之间的等效电容(第一下拉模块11的等效电容)也就不会因第一时钟信号的跳低而发生耦合进而拉低第二电平电压信号的电压值，从而保证移位寄存器能够输出稳定的第二电平电压信号。另外，由于第一开关模块14的关断，所以在截止电平输出阶段t2第一节点N1的电位不会被第一时钟信号拉低、而是始终维持在截止电平，使得第一下拉模块11不会导通，进而使得第一电平电压信号无法通过第一下拉模块11影响到第一输出端OUT1，从而进一步保证移位寄存器能够输出稳定的第二电平电压信号。
如图3所示，在一些实施例中，第一下拉模块11可以包括第一晶体管M1，第一上拉模块12可以包括第二晶体管M2，耦合模块13可以包括耦合电容C1，第一开关模块14可以包括第三晶体管M3，其中：
第一晶体管M1的控制极与第一节点N1电连接，第一晶体管M1的第一极与第一电平电压端VGL电连接，第一晶体管M1的第二极与移位寄存器的第一输出端OUT1电连接；
第二晶体管M2的控制极与第二节点N2电连接，第二晶体管M2的第一极与第二电平电压端VGH电连接，第二晶体管M2的第二极与第一输出端OUT1电连接；
耦合电容C1的第一极板与第一节点N1电连接；
第三晶体管M3的控制极与第一节点N1电连接，第三晶体管M3的第一极与第一时钟信号端XCK电连接，第三晶体管M3的第二极与耦合电容C1的第二极板电连接。
例如在截止电平输出阶段t2，第一节点N1为截止电平，第二节点N2为导通电平，第一时钟信号端XCK由上一阶段的截止电平转变为输出导通电平，第二晶体管M2响应于第二节点N2的导通电平导通，将第二电平电压端VGH的截止电平传输至第一输出端OUT1，第一输出端OUT1输出截止电平。同时，第三晶体管M3响应于第一节点N1的截止电平而关断，使得第一时钟信号端XCK输出的第一时钟信号不会影响第一晶体管M1的控制极(第一节点N1)，这样位于第一晶体管M1的控制极与第一晶体管M1的第一极之间的等效电容(第一晶体管M1的等效电容)也就不会因第一时钟信号的跳低而发生耦合进而拉低第二电平电压信号的电压值，从而保证移位寄存器能够输出稳定的第二电平电压信号。另外，由于第三晶体管M3的关断，所以在截止电平输出阶段t2第一节点N1的电位不会被第一时钟信号拉低、而是始终维持在截止电平，使得第一晶体管M1不会导通，进而使得第一电平电压信号无法通过第一晶体管M1影响到第一输出端OUT1，从而进一步保证移位寄存器能够输出稳定的第二电平电压信号。
进一步地，经本申请的发明人研究发现，在相关技术中，由于移位寄存器的输出端同时连接像素阵列的栅线和下一级移位寄存器的输入端，输出端连接的负载较大，所以会导致信号输出延迟，延迟较大时会出现移位寄存器读写错误、续传失败的问题。
为了解决移位寄存器读写错误、续传失败的问题，如图4所示，在一些实施例中，本申请实施例所提供的移位寄存器10还可以包括：
第二下拉模块15，第二下拉模块15的控制端与第一节点N1电连接，第二下拉模块15的第一端与第一电平电压端VGL电连接，第二下拉模块15的第二端与移位寄存器的第二输出端OUT2电连接，用于响应于第一节点N1的导通电平，将第一电平电压端VGL的第一电平电压信号传输至第二输出端OUT2；
第二上拉模块16，第二上拉模块16的控制端与第二节点N2电连接，第二上拉模块16的第一端与第二电平电压端VGH电连接，第二上拉模块16的第二端与第二输出端OUT2电连接，用于响应于第二节点N2的导通电平，将第二电平电压端VGH的第二电平电压信号传输至第二输出端OUT2；
其中，第一输出端OUT1和第二输出端OUT2中的一个与像素阵列的栅线电连接、另一个与下一级移位寄存器的输入端电连接。例如，第一输出端OUT1与像素阵列的栅线电连接，第二输出端OUT2与下一级移位寄存器的输入端电连接。或者，第二输出端OUT2与像素阵列的栅线电连接，第一输出端OUT1与下一级移位寄存器的输入端电连接。
本申请实施例在移位寄存器中增设第二下拉模块15、第二上拉模块16和第二输出端OUT2，其中，第一输出端OUT1和第二输出端OUT2中的一个可以为像素阵列的栅线提供驱动信号、另一个可以为下一级移位寄存器提供触发信号，即避免了由同一个输出端即负责驱动栅线又负责为下一级移位寄存器提供触发信号。由于第一输出端OUT1和第二输出端OUT2中的一个只为下一级移位寄存器提供触发信号，而不再驱动栅线，从而降低了该输出端(与下一级移位寄存器输入端连接的输出端)所连接的负载，进而使得该输出端输出的信号的延迟较小，避免了因信号延迟而造成的移位寄存器读写错误、续传失败的问题，提高了电路稳定性。
如图5所示，在一些实施例中，第二下拉模块15可以包括第四晶体管M4，第二上拉模块16可以包括第五晶体管M5，其中：
第四晶体管M4的控制极与第一节点N1电连接，第四晶体管M4的第一极与第一电平电压端VGL电连接，第四晶体管M4的第二极与移位寄存器的第二输出端OUT2电连接；
第五晶体管M5的控制极与第二节点N2电连接，第五晶体管M5的第一极与第二电平电压端VGH电连接，第五晶体管M5的第二极与第二输出端OUT2电连接。
本申请实施例在移位寄存器中增设第四晶体管M4、第五晶体管M5和第二输出端OUT2，其中，第一输出端OUT1和第二输出端OUT2中的一个可以为像素阵列的栅线提供驱动信号、另一个可以为下一级移位寄存器提供触发信号，即避免了由同一个输出端即负责驱动栅线又负责为下一级移位寄存器提供触发信号。由于第一输出端OUT1和第二输出端OUT2中的一个只为下一级移位寄存器提供触发信号，而不再驱动栅线，从而降低了该输出端(与下一级移位寄存器输入端连接的输出端)所连接的负载，进而使得该输出端输出的信号的延迟较小，避免了因信号延迟而造成的移位寄存器读写错误、续传失败的问题，提高了电路稳定性。
进一步地，经本申请的发明人研究发现，当第一时钟信号端XCK输出的第一时钟信号跳低时，第一节点N1会从一个较低电位拉低至更低电位，导致与第一节点N1连接的各个晶体管的栅漏或栅源之间的压差较大、阈值漂移的程度较为严重，电路稳定性较差。
为了解决该问题，如图6所示，在一些实施例中，本申请实施例所提供的移位寄存器10还可以包括：
第二开关模块17，第二开关模块17的控制端与第一电平电压端VGL电连接，第二开关模块17的第一端与第一节点N1电连接，第二开关模块17的第二端与耦合模块13的第一端电连接，用于在第一电平电压端VGL和第一时钟信号端XCK均输出导通电平、且第一电平电压端VGL输出的导通电平的电压值与第一时钟信号端XCK输出的导通电平经耦合模块13耦合后的电压值之间的差值小于或等于第一预设阈值时关断。
具体地，例如在第二导通电平输出阶段t4，第一节点N1为导通电平，第一时钟信号端XCK输出的第一时钟信号由上一阶段的截止电平转变为导通电平(跳低)，在没有第二开关模块17的情况下，第一时钟信号会通过耦合模块13的耦合将第一节点N1的电位拉低到很低水平(如负20V)，使得与第一节点N1连接的各个晶体管的栅漏或栅源之间的压差较大，导致与第一节点N1连接的晶体管阈值漂移的程度较为严重，电路稳定性较差。而在增设第二开关模块17之后，虽然第一时钟信号会通过耦合模块13的耦合拉低第二开关模块17的第二端的电位，但是受晶体管自身开关特性的影响，当第二开关模块17的控制端的电压值Vg与第二开关模块17的第二端的电压值Vs之间的差值小于或等于第二开关模块17的阈值电压的绝对值|Vth|时，即Vg-Vs＝|Vth|时，第二开关模块17便会关断，使得第一节点N1的电位不会被继续拉低，从而减小与第一节点N1连接的各个晶体管的栅漏或栅源之间的压差，提高电路稳定性。其中，Vg即等于第一电平电压端VGL输出的导通电平的电压值，Vs即等于第一电平电压端VGL输出的导通电平经耦合模块13耦合后的电压值，第一预设阈值可以为第二开关模块17的阈值电压的绝对值|Vth|。
如图7所示，在一些实施例中，第二开关模块17可以包括：
第六晶体管M6，第六晶体管M6的控制极与第一电平电压端VGL电连接，第六晶体管M6的第一极与第一节点N1电连接，第六晶体管M6的第二极与耦合电容C1的第一极板电连接。
在第二导通电平输出阶段t4，第一节点N1为导通电平，第一时钟信号端XCK输出的第一时钟信号由上一阶段的截止电平转变为导通电平，虽然第一时钟信号会通过耦合电容C1的耦合拉低第六晶体管M6的第二极的电位，但是受晶体管自身开关特性的影响，当第六晶体管M6的控制极的电压值Vg与第六晶体管M6的第二极的电压值Vs之间的差值小于或等于第六晶体管M6的阈值电压的绝对值|Vth|时，即Vg-Vs＝|Vth|时，第六晶体管M6便会关断，使得第一节点N1的电位不会被继续拉低，从而减小与第一节点N1连接的各个晶体管的栅漏或栅源之间的压差，提高电路稳定性。
如图8所示，为了便于控制第一节点N1和第二节点N2的电位，在一些实施例中，本申请实施例所提供的移位寄存器10还可以包括：
第一节点控制模块18，电连接于第二时钟信号端CK、移位寄存器的输入端IN、第二电平电压端VGH、第三节点N3、第一节点N1和耦合模块13的第二端，用于响应于第二时钟信号端CK的导通电平，将移位寄存器的输入端IN的电压传输至第一节点N1，以及用于响应于第三节点N3的导通电平，将第二电平电压端VGH的第二电平电压信号传输至耦合模块13的第二端；
第二节点控制模块19，电连接于第一时钟信号端XCK、第一节点N1、第二节点N2和第二电平电压端VGH，用于响应于第一节点N1的导通电平，将第二电平电压端VGH的电压传输至第二节点N2，以及响应于第三节点N3和第一时钟信号端XCK的导通电平，将第一时钟信号端XCK的导通电平传输至第二节点N2。
为了减小与第三节点N3连接的各个晶体管的栅漏或栅源之间的压差压差，提高电路稳定性，如图8所示，本申请实施例所提供的移位寄存器10还可以包括：
第三开关模块20，第三开关模块20的控制端与第一电平电压端VGL电连接，第三开关模块20的第一端与第三节点N3电连接，第三开关模块20的第二端与第二节点控制模块19电连接，用于在第一电平电压端VGL和第一时钟信号端XCK均输出导通电平、且第一电平电压端VGL输出的导通电平的电压值与第一时钟信号端XCK输出的导通电平的电压值之间的差值小于或等于第二预设阈值时关断。
具体地，在截止电平输出阶段t2，第一电平电压端VGL输出导通电平，第一时钟信号端XCK输出的第一时钟信号由上一阶段的截止电平转变为导通电平(跳低)，第一时钟信号会经过第二节点控制模块19拉低第三开关模块20的第二端的电位，但是受晶体管自身开关特性的影响，当第三开关模块20的控制端的电压值Vg’与第三开关模块20的第二端的电压值Vs’之间的差值小于或等于第三开关模块20的阈值电压的绝对值|Vth|’时，即Vg′-Vs′＝|Vth|′时，第三开关模块20便会关断，使得第三节点N3的电位不会被继续拉低，从而减小与第三节点N3连接的各个晶体管的栅漏或栅源之间的压差，提高电路稳定性。其中，Vg’即等于第一电平电压端VGL输出的导通电平的电压值，Vs’即等于第一时钟信号端XCK输出的导通电平的电压值，第二预设阈值可以为第三开关模块20的阈值电压的绝对值|Vth|’。
如图9所示，在一些实施例中，第一节点控制模块18可以包括第七晶体管M7和第八晶体管M8，第二节点控制模块19可以包括第九晶体管M9、第十晶体管M10和第十一晶体管M11，第三开关模块20可以包括第十二晶体管M12，其中：
第七晶体管M7的控制极与第二时钟信号端CK电连接，第七晶体管M7的第一极与移位寄存器的输入端IN电连接，第七晶体管M7的第二极与第一节点N1电连接；
第八晶体管M8的控制极与第三节点N3电连接，第八晶体管M8的第一极与第二电平电压端VGH电连接，第八晶体管M8的第二极与耦合电容C1的第二极板电连接；
第九晶体管M9的第一极与第一时钟信号端XCK电连接；
第十晶体管M10的控制极与第一时钟信号端XCK电连接，第十晶体管M10的第一极与第九晶体管M9的第二极电连接，第十晶体管M10的第二极与第二节点N2电连接；
第十一晶体管M11的控制极与第一节点N1电连接，第十一晶体管M11的第一极与第二节点N2电连接，第十一晶体管M11的第二极与第二电平电压端VGH电连接；
第十二晶体管M12的控制极与第一电平电压端VGL电连接，第十二晶体管M12的第一极与第三节点N3电连接，第十二晶体管M12的第二极分别与第九晶体管M9的控制极和第十晶体管M10的第一极电连接。
如图10所示，为了便于控制第三节点N3的电位，在一些实施例中，本申请实施例所提供的移位寄存器10还可以包括：
第三节点控制模块21，电连接于第二时钟信号端CK、第一电平电压端VGL、第一节点N1和第三节点N3，用于响应于第二时钟信号端CK的导通电平，将第一电平电压端VGL的电压传输至第三节点N3，以及响应于第一节点N1的导通电平，将第二时钟信号端CK的电压传输至第三节点N3。
如图11所示，在一些实施例中，第三节点控制模块21可以包括：
第十三晶体管M13，第十三晶体管M13的控制极与第二时钟信号端CK电连接，第十三晶体管M13的第一极与第三节点N3电连接，第十三晶体管M13的第二极与第一电平电压端VGL电连接；
至少两个第十四晶体管M14，至少两个第十四晶体管M14串联设置，至少两个第十四晶体管M14的控制极均与第一节点N1电连接，至少两个第十四晶体管M14中的一个第十四晶体管M14的第一极与第三节点N3电连接、另一个第十四晶体管M14的第二极与第二时钟信号端CK电连接。相比于单个晶体管而言，通过设置至少两个第十四晶体管串联，可以提高晶体管的耐压能力，有利于电路稳定。
如图12所示，在一些实施例中，本申请实施例所提供的移位寄存器10还可以包括：
第一存储电容C2和第二存储电容C3中的至少一个；其中，
第一存储电容C2的第一极板分别与第九晶体管M9的控制极和第十二晶体管M12的第二极电连接，第一存储电容C2的第二极板与第十晶体管M10的第一极电连接；
第二存储电容C3的第一极板与第二电平电压端VGH电连接，第二存储电容C3的第二极板与第二节点N2电连接。
图13为图10、图11和图12所示的移位寄存器的时序图。如图13所示，在一些实施例中，移位寄存器的驱动过程可以包括以下阶段：输出电平保持阶段t1、截止电平输出阶段t2和第一导通电平输出阶段t3。
输出电平保持阶段t1，移位寄存器的输入端IN、第一时钟信号端XCK和第二电平电压端VGH输出截止电平，第二时钟信号端CK和第一电平电压端VGL输出导通电平，移位寄存器的输入端IN的截止电平经过第一节点控制模块18传输至第一节点N1，第一电平电压端VGL的导通电平传输至第三节点N3，第二节点N2的电位悬空，第一输出端OUT1和第二输出端OUT2保持输出上一帧的导通电平。
如图12所示，具体地，在输出电平保持阶段t1，第七晶体管M7响应于第二时钟信号端CK的导通电平导通，将移位寄存器的输入端IN输出的截止电平传输至第一节点N1。第十三晶体管M13响应于第二时钟信号端CK的导通电平导通，将第一电平电压端VGL输出的导通电平传输至第三节点N3，第一存储电容C2存储第三节点N3的导通电平。第十晶体管M10响应于第一时钟信号端XCK的截止电平关断，第十一晶体管M11响应于第一节点N1的截止电平关断，第二节点N2的电位悬空，第一输出端OUT1和第二输出端OUT2保持输出上一帧的导通电平。
如图10所示，截止电平输出阶段t2，移位寄存器的输入端IN、第二时钟信号端CK和第二电平电压端VGH输出截止电平，第一时钟信号端XCK第一电平电压端VGL输出导通电平，由于耦合模块13存储有在输出电平保持阶段t1例如由输入端IN写入的截止电平，所以在耦合模块13的作用下，第一节点N1处于截止电平，第一时钟信号端XCK的导通电平经由第二节点控制模块19传输至第二节点N2，第一上拉模块12将第二电平电压端VGH的截止电平传输至第一输出端OUT1，第二上拉模块16将第二电平电压端VGH的截止电平传输至第二输出端OUT2，第一输出端OUT1和第二输出端OUT2输出截止电平；同时，第一开关模块14响应于第一节点N1的截止电平而关断。第一时钟信号端XCK的导通电平传输至第三开关模块20的第二端，在第一电平电压端VGL输出的导通电平的电压值与第一时钟信号端XCK输出的导通电平的电压值之间的差值小于或等于第二预设阈值时，第三开关模块20关断。
由于第一开关模块14响应于第一节点N1的截止电平而关断，所以使得第一时钟信号端XCK输出的第一时钟信号不会影响第一下拉模块11的控制端(第一节点N1)，这样位于第一下拉模块11的控制端与第一下拉模块11的第一端之间的等效电容也就不会因第一时钟信号的跳低而发生耦合进而拉低第二电平电压信号的电压值，从而保证移位寄存器能够输出稳定的第二电平电压信号。另外，由于第一开关模块14的关断，所以在截止电平输出阶段t2第一节点N1的电位不会被第一时钟信号拉低、而是始终维持在截止电平，使得第一下拉模块11不会导通，进而使得第一电平电压信号无法通过第一下拉模块11影响到第一输出端OUT1，从而进一步保证移位寄存器能够输出稳定的第二电平电压信号。
如图12所示，具体地，在截止电平输出阶段t2，第九晶体管M9响应于第三节点N3的导通电平导通，将第一时钟信号端XCK输出的导通电平传输至第十晶体管M10的第一极；第十晶体管M10响应于第一时钟信号端XCK输出的导通电平导通，将第十晶体管M10的第一极写入的导通电平传输至第二节点N2。由于耦合电容C1存储有在输出电平保持阶段t1例如由输入端IN写入的截止电平，所以在耦合电容C1的作用下，第一节点N1处于截止电平。第一晶体管M1和第四晶体管M4响应于第一节点N1的截止电平关断。第二晶体管M2和第五晶体管M5响应于第二节点N2的导通电平导通，将第二电平电压端VGH的截止电平传输至第一输出端OUT1和第二输出端OUT2，第一输出端OUT1和第二输出端OUT2输出截止电平。
同时，在截止电平输出阶段t2，第三晶体管M3响应于第一节点N1的截止电平而关断，使得第一时钟信号端XCK输出的第一时钟信号不会影响第一晶体管M1的控制极(第一节点N1)，保证移位寄存器能够输出稳定的第二电平电压信号。第八晶体管M8响应于第三节点N3的导通电平导通，将第二电平电压端VGH的截止电平传输至耦合电容C1的第二极板。经本申请的发明人发现，由于第三晶体管M3存在寄生电容，所以当第一时钟信号端XCK输出的电平跳低时，会通过第三晶体管M3的寄生电容的耦合拉低耦合电容C1的第二极板的电位。进而，由于耦合电容C1的第二极板的电位被拉低，耦合电容C1会发生耦合进一步拉低第一晶体管M1栅极的电位，可能会导致移位寄存器无法输出稳定的第二电平电压信号。而通过将第二电平电压端VGH的截止电平传输至耦合电容C1的第二极板，可以使得耦合电容C1的第二极板处于一稳定电位，进一步保证第一时钟信号端XCK输出的电平跳低时，耦合电容C1不会发生耦合，从而进一步保证移位寄存器能够输出稳定的第二电平电压信号。此外，受晶体管自身开关特性的影响，当第一电平电压端VGL输出的导通电平的电压值Vg’与第一时钟信号端XCK输出的导通电平的电压值Vs’之间的差值小于或等于第十二晶体管M12的阈值电压的绝对值|Vth|’时，即Vg′-Vs′＝|Vth|′时，第十二晶体管M12便会关断，使得第三节点N3的电位不会被继续拉低，从而减小与第三节点N3连接的各个晶体管的栅漏或栅源之间的压差，提高电路稳定性。
如图10所示，第一导通电平输出阶段t3，移位寄存器的输入端IN、第二时钟信号端CK和第一电平电压端VGL输出导通电平，第一时钟信号端XCK和第二电平电压端VGH输出截止电平，移位寄存器的输入端IN的导通电平传输至第一节点N1，第二电平电压端VGH的截止电平传输至第二节点N2，第一下拉模块11将第一电平电压端VGL的导通电平传输至第一输出端OUT1，第二下拉模块15将第一电平电压端VGL的导通电平传输至第二输出端OUT2，第一输出端OUT1和第二输出端OUT2输出导通电平。
具体地，如图12所示，第七晶体管M7响应于第二时钟信号端CK的导通电平导通，将输入端IN输出的导通电平传输至第一节点N1。第十一晶体管M11响应于第一节点N1的导通电平导通，将第二电平电压端VGH的截止电平传输至第二节点N2。第二晶体管M2和第五晶体管M5响应于第二节点N2的截止电平关断。第一晶体管M1和第四晶体管M4响应于第一节点N1的导通电平导通，将第一电平电压端VGL的导通电平传输至第一输出端OUT1和第二输出端OUT2，第一输出端OUT1和第二输出端OUT2输出导通电平。
如图13所示，移位寄存器的驱动过程还可以包括第二导通电平输出阶段t4。如图10所示，在第二导通电平输出阶段t4，移位寄存器的输入端IN、第一时钟信号端XCK和第一电平电压端VGL输出导通电平，第二时钟信号端CK和第二电平电压端VGH输出截止电平，第一时钟信号端XCK由t3阶段的截止电平转变为导通电平(跳低)，由于耦合模块13存储有在第一导通电平输出阶段t3例如由输入端IN写入的导通电平，所以在耦合模块13的作用下，第一节点N1处于导通电平，第二电平电压端VGH的截止电平传输至第二节点N2，第一下拉模块11将第一电平电压端VGL的导通电平传输至第一输出端OUT1，第二下拉模块15将第一电平电压端VGL的导通电平传输至第二输出端OUT2，第一输出端OUT1和第二输出端OUT2输出导通电平。第一开关模块14响应于第一节点N1的导通电平导通，第一时钟信号端XCK由t3阶段的截止电平转变为导通电平(跳低)，通过耦合模块13的耦合进一步拉低第一下拉模块11的控制端和第二下拉模块15的控制端的电位，进而使得第一下拉模块11和二下拉模块15打开的更充分，能够使得第一输出端OUT1和第二输出端OUT2输出电位更低的导通电平。
同时，受晶体管自身开关特性的影响，当第二开关模块17的控制端的电压值Vg与第二开关模块17的第二端的电压值Vs之间的差值小于或等于第二开关模块17的阈值电压的绝对值|Vth|时，即Vg-Vs＝|Vth|时，第二开关模块17便会关断，使得第一节点N1的电位不会被继续拉低，从而减小与第一节点N1连接的各个晶体管的栅漏或栅源之间的压差，进而减弱与第一节点N1连接的各个晶体管的阈值漂移的程度提高电路稳定性。例如，如图12所示，第七晶体管M7的第二极与第一节点N1电连接，第七晶体管M7的控制极与第二时钟信号端CK电连接，由于第二时钟信号端CK输出的是截止电平(如电压值较高的高电平)，而第一节点N1为导通电平(如低电平)，所以随着第一节点N1的电位被持续拉低，第七晶体管M7的控制极和第二极之间的压差会越来越大，导致第七晶体管M7的阈值漂移的程度越来越严重，不利于电路稳定。而通过增加第二开关模块17，可使得第一节点N1的电位不会被继续拉低，使得第七晶体管M7的阈值漂移的程度保持在较低水平，提高电路稳定性。第十四晶体管M14则同理，在此不再赘述。其中，Vg即等于第一电平电压端VGL输出的导通电平的电压值，Vs即等于第一时钟信号端XCK输出的导通电平经耦合模块13耦合后的电压值，第一预设阈值可以为第二开关模块17的阈值电压的绝对值|Vth|。
具体地，如图12所示，由于耦合电容C1存储有在第一导通电平输出阶段t3例如由输入端IN写入的导通电平，所以在耦合电容C1的作用下，第一节点N1处于导通电平。第三晶体管M3响应于第一节点N1的导通电平导通，第一时钟信号端XCK由t3阶段的截止电平转变为导通电平(跳低)，通过耦合电容C1的耦合进一步拉低第一晶体管M1的控制极和第四晶体管M4的控制极的电位。第十一晶体管M11响应于第一节点N1的导通电平导通，将第二电平电压端VGH的截止电平传输至第二节点N2。第二晶体管M2和第五晶体管M5响应于第二节点N2的截止电平关断。第一晶体管M1和第四晶体管M4响应于第一节点N1的导通电平导通，将第一电平电压端VGL的导通电平传输至第一输出端OUT1和第二输出端OUT2，第一输出端OUT1和第二输出端OUT2输出导通电平。
当第一电平电压端VGL输出的导通电平的电压值Vg与第一时钟信号端XCK输出的导通电平经耦合模块13耦合后的电压值Vs之间的差值小于或等于第二开关模块17的阈值电压的绝对值|Vth|时，第六晶体管M6关断。
一方面，通过第一时钟信号端XCK输出的电平跳低和第三晶体管M3的自举作用，可使得第一晶体管M1的控制极和第四晶体管M4的控制极的电位进一步拉低，进而使得第一晶体管M1和第四晶体管M4打开的更充分，能够使得第一输出端OUT1和第二输出端OUT2输出电位更低的导通电平。另一方面，受晶体管自身开关特性的影响，当第六晶体管M6的控制极的电压值Vg与第六晶体管M6的第二极的电压值Vs之间的差值小于或等于第六晶体管M6的阈值电压的绝对值|Vth|时，即Vg-Vs＝|Vth|时，第六晶体管M6便会关断，使得第一节点N1的电位不会被继续拉低，从而减小第一节点N1的压差，提高电路稳定性。
如图13所示，移位寄存器的驱动过程还可以包括第三导通电平输出阶段t5。如图10所示，在第三导通电平输出阶段t5，移位寄存器的输入端IN、第二时钟信号端CK和第一电平电压端VGL输出导通电平，第一时钟信号端XCK和第二电平电压端VGH输出截止电平，移位寄存器的输入端IN的导通电平传输至第一节点N1，第二电平电压端VGH的截止电平传输至第二节点N2，第一下拉模块11将第一电平电压端VGL的导通电平传输至第一输出端OUT1，第二下拉模块15将第一电平电压端VGL的导通电平传输至第二输出端OUT2，第一输出端OUT1和第二输出端OUT2输出导通电平。
具体地，如图12所示，第七晶体管M7响应于第二时钟信号端CK的导通电平导通，将输入端IN输出的导通电平传输至第一节点N1。第十一晶体管M11响应于第一节点N1的导通电平导通，将第二电平电压端VGH的截止电平传输至第二节点N2。第二晶体管M2和第五晶体管M5响应于第二节点N2的截止电平关断。第一晶体管M1和第四晶体管M4响应于第一节点N1的导通电平导通，将第一电平电压端VGL的导通电平传输至第一输出端OUT1和第二输出端OUT2，第一输出端OUT1和第二输出端OUT2输出导通电平。
基于上述实施例提供的移位寄存器，相应地，本申请还提供了移位寄存器的驱动方法的具体实现方式。请参见以下实施例。
如图14所示，本申请实施例提供的移位寄存器的驱动方法包括：
S101、截止电平输出阶段，移位寄存器的输入端、第二时钟信号端和第二电平电压端输出截止电平，第一时钟信号端输出导通电平，第一节点处于截止电平，第一时钟信号端的导通电平传输至第二节点，第一上拉模块将第二电平电压端的截止电平传输至第一输出端，第一输出端输出截止电平；第一开关模块响应于第一节点的截止电平而关断。
本申请实施例的移位寄存器的驱动方法，当移位寄存器的第一输出端输出第二电平电压信号(截止电平电压信号)时，第一时钟信号端由上一阶段的截止电平转变为输出导通电平，第一开关模块响应于第一节点的截止电平而关断，使得第一时钟信号端输出的第一时钟信号不会影响第一下拉模块的控制端，这样位于第一下拉模块的控制端与第一下拉模块的第一端之间的等效电容也就不会因第一时钟信号的跳低进而拉低第二电平电压信号的电压值，从而保证移位寄存器能够输出稳定的第二电平电压信号。
在一些实施例中，S101还可以包括：
在截止电平输出阶段，第一时钟信号端的导通电平传输至第三开关模块的第二端，在第一电平电压端输出的导通电平的电压值与第一时钟信号端输出的导通电平的电压值之间的差值小于或等于第二预设阈值时，第三开关模块关断。
如图15所示，在一些实施例中，在S101之前，本申请实施例提供的移位寄存器的驱动方法还可以包括：
S100、输出电平保持阶段，移位寄存器的输入端、第一时钟信号端和第二电平电压端输出截止电平，第二时钟信号端和第一电平电压端输出导通电平，移位寄存器的输入端的截止电平传输至第一节点，第一电平电压端的导通电平传输至第三节点，第一输出端保持输出上一帧的导通电平。
如图16所示，在一些实施例中，在S101之后，本申请实施例提供的移位寄存器的驱动方法还可以包括：
S102、第一导通电平输出阶段，移位寄存器的输入端、第二时钟信号端和第一电平电压端输出导通电平，第一时钟信号端和第二电平电压端输出截止电平，移位寄存器的输入端的导通电平传输至第一节点，第二电平电压端的截止电平传输至第二节点，第一下拉模块将第一电平电压端的导通电平传输至第一输出端，第一输出端输出导通电平。
如图17所示，在一些实施例中，在S102之后，本申请实施例提供的移位寄存器的驱动方法还可以包括：
S103、第二导通电平输出阶段，移位寄存器的输入端、第一时钟信号端和第一电平电压端输出导通电平，第二时钟信号端和第二电平电压端输出截止电平，第一节点维持导通电平，第二电平电压端的截止电平传输至第二节点，第一下拉模块将第一电平电压端的导通电平传输至第一输出端，第一输出端输出导通电平；在第一电平电压端输出的导通电平的电压值与第一时钟信号端输出的导通电平经耦合模块耦合后的电压值之间的差值小于或等于第一预设阈值时，第二开关模块关断。
如图18所示，在一些实施例中，在S103之后，本申请实施例提供的移位寄存器的驱动方法还可以包括：
S104、第三导通电平输出阶段，移位寄存器的输入端、第二时钟信号端和第一电平电压端输出导通电平，第一时钟信号端和第二电平电压端输出截止电平，移位寄存器的输入端的导通电平传输至第一节点，第二电平电压端的截止电平传输至第二节点，第一下拉模块将第一电平电压端的导通电平传输至第一输出端，第一输出端输出导通电平。
图14至图18所示的移位寄存器的驱动方法的各个步骤已在上文介绍移位寄存器时详细表述，本申请实施例的移位寄存器的驱动方法和移位寄存器能达到相同的技术效果，为了简洁描述，各个步骤的具体实现过程在此不再赘述。
基于上述实施例提供的移位寄存器，相应地，本申请还提供了一种栅线驱动电路，该栅线驱动电路包括多个级联的上述实施例提供的移位寄存器。
基于上述实施例提供的移位寄存器，相应地，本申请还提供了一种显示面板，该显示面板包括：
像素阵列，像素阵列包括在第一方向上依次排列的N条栅线，N为大于或等于2的整数；
栅线驱动电路，栅线驱动电路包括N个移位寄存器，在第一方向上，N个移位寄存器的第一输出端与N条栅线一一对应连接，N个移位寄存器中的第n个移位寄存器的第二输出端与第n+1个移位寄存器的输入端连接，n∈[1，N]；
其中，移位寄存器为上述实施例提供的移位寄存器。
相应地，本申请还提供了一种显示装置，该显示装置包括本申请实施例提供的显示面板。在具体实施时，该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
需要明确的是，本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同或相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。对于装置实施例而言，相关之处可以参见方法实施例的说明部分。本发明实施例并不局限于上文所描述并在图中示出的特定步骤和结构。本领域的技术人员可以在领会本发明实施例的精神之后，作出各种改变、修改和添加，或者改变步骤之间的顺序。并且，为了简明起见，这里省略对已知方法技术的详细描述。
本发明实施例可以以其他的具体形式实现，而不脱离其精神和本质特征。例如，特定实施例中所描述的算法可以被修改，而系统体系结构并不脱离本发明实施例的基本精神。因此，当前的实施例在所有方面都被看作是示例性的而非限定性的，本发明实施例的范围由所附权利要求而非上述描述定义，并且，落入权利要求的含义和等同物的范围内的全部改变从而都被包括在本发明实施例的范围之中。

Claims (20)

1.一种移位寄存器，其特征在于，包括：
第一下拉模块，所述第一下拉模块的控制端与第一节点电连接，所述第一下拉模块的第一端与第一电平电压端电连接，所述第一下拉模块的第二端与所述移位寄存器的第一输出端电连接，用于响应于所述第一节点的导通电平，将所述第一电平电压端的第一电平电压信号传输至所述第一输出端；
第一上拉模块，所述第一上拉模块的控制端与第二节点电连接，所述第一上拉模块的第一端与第二电平电压端电连接，所述第一上拉模块的第二端与所述第一输出端电连接，用于响应于所述第二节点的导通电平，将所述第二电平电压端的第二电平电压信号传输至所述第一输出端；
耦合模块，所述耦合模块的第一端与所述第一节点电连接；
第一开关模块，所述第一开关模块的控制端与所述第一节点电连接，所述第一开关模块的第一端与第一时钟信号端电连接，所述第一开关模块的第二端与所述耦合模块的第二端电连接，用于在所述第一输出端输出所述第二电平电压信号时，响应于所述第一节点的截止电平而关断。
2.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：
第二下拉模块，所述第二下拉模块的控制端与所述第一节点电连接，所述第二下拉模块的第一端与所述第一电平电压端电连接，所述第二下拉模块的第二端与所述移位寄存器的第二输出端电连接，用于响应于所述第一节点的导通电平，将所述第一电平电压端的所述第一电平电压信号传输至所述第二输出端；
第二上拉模块，所述第二上拉模块的控制端与所述第二节点电连接，所述第二上拉模块的第一端与所述第二电平电压端电连接，所述第二上拉模块的第二端与所述第二输出端电连接，用于响应于所述第二节点的导通电平，将所述第二电平电压端的所述第二电平电压信号传输至所述第二输出端；
其中，所述第一输出端和所述第二输出端中的一个与像素阵列的栅线电连接、另一个与下一级移位寄存器的输入端电连接。
3.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：
第二开关模块，所述第二开关模块的控制端与所述第一电平电压端电连接，所述第二开关模块的第一端与所述第一节点电连接，所述第二开关模块的第二端与所述耦合模块的第一端电连接，用于在所述第一电平电压端和所述第一时钟信号端均输出导通电平、且所述第一电平电压端输出的导通电平的电压值与所述第一时钟信号端输出的导通电平经所述耦合模块耦合后的电压值之间的差值小于或等于第一预设阈值时关断。
4.根据权利要求3所述的移位寄存器，其特征在于，所述移位寄存器还包括：
第一节点控制模块，电连接于第二时钟信号端、移位寄存器的输入端、所述第二电平电压端、第三节点、所述第一节点和所述耦合模块的第二端，用于响应于所述第二时钟信号端的导通电平，将所述移位寄存器的输入端的电压传输至所述第一节点，以及用于响应于所述第三节点的导通电平，将所述第二电平电压端的所述第二电平电压信号传输至所述耦合模块的第二端；
第二节点控制模块，电连接于所述第一时钟信号端、所述第一节点、所述第二节点和所述第二电平电压端，用于响应于所述第一节点的导通电平，将所述第二电平电压端的电压传输至所述第二节点，以及响应于所述第三节点和所述第一时钟信号端的导通电平，将所述第一时钟信号端的导通电平传输至所述第二节点；
第三开关模块，所述第三开关模块的控制端与所述第一电平电压端电连接，所述第三开关模块的第一端与所述第三节点电连接，所述第三开关模块的第二端与所述第二节点控制模块电连接，用于在所述第一电平电压端和所述第一时钟信号端均输出导通电平、且所述第一电平电压端输出的导通电平的电压值与所述第一时钟信号端输出的导通电平的电压值之间的差值小于或等于第二预设阈值时关断。
5.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：
第三节点控制模块，电连接于所述第二时钟信号端、所述第一电平电压端、所述第一节点和所述第三节点，用于响应于所述第二时钟信号端的导通电平，将所述第一电平电压端的电压传输至所述第三节点，以及响应于所述第一节点的导通电平，将所述第二时钟信号端的电压传输至所述第三节点。
6.根据权利要求1所述的移位寄存器，其特征在于，
所述第一下拉模块包括：
第一晶体管，所述第一晶体管的控制极与所述第一节点电连接，所述第一晶体管的第一极与所述第一电平电压端电连接，所述第一晶体管的第二极与所述移位寄存器的第一输出端电连接；
所述第一上拉模块包括：
第二晶体管，所述第二晶体管的控制极与所述第二节点电连接，所述第二晶体管的第一极与所述第二电平电压端电连接，所述第二晶体管的第二极与所述第一输出端电连接；
所述耦合模块包括：
耦合电容，所述耦合电容的第一极板与所述第一节点电连接；
所述第一开关模块包括：
第三晶体管，所述第三晶体管的控制极与所述第一节点电连接，所述第三晶体管的第一极与所述第一时钟信号端电连接，所述第三晶体管的第二极与所述耦合电容的第二极板电连接。
7.根据权利要求6所述的移位寄存器，其特征在于，所述移位寄存器还包括：第二下拉模块和第二上拉模块，其中：
所述第二下拉模块包括：
第四晶体管，所述第四晶体管的控制极与所述第一节点电连接，所述第四晶体管的第一极与所述第一电平电压端电连接，所述第四晶体管的第二极与所述移位寄存器的第二输出端电连接；
所述第二上拉模块包括：
第五晶体管，所述第五晶体管的控制极与所述第二节点电连接，所述第五晶体管的第一极与所述第二电平电压端电连接，所述第五晶体管的第二极与所述第二输出端电连接。
8.根据权利要求7所述的移位寄存器，其特征在于，所述移位寄存器还包括：第二开关模块，所述第二开关模块包括：
第六晶体管，所述第六晶体管的控制极与所述第一电平电压端电连接，所述第六晶体管的第一极与所述第一节点电连接，所述第六晶体管的第二极与所述耦合电容的第一极板电连接。
9.根据权利要求8所述的移位寄存器，其特征在于，所述移位寄存器还包括：第一节点控制模块、第二节点控制模块和第三开关模块，其中：
所述第一节点控制模块包括：
第七晶体管，所述第七晶体管的控制极与所述第二时钟信号端电连接，所述第七晶体管的第一极与所述移位寄存器的输入端电连接，所述第七晶体管的第二极与所述第一节点电连接；
第八晶体管，所述第八晶体管的控制极与第三节点电连接，所述第八晶体管的第一极与所述第二电平电压端电连接，所述第八晶体管的第二极与所述耦合电容的第二极板电连接；
所述第二节点控制模块包括：
第九晶体管，所述第九晶体管的第一极与所述第一时钟信号端电连接；
第十晶体管，所述第十晶体管的控制极与所述第一时钟信号端电连接，所述第十晶体管的第一极与所述第九晶体管的第二极电连接，所述第十晶体管的第二极与所述第二节点电连接；
第十一晶体管，所述第十一晶体管的控制极与所述第一节点电连接，所述第十一晶体管的第一极与所述第二节点电连接，所述第十一晶体管的第二极与所述第二电平电压端电连接；
所述第三开关模块包括：
第十二晶体管，所述第十二晶体管的控制极与所述第一电平电压端电连接，所述第十二晶体管的第一极与所述第三节点电连接，所述第十二晶体管的第二极分别与所述第九晶体管的控制极和所述第十晶体管的第一极电连接。
10.根据权利要求9所述的移位寄存器，其特征在于，所述移位寄存器还包括第三节点控制模块，所述第三节点控制模块包括：
第十三晶体管，所述第十三晶体管的控制极与所述第二时钟信号端电连接，所述第十三晶体管的第一极与所述第三节点电连接，所述第十三晶体管的第二极与所述第一电平电压端电连接；
至少两个第十四晶体管，所述至少两个第十四晶体管串联设置，所述至少两个第十四晶体管的控制极均与所述第一节点电连接，所述至少两个第十四晶体管中的一个所述第十四晶体管的第一极与所述第三节点电连接、另一个所述第十四晶体管的第二极与所述第二时钟信号端电连接。
11.根据权利要求10所述的移位寄存器，其特征在于，所述移位寄存器还包括：
第一存储电容和第二存储电容中的至少一个；其中，
所述第一存储电容的第一极板分别与所述第九晶体管的控制极和所述第十二晶体管的第二极电连接，所述第一存储电容的第二极板与所述第十晶体管的第一极电连接；
所述第二存储电容的第一极板与所述第二电平电压端电连接，所述第二存储电容的第二极板与所述第二节点电连接。
12.一种移位寄存器的驱动方法，其特征在于，应用于如权利要求1-11中任一项所述的移位寄存器，包括：
截止电平输出阶段，所述移位寄存器的输入端、所述第二时钟信号端和第二电平电压端输出截止电平，第一时钟信号端输出导通电平，所述第一节点处于截止电平，所述第一时钟信号端的导通电平传输至所述第二节点，所述第一上拉模块将所述第二电平电压端的截止电平传输至所述第一输出端，所述第一输出端输出截止电平；所述第一开关模块响应于所述第一节点的截止电平而关断。
13.根据权利要求12所述的驱动方法，其特征在于，所述方法还包括：
在所述截止电平输出阶段，所述第一时钟信号端的导通电平传输至第三开关模块的第二端，在所述第一电平电压端输出的导通电平的电压值与所述第一时钟信号端输出的导通电平的电压值之间的差值小于或等于第二预设阈值时，所述第三开关模块关断。
14.根据权利要求12所述的驱动方法，其特征在于，在所述截止电平输出阶段之前，所述驱动方法还包括：
输出电平保持阶段，所述移位寄存器的输入端、所述第一时钟信号端和所述第二电平电压端输出截止电平，所述第二时钟信号端和所述第一电平电压端输出导通电平，所述移位寄存器的输入端的截止电平传输至所述第一节点，所述第一电平电压端的导通电平传输至第三节点，所述第一输出端保持输出上一帧的导通电平。
15.根据权利要求12所述的驱动方法，其特征在于，在所述截止电平输出阶段之后，所述驱动方法还包括：
第一导通电平输出阶段，所述移位寄存器的输入端、所述第二时钟信号端和所述第一电平电压端输出导通电平，所述第一时钟信号端和所述第二电平电压端输出截止电平，所述移位寄存器的输入端的导通电平传输至所述第一节点，所述第二电平电压端的截止电平传输至所述第二节点，所述第一下拉模块将所述第一电平电压端的导通电平传输至所述第一输出端，所述第一输出端输出导通电平。
16.根据权利要求15所述的驱动方法，其特征在于，在所述第一导通电平输出阶段之后，所述驱动方法还包括：
第二导通电平输出阶段，所述移位寄存器的输入端、所述第一时钟信号端和所述第一电平电压端输出导通电平，所述第二时钟信号端和所述第二电平电压端输出截止电平，所述第一节点维持导通电平，所述第二电平电压端的截止电平传输至所述第二节点，所述第一下拉模块将所述第一电平电压端的导通电平传输至所述第一输出端，所述第一输出端输出导通电平；在所述第一电平电压端输出的导通电平的电压值与所述第一时钟信号端输出的导通电平经所述耦合模块耦合后的电压值之间的差值小于或等于第一预设阈值时，所述第二开关模块关断。
17.根据权利要求16所述的驱动方法，其特征在于，在所述第二导通电平输出阶段之后，所述驱动方法还包括：
第三导通电平输出阶段，所述移位寄存器的输入端、所述第二时钟信号端和所述第一电平电压端输出导通电平，所述第一时钟信号端和所述第二电平电压端输出截止电平，所述移位寄存器的输入端的导通电平传输至所述第一节点，所述第二电平电压端的截止电平传输至所述第二节点，所述第一下拉模块将所述第一电平电压端的导通电平传输至所述第一输出端，所述第一输出端输出导通电平。
18.一种栅线驱动电路，其特征在于，包括多个级联的如权利要求1-11中任一项所述的移位寄存器。
19.一种显示面板，其特征在于，包括：
像素阵列，所述像素阵列包括在第一方向上依次排列的N条栅线，N为大于或等于2的整数；
栅线驱动电路，所述栅线驱动电路包括N个移位寄存器，在所述第一方向上，所述N个移位寄存器的第一输出端与所述N条栅线一一对应连接，所述N个移位寄存器中的第n个移位寄存器的第二输出端与第n+1个移位寄存器的输入端连接，n∈[1，N]；
其中，所述移位寄存器为如权利要求1至11中任意一项所述的移位寄存器。
20.一种显示装置，其特征在于，包括如权利要求19所述的显示面板。
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