TW201419238A - 閘極掃描器驅動電路及其移位暫存器 - Google Patents

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Abstract

第N級移位暫存器包含上拉單元、驅動單元、第一下拉單元、第二下拉單元及第三下拉單元。該上拉單元用以根據第一時脈訊號、第二時脈訊號及起始訊號提供第一上拉訊號。該驅動單元用以根據該第一上拉訊號提供驅動訊號，及根據該第一時脈訊號及該驅動訊號提供閘極訊號。該第一下拉單元用以根據該第一時脈訊號下拉該第一上拉訊號。該第二下拉單元用以根據第二上拉訊號，下拉該驅動訊號。該第三下拉單元用以根據該第二時脈訊號，下拉該閘極訊號。

Description

閘極掃描器驅動電路及其移位暫存器
本發明係關於一種移位暫存器，尤指一種用於閘極掃描器驅動電路中的移位暫存器。
第1圖為先前技術顯示面板100的示意圖。顯示面板100包含閘極掃描器驅動電路102及畫素陣列112。閘極掃描器驅動電路102包含複數級移位暫存器。每一級移位暫存器通過各別的掃描線110，按順序輸出各別的閘極訊號至畫素陣列112。
第2圖為第1圖閘極掃描器驅動電路102的時序圖。第2圖以第1圖的第N-1級移位暫存器104、第N級移位暫存器106及第N+1級移位暫存器108為例，以方便說明。第2圖的橫軸為時間t，縱軸為電壓值，從上至下為第二時脈訊號XCK、第一時脈訊號CK、第N-1級移位暫存器104輸出的閘極訊號Gn-1、第N級移位暫存器106輸出的閘極訊號Gn及第N+1級移位暫存器108輸出的閘極訊號Gn+1。於T1時段，第二時脈訊號XCK由低電位上升至高電位，第N-1級移位暫存器104根據第二時脈訊號XCK的電位輸出高電位閘極訊號Gn-1；於T2時段，第一時脈訊號CK由低電位上升至高電位，第N級移位暫存器106根據第一時脈訊號CK的電位輸出高電位閘極訊號Gn；於T3時段，第二時脈訊號XCK再次由低電 位上升至高電位，第N+1級移位暫存器108根據第二時脈訊號XCK的電位輸出高電位閘極訊號Gn+1。亦即，閘極掃描器驅動電路102中相鄰的移位暫存器中，接收第二時脈訊號XCK及第一時脈訊號CK的輸入節點的位置需交錯對調以輸出各別的閘極訊號，且第N+1級移位暫存器輸出的閘極訊號Gn+1在時序上緊接著第N級移位暫存器輸出的閘極訊號Gn，即閘極訊號Gn+1是閘極訊號Gn位移一次的波形。
若要使閘極訊號Gn與閘極訊號Gn+1相隔半個第一時脈訊號CK周期的時間，也就是閘極訊號Gn+1是閘極訊號Gn移位兩次的波形，則必須將第N級移位暫存器106的電路重覆佈局二次，以達到位移兩次的結果。若要使相鄰的每一級移位暫存器輸出的閘極訊號都相隔半個第一時脈訊號CK周期的時間，則每一級移位暫存器都要佈局兩組重覆的電路，如此會增加閘極掃描器驅動電路102中的移位暫存器內部的元件數量及所需要的佈局空間，不符合當今要縮小顯示面板邊框的趨勢。
本發明的一實施例揭露一種閘極掃描器驅動電路。該閘極掃描器驅動電路包含第N級移位暫存器及第N+1級移位暫存器。該第N級移位暫存器包含上拉單元、驅動單元、第一下拉單元、第二下拉單元及第三下拉單元。該第N+1級移位暫存器包含上拉單元、驅動單元、第一下拉單元、第二下拉單元及第三下拉單元。
本發明的另一實施例揭露一種第N級移位暫存器。該第N級移位暫存器包含上拉單元、驅動單元、第一下拉單元、第二下拉單元及第三下拉單元。該上拉單元用以根據第一時脈訊號、第二時脈訊號及起始訊號提供第一上拉訊號。該驅動單元用以根據該第一上拉訊號提供驅動訊號，及根據該第一時脈訊號及該驅動訊號提供閘極訊號。該第一下拉單元用以根據該第一時脈訊號下拉該第一上拉訊號。該第二下拉單元用以根據第二上拉訊號，下拉該驅動訊號。該第三下拉單元用以根據該第二時脈訊號，下拉該閘極訊號。
本發明實施例揭露的每一級移位暫存器不需佈局兩組重覆的電路，即可輸出前一級移位暫存器的閘極訊號移位二次後的閘極訊號，可減少移位暫存器內部的元件數量及所需要的佈局空間。另外，本發明實施例提供的閘極掃描器驅動電路中的相鄰兩級的移位暫存器耦接第一時脈訊號CK及第二時脈訊號XCK的輸入節點的位置不需對調，可簡化時脈訊號的設計。
第3圖為本發明一實施例說明閘極掃描器驅動電路3(02的示意圖。閘極掃描器驅動電路302包含複數級移位暫存器。第4圖為本發明一實施例說明第3圖的移位暫存器的示意圖。在第4圖中以第3圖的第N級移位暫存器306及第N+1級移位暫存器308為例以方便說明。第4圖實施例中所有的電晶體可為N型薄膜電晶體(TFT)。
第N級移位暫存器306包含上拉單元402、驅動單元404、第一下拉單元406、第二下拉單元408及第三下拉單元410。上拉單元402用以根據第一時脈訊號CK、第二時脈訊號XCK及起始訊號SP，提供第一上拉訊號Pn。起始訊號SP可為來自第N-1級移位暫存器的閘極訊號，或由顯示面板系統提供。第一上拉訊號Pn可為第N級移位暫存器306的上拉訊號。驅動單元404用以根據第一上拉訊號Pn提供第一驅動訊號Qn，及用以根據第一時脈訊號CK及第一驅動訊號Qn，提供第一閘極訊號Gn。第一驅動訊號Qn可為第N級移位暫存器306的驅動訊號，第一閘極訊號Gn可為第N級移位暫存器306的閘極訊號。第一下拉單元406用以根據第一時脈訊號CK下拉第一上拉訊號Pn。第二下拉單元408用以根據第二上拉訊號Pn+1下拉第一驅動訊號Qn。第二上拉訊號Pn+1可為第N+1級移位暫存器308的上拉訊號。第三下拉單元410用以根據第二時脈訊號XCK，下拉第一閘極訊號Gn。第一時脈訊號CK及第二時脈訊號XCK可為反相的時脈信號。
第N級移位暫存器306的上拉單元402包含第一電晶體M1、第二電晶體M2及第一電容C1。第一下拉單元406包含第三電晶體M3。驅動單元404包含第四電晶體M4、第五電晶體M5及第二電容C2。第三下拉單元410包含第六電晶體M6。第二下拉單元408包含第七電晶體M7。
第一電晶體M1具有用以接收第一時脈訊號CK的控制端，用以接收起始訊號SP的第一端，及第二端。第二電晶體M2具有耦接於第一電晶體M1的第二端的控制端，用以接收第二時脈訊號XCK的第一端，及用以提供第一上拉訊號Pn的第二端。第三電晶體M3，具有用以接收第一時脈訊號CK的控制端，耦接於第二電晶體M2的第二端的第一端，及用以接收低電位VSS的第二端。第四電晶體M4，具有耦接於第二電晶體M2的第二端的控制端，耦接於第四電晶體M4的控制端的第一端，及用以提供第一驅動訊號Qn的第二端。第五電晶體M5，具有耦接於第四電晶體M4的第二端的控制端，用以接收第一時脈訊號CK的第一端，及用以提供第一閘極訊號Gn的第二端。第六電晶體M6，具有用以接收第二時脈訊號XCK的控制端，耦接於第五電晶體M5的第二端的第一端，及耦接於第三電晶體M3的第二端的第二端。第七電晶體M7，具有用以接收第二上拉訊號Pn+1的控制端，耦接於第五電晶體M5的控制端的第一端，及耦接於第三電晶體M3的第二端的第二端。第一電容C1耦接於第一電晶體M1的第二端及第二電晶體M2的第二端之間。第二電容C2耦接於第五電晶體M5的控制端及第二端之間。
第N+1級移位暫存器308包含上拉單元412、驅動單元414、第一下拉單元416、第二下拉單元418及第三下拉單元420。上拉單元412用以根據第一時脈訊號CK、第二時脈訊號XCK及第一閘極訊號Gn，提供第二上拉訊號Pn+1。驅動單元414用以根據第二上拉訊號Pn+1提供第二驅動訊號Qn+1，及用以根據第一時脈訊號CK 及第二驅動訊號Qn+1，提供第二閘極訊號Gn+1。第二驅動訊號Qn+1可為第N+1級移位暫存器308的驅動訊號，第二閘極訊號Gn+1可為第N+1級移位暫存器308的閘極訊號。第一下拉單元416用以根據第一時脈訊號CK下拉第二上拉訊號Pn+1。第二下拉單元418用以根據第三上拉訊號Pn+2下拉第二驅動訊號Qn+1。第三上拉訊號Pn+2可為第N+2級移位暫存器的上拉訊號。第三下拉單元420用以根據第二時脈訊號XCK，下拉第二閘極訊號Gn+1。
第N+1級移位暫存器308的上拉單元412包含第八電晶體M8、第九電晶體M9及第三電容C3。第一下拉單元416包含第十電晶體M10。驅動單元414包含第十一電晶體M11、第十二電晶體M12及第四電容C4。第三下拉單元420包含第十三電晶體M13。第二下拉單元418包含第十四電晶體M14。
第八電晶體M8具有用以接收第一時脈訊號CK的控制端，用以接收第一閘極訊號Gn的第一端，及第二端。第九電晶體M9具有耦接於第八電晶體M8的第二端的控制端，用以接收第二時脈訊號XCK的第一端，及用以提供第二上拉訊號Pn+1的第二端。第十電晶體M10，具有用以接收第一時脈訊號CK的控制端，耦接於第九電晶體M9的第二端的第一端，及用以接收低電位VSS的第二端。第十一電晶體M11，具有耦接於第九電晶體M9的第二端的控制端，耦接於第十一電晶體M11的控制端的第一端，及用以提供第二驅動訊號Qn+1的第二端。第十二電晶體M12，具有耦接於第十一 電晶體M11的第二端的控制端，用以接收第一時脈訊號CK的第一端，及用以提供第二閘極訊號Gn+1的第二端。第十三電晶體M13，具有用以接收第二時脈訊號XCK的控制端，耦接於第十二電晶體M12的第二端的第一端，及耦接於第十電晶體M10的第二端的第二端。第十四電晶體M14，具有用以接收第三上拉訊號Pn+2的控制端，耦接於第第十二電晶體M12的控制端的第一端，及耦接於第十電晶體M10的第二端的第二端。第三電容C3耦接於第八電晶體M8的第二端及第九電晶體M9的第二端之間。第四電容C4耦接於第十二電晶體M12的控制端及第二端之間。
第5圖為本發明一實施例說明第4圖移位暫存器動作的時序圖。第5圖的橫軸為時間t，從上至下為第一時脈訊號CK、第二時脈訊號XCK、起始訊號SP、節點Nn的訊號、第一上拉訊號Pn、第一驅動訊號Qn、第二上拉訊號Pn+1及第一閘極訊號Gn。第N級移位暫存器306的動作如下所述。於T1時段，起始訊號SP及第一時脈訊號CK由低電位切換至高電位，使第一電晶體M1導通，將起始訊號SP的高電位儲存到第一電容C1的節點Nn。於T2時段，第一時脈訊號CK由高電位切換至低電位，第二時脈訊號XCK由低電位切換至高電位，節點Nn因為第一電容C1的耦合作用，上升至更高電位，使第二電晶體M2導通並且上拉第一上拉訊號Pn至第二時脈訊號XCK的高電位。同時第四電晶體M4導通，將第二電容C2上的第一驅動訊號Qn上拉至第一上拉訊號Pn的高電位。於T3時段，第一時脈訊號CK由低電位切換至高電位，第二時脈訊號XCK 由高電位切換至低電位，此時第一時脈訊號CK使第三電晶體M3導通以下拉第一上拉訊號Pn，因此第一上拉訊號Pn的低電位使第四電晶體M4截止，第一驅動訊號Qn因為第二電容C2的耦合作用，上升至更高電位，使第五電晶體M5導通並且上拉第一閘極訊號Gn至第一時脈訊號CK的高電位，並且輸出至第N+1級移位暫存器308，作為第N+1級移位暫存器308的起始訊號。於T4時段，第二時脈訊號XCK由低電位切換至高電位，此時第二時脈訊號XCK使第六電晶體M6導通以下拉第一閘極訊號Gn。第5圖中，第一上拉訊號Pn為起始訊號SP移位一次的波形，第一閘極訊號Gn為起始訊號SP移位二次的波形。於T4時段，第二上拉訊號Pn+1可由第N+1級移位暫存器308回饋至第N級移位暫存器306，導通第七電晶體M7以下拉第一驅動訊號Qn。第N+1級移位暫存器308的動作按照上述的動作原理類推。
從第5圖說明可知，第4圖的第N級移位暫存器306輸出的第一閘極訊號Gn是起始訊號SP移位二次的波形，即第一閘極訊號Gn是第N-1級移位暫存器輸出的的閘極訊號經過移位二次的波形。同理，第N+1級移位暫存器308輸出的第二閘極訊號Gn+1是第N級移位暫存器306輸出的第一閘極訊號Gn經過移位二次的波形。亦即相鄰的每一級移位暫存器各別輸出的閘極訊號會相隔半個第一時脈訊號CK周期的時間。
第6圖為本發明一實施例說明第3圖閘極掃描器驅動電路302 的時序圖。第6圖的橫軸為時間t，從上至下為起始訊號SP、第一時脈訊號CK、第二時脈訊號XCK、第N級閘極訊號Gn、第N+1級閘極訊號Gn+1、第N+2級閘極訊號Gn+2、第N+3級閘極訊號Gn+3及第N+4級閘極訊號Gn+4。按照第5圖的動作說明，閘極掃描器驅動電路302的第N級閘極訊號Gn為起始訊號SP移位二次的波形、第N+1級閘極訊號Gn+1為第N級閘極訊號Gn移位二次的波形、第N+2級閘極訊號Gn+2為第N+1級閘極訊號Gn+1移位二次的波形、第N+3級閘極訊號Gn+3為第N+2級閘極訊號Gn+2移位二次的波形、第N+4級閘極訊號Gn+4為第N+3級閘極訊號Gn+3移位二次的波形。
第7圖為本發明另一實施例說明第3圖閘極掃描器驅動電路302的時序圖。第7圖的橫軸為時間t，從上至下為起始訊號SP、第一時脈訊號CK、第二時脈訊號XCK、第N級閘極訊號Gn、第N+1級閘極訊號Gn+1、第N+2級閘極訊號Gn+2、第N+3級閘極訊號Gn+3及第N+4級閘極訊號Gn+4。第7圖與第6圖的差異為第7圖的起始訊號SP為多次脈波，所以第N級閘極訊號Gn、第N+1級閘極訊號Gn+1、第N+2級閘極訊號Gn+2、第N+3級閘極訊號Gn+3及第N+4級閘極訊號Gn+4都為多次脈波。第N級閘極訊號Gn的每一脈波為起始訊號SP的每一脈波移位二次的波形、第N+1級閘極訊號Gn+1的每一脈波為第N級閘極訊號Gn的每一脈波移位二次的波形、第N+2級閘極訊號Gn+2的每一脈波為第N+1級閘極訊號Gn+1的每一脈波移位二次的波形、第N+3級閘極訊號Gn+3的 每一脈波為第N+2級閘極訊號Gn+2的每一脈波移位二次的波形、第N+4級閘極訊號Gn+4的每一脈波為第N+3級閘極訊號Gn+3的每一脈波移位二次的波形。
第8圖為本發明另一實施例說明第N級移位暫存器806的示意圖。第N級移位暫存器806的連接方式與第4圖所示的第N級移位暫存器306相同，不再贅述。差異在於第8圖中所有的電晶體可為P型薄膜電晶體(TFT)，及將第4圖中的低電位VSS更換為高電位VDD。
第9圖為本發明一實施例說明第8圖的第N級移位暫存器動作的時序圖。第9圖的橫軸為時間t，從上至下為第一時脈訊號CK、第二時脈訊號XCK、起始訊號SP、節點Nn的訊號、第一上拉訊號Pn、第一驅動訊號Qn、第二上拉訊號Pn+1及第一閘極訊號Gn。第N級移位暫存器806的動作如下。於T1時段，起始訊號SP及第一時脈訊號CK由高電位切換至低電位，使第一電晶體M1導通，將起始訊號SP的低電位儲存到第一電容C1的節點Nn。於T2時段，第一時脈訊號CK由低電位切換至高電位，第二時脈訊號XCK由高電位切換至低電位，節點Nn因為第一電容C1的耦合作用，下降至更低電位，使第二電晶體M2導通並且將第二時脈訊號XCK的低電位寫入第一上拉訊號Pn。同時因為第四電晶體M4為二極體接法，所以第四電晶體M4會導通，將第一上拉訊號Pn的低電位寫入第二電容C2上的第一驅動訊號Qn。於T3時段，第一時脈訊號CK由 高電位切換至低電位，第二時脈訊號XCK由低電位切換至高電位，此時第一時脈訊號CK使第三電晶體M3導通以上拉第一上拉訊號Pn至高電位，第一上拉訊號Pn的高電位使第四電晶體M4截止，第一驅動訊號Qn則因為第二電容C2的耦合作用，下降至更低電位，使第五電晶體M5導通並且將第一時脈訊號CK的低電位寫入第一閘極訊號Gn。於T4時段，第二時脈訊號XCK由高電位切換至低電位，此時第二時脈訊號XCK使第六電晶體M6導通以上拉第一閘極訊號Gn。第9圖中，第一上拉訊號Pn為起始訊號SP移位一次的波形，第一閘極訊號Gn為起始訊號SP移位二次的波形。於T4時段，第二上拉訊號Pn+1可由第N+1級移位暫存器回饋至第N級移位暫存器806，導通第七電晶體M7以上拉第一驅動訊號Qn，因此第二上拉訊號Pn+1不需由外部訊號提供，可簡化設計。其他級移位暫存器的動作按照上述的動作原理類推。
綜上所述，本發明實施例提供的閘極掃描器驅動電路中的每一級移位暫存器輸出的閘極訊號即是前一級移位暫存器的閘極訊號移位二次的波形，所以每一級移位暫存器不需佈局兩組重覆的電路，可減少移位暫存器內部的元件數量及所需要的佈局空間。另外，本發明實施例提供的閘極掃描器驅動電路中的相鄰兩級的移位暫存器耦接第一時脈訊號CK及第二時脈訊號XCK的輸入節點的位置不需對調，可簡化時脈訊號的設計。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍 所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧顯示面板
102‧‧‧閘極掃描器驅動電路
112‧‧‧畫素陣列
110‧‧‧掃描線
104‧‧‧第N-1級移位暫存器
106、306‧‧‧第N級移位暫存器
108、308‧‧‧第N+1級移位暫存器
402、412‧‧‧上拉單元
404、414‧‧‧驅動單元
406、416‧‧‧第一下拉單元
408、418‧‧‧第二下拉單元
410、420‧‧‧第三下拉單元
SP‧‧‧起始訊號
Pn‧‧‧第一上拉訊號
Qn‧‧‧第一驅動訊號
Pn+1‧‧‧第二上拉訊號
Qn+1‧‧‧第二驅動訊號
Pn+2‧‧‧第三上拉訊號
Pn+3‧‧‧第N+3級上拉訊號
Pn+4‧‧‧第N+4級上拉訊號
Gn-1‧‧‧第N-1級閘極訊號
Gn‧‧‧第N級閘極訊號
Gn+1‧‧‧第N+1級閘極訊號
Gn+2‧‧‧第N+2級閘極訊號
Gn+3‧‧‧第N+3級閘極訊號
Gn+4‧‧‧第N+4級閘極訊號
Nn、Nn+1‧‧‧節點
VSS‧‧‧低電位
CK‧‧‧第一時脈訊號
XCK‧‧‧第二時脈訊號
t‧‧‧時間
T1至T4‧‧‧時段
M1至M14‧‧‧電晶體
C1至C4‧‧‧電容
第1圖為先前技術顯示面板的示意圖。
第2圖為第1圖閘極掃描器驅動電路的時序圖。
第3圖為本發明一實施例說明閘極掃描器驅動電路的示意圖。
第4圖為本發明一實施例說明第3圖的移位暫存器的示意圖。
第5圖為本發明一實施例說明第4圖移位暫存器動作的時序圖。
第6圖為本發明一實施例說明第3圖閘極掃描器驅動電路的時序圖。
第7圖為本發明另一實施例說明第3圖閘極掃描器驅動電路的時序圖。
第8圖為本發明另一實施例說明移位暫存器的示意圖。
第9圖為本發明一實施例說明第8圖的移位暫存器動作的時序圖。
306‧‧‧第N級移位暫存器
308‧‧‧第N+1級移位暫存器
402、412‧‧‧上拉單元
404、414‧‧‧驅動單元
406、416‧‧‧第一下拉單元
408、418‧‧‧第二下拉單元
410、420‧‧‧第三下拉單元
CK‧‧‧第一時脈訊號
XCK‧‧‧第二時脈訊號
SP‧‧‧起始訊號
Pn‧‧‧第一上拉訊號
Qn‧‧‧第一驅動訊號
Gn‧‧‧第一閘極訊號
Pn+1‧‧‧第二上拉訊號
Qn+1‧‧‧第二驅動訊號
Gn+1‧‧‧第二閘極訊號
Pn+2‧‧‧第三上拉訊號
Nn、Nn+1‧‧‧節點
VSS‧‧‧低電位
M1至M14‧‧‧電晶體
C1至C4‧‧‧電容

Claims (16)

  1. 一種移位暫存器，包含：一第一電晶體，具有一用以接收一第一時脈訊號的控制端，一用以接收一起始訊號的第一端，及一第二端；一第二電晶體，具有一耦接於該第一電晶體的第二端的控制端，一用以接收一第二時脈訊號的第一端，及一用以提供一第一上拉訊號的第二端；一第三電晶體，具有一用以接收該第一時脈訊號的控制端，一耦接於該第二電晶體的第二端的第一端，及一用以接收一低電位的第二端；一第四電晶體，具有一耦接於該第二電晶體的第二端的控制端，一耦接於該第四電晶體的控制端的第一端，及一用以提供一驅動訊號的第二端；一第五電晶體，具有一耦接於該第四電晶體的第二端的控制端，一用以接收該第一時脈訊號的第一端，及一用以提供一閘極訊號的第二端；一第六電晶體，具有一用以接收該第二時脈訊號的控制端，一耦接於該第五電晶體的第二端的第一端，及一耦接於該第三電晶體的第二端的第二端；及一第七電晶體，具有一用以接收一第二上拉訊號的控制端，一耦接於該第五電晶體的控制端的第一端，及一耦接於該第三電晶體的第二端的第二端。
  2. 如請求項1所述的移位暫存器，另包含：一第一電容，耦接於該第一電晶體的第二端及該第二電晶體的第二端之間。
  3. 如請求項2所述的移位暫存器，另包含：一第二電容，耦接於該第五電晶體的控制端及第二端之間。
  4. 如請求項1所述的移位暫存器，其中該第一時脈訊號及該第二時脈訊號為反相的時脈信號。
  5. 一種閘極掃描器驅動電路，包含：第N級移位暫存器，包含：一第一電晶體，具有一用以接收一第一時脈訊號的控制端，一用以接收一起始訊號的第一端，及一第二端；一第二電晶體，具有一耦接於該第一電晶體的第二端的控制端，一用以接收一第二時脈訊號的第一端，及一用以提供一第一上拉訊號的第二端；一第三電晶體，具有一用以接收該第一時脈訊號的控制端，一耦接於該第二電晶體的第二端的第一端，及一用以接收一低電位的第二端；一第四電晶體，具有一耦接於該第二電晶體的第二端的控制端，一耦接於該第四電晶體的控制端的第一端，及一用以提供一第一驅動訊號的第二端； 一第五電晶體，具有一耦接於該第四電晶體的第二端的控制端，一用以接收該第一時脈訊號的第一端，及一用以提供一第一閘極訊號的第二端；一第六電晶體，具有一用以接收該第二時脈訊號的控制端，一耦接於該第五電晶體的第二端的第一端，及一耦接於該第三電晶體的第二端的第二端；及一第七電晶體，具有一用以接收一第二上拉訊號的控制端，一耦接於該第五電晶體的控制端的第一端，及一耦接於該第三電晶體的第二端的第二端；及第N+1級移位暫存器，包含：一第八電晶體，具有一用以接收該第一時脈訊號的控制端，一用以接收該第一閘極訊號的第一端，及一第二端；一第九電晶體，具有一耦接於該第八電晶體的第二端的控制端，一用以接收該第二時脈訊號的第一端，及一用以提供該第二上拉訊號的第二端；一第十電晶體，具有一用以接收該第一時脈訊號的控制端，一耦接於該第九電晶體的第二端的第一端，及一用以接收該低電位的第二端；一第十一電晶體，具有一耦接於該第九電晶體的第二端的控制端，一耦接於該第十一電晶體的控制端的第一端，及一用以提供一第二驅動訊號的第二端；一第十二電晶體，具有一耦接於該第十一電晶體的第二端 的控制端，一用以接收該第一時脈訊號的第一端，及一用以提供一第二閘極訊號的第二端；一第十三電晶體，具有一用以接收該第二時脈訊號的控制端，一耦接於該第十二電晶體的第二端的第一端，及一耦接於該第十電晶體的第二端的第二端；及一第十四電晶體，具有一用以接收一第三上拉訊號的控制端，一耦接於該第十二電晶體的控制端的第一端，及一耦接於該第十電晶體的第二端的第二端。
  6. 如請求項5所述的移位暫存器，其中該第N級移位暫存器另包含：一第一電容，耦接於該第一電晶體的第二端及該第二電晶體的第二端之間；及一第二電容，耦接於該第五電晶體的控制端及第二端之間。
  7. 如請求項5所述的移位暫存器，其中該第N+1級移位暫存器另包含：一第三電容，耦接於該第八電晶體的第二端及該第九電晶體的第二端之間；及一第四電容，耦接於該第十二電晶體的控制端及第二端之間。
  8. 如請求項5所述的移位暫存器，其中該第一時脈訊號及該第二時脈訊號為反相的時脈信號。
  9. 一移位暫存器，包含：一上拉單元，用以根據一第一時脈訊號、一第二時脈訊號及一起始訊號，提供一第一上拉訊號；及一驅動單元，用以根據該第一上拉訊號，提供一驅動訊號，及用以根據該第一時脈訊號及該驅動訊號，提供一閘極訊號。
  10. 如請求項9所述的移位暫存器，另包含：一第一下拉單元，用以根據該第一時脈訊號，下拉該第一上拉訊號；一第二下拉單元，用以根據一第二上拉訊號，下拉該驅動訊號；及一第三下拉單元，用以根據該第二時脈訊號，下拉該閘極訊號。
  11. 如請求項10所述的移位暫存器，其中該上拉單元包含：一第一電晶體，具有一用以接收該第一時脈訊號的控制端，一用以接收該起始訊號的第一端，及一第二端；一第二電晶體，具有一耦接於該第一電晶體的第二端的控制端，一用以接收該第二時脈訊號的第一端，及一用以提供該第一上拉訊號的第二端；及一第一電容，耦接於該第一電晶體的第二端及該第二電晶體的第二端之間。
  12. 如請求項10所述的移位暫存器，其中該第一下拉單元包含：一第三電晶體，具有一用以接收該第一時脈訊號的控制端，一耦接於該上拉單元的第一端，及一用以接收一低電位的第二端。
  13. 如請求項10所述的移位暫存器，其中該驅動單元包含：一第四電晶體，具有一耦接於該上拉單元的控制端，一耦接於該第四電晶體的控制端的第一端，及一用以提供該驅動訊號的第二端；及一第五電晶體，具有一耦接於該第四電晶體的第二端的控制端，一用以接收該第一時脈訊號的第一端，及一用以提供該閘極訊號的第二端；及一第二電容，耦接於該第五電晶體的控制端及第二端之間。
  14. 如請求項10所述的移位暫存器，其中該第三下拉單元包含：一第六電晶體，具有一用以接收該第二時脈訊號的控制端，一耦接於該驅動單元的第一端，及一用以接收一低電位的第二端。
  15. 如請求項10所述的移位暫存器，其中該第二下拉單元包含：一第七電晶體，具有一用以接收該第二上拉訊號的控制端，一耦接於該驅動單元的第一端，及一用以接收一低電位的第二端。
  16. 如請求項10所述的移位暫存器，其中該第一時脈訊號及該第二時脈訊號為反相的時脈信號。
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