KR102367484B1

KR102367484B1 - 표시장치 및 이의 구동방법

Info

Publication number: KR102367484B1
Application number: KR1020140132068A
Authority: KR
Inventors: 공충식; 조한인
Original assignee: 엘지디스플레이 주식회사
Priority date: 2014-09-30
Filing date: 2014-09-30
Publication date: 2022-02-28
Also published as: KR20160039100A

Abstract

본 발명의 표시장치는 게이트라인을 포함하는 표시패널, 게이트라인에 게이트펄스를 제공하는 게이트 구동회로를 포함한다. 게이트 구동회로는 게이트 스타트 펄스 또는 이전단 스테이지의 출력에 대응하여 Q노드 및 QB노드의 전위를 제어하는 노드 제어회로, 비표시기간에는 제1 전압레벨의 출력제어신호를 인가받고 표시기간에 제2 전압레벨의 출력제어신호를 인가받아 Q노드 및 QB노드의 전위에 따라서 출력제어신호를 출력단으로 출력하거나, 출력단을 방전하는 리셋회로, 리셋회로의 출력을 반전시켜서 제1 출력신호를 게이트라인에 연결되는 출력단자로 제공하는 제1 출력부 및 리셋회로의 출력을 반전시키고 제1 출력신호와 다른 위상을 제2 출력신호를 상기 출력단자로 제공하는 제2 출력부를 포함한다.

Description

표시장치 및 이의 구동방법{Display Device and Driving Method therof}

본 발명은 표시장치 및 이의 구동방법에 관한 것이다.

표시장치는 데이터라인들과 게이트라인들이 직교되도록 배치되고 픽셀들이 매트릭스 형태로 배치된다. 데이터라인들에는 표시하고자 하는 비디오 데이터전압이 공급되고 게이트라인들에는 게이트펄스가 순차적으로 공급된다. 게이트펄스가 공급되는 표시라인의 픽셀들에 비디오 데이터전압이 공급되며, 모든 표시라인들이 게이트펄스에 의해 순차적으로 스캐닝되면서 비디오 데이터를 표시한다.

평판표시장치의 게이트라인들에 게이트펄스를 공급하기 위한 스캔 구동회로는 통상 다수의 게이트 집적회로(Integrated Circuit, 이하 "IC"라 함)를 포함한다. 게이트 드라이브 IC 각각은 게이트펄스를 순차적으로 출력하여야 하기 때문에 기본적으로 쉬프트 레지스터를 포함하며, 표시패널의 구동특성에 따라 쉬프트 레지스터의 출력 전압을 조정하기 위한 회로들과 출력 버퍼들을 포함할 수 있다.

스캔 구동회로가 출력하는 게이트펄스는 보통 게이트로우전압(VGL)과 게이트하이전압(VGH) 사이를 스윙하는데, 게이트로우전압(VGL)과 게이트하이전압(VGH) 간의 전압 차이가 커서 순간적인 전압 변화량이 클 수밖에 없다. 따라서 게이트펄스가 스윙하는 순간의 소비전력이 크게 소비되기 때문에, 이를 개선하기 위해서 게이트펄스가 오프되는 순간에 전압변화를 완만히 하는 게이트펄스 변조방법(Gate Pulse Modulation; GPM)이 제안되었다. 이처럼 게이트펄스가 하강되는 순간의 전압변화를 완만히 하는 방법은 게이트펄스의 출력에 대응하는 클럭신호의 파형을 변조하는 것이 일반적이다.

하지만 스캔 구동회로의 쉬프트레지스터에서 출력부의 입력을 정전압의 고전위전압으로 이용하는 표시장치에서는 고전위전압의 전압변화량을 제어할 수 없기 때문에 게이트펄스가 하강되는 순간의 전압변화량을 제어할 수 없었다.

상술한 문제점을 해결하기 위해서 본 발명은 정전압의 고전위전압을 이용하여 게이트펄스를 출력하는 표시장치에서 게이트펄스의 전압이 하강하는 순간의 기울기를 완만하게 할 수 있는 표시장치 및 이의 구동방법을 제공하기 위한 것이다.

상술한 과제 해결 수단으로 본 발명의 표시장치는 게이트라인을 포함하는 표시패널, 게이트라인에 게이트펄스를 제공하는 게이트 구동회로를 포함한다. 게이트 구동회로는 게이트 스타트 펄스 또는 이전단 스테이지의 출력에 대응하여 Q노드 및 QB노드의 전위를 제어하는 노드 제어회로, 비표시기간에는 제1 전압레벨의 출력제어신호를 인가받고 표시기간에 제2 전압레벨의 출력제어신호를 인가받아 Q노드 및 QB노드의 전위에 따라서 출력제어신호를 출력단으로 출력하거나, 출력단을 방전하는 리셋회로, 리셋회로의 출력을 반전시켜서 제1 출력신호를 게이트라인에 연결되는 출력단자로 제공하는 제1 출력부 및 리셋회로의 출력을 반전시키고 제1 출력신호와 다른 위상을 제2 출력신호를 상기 출력단자로 제공하는 제2 출력부를 포함한다.

본 발명의 표시장치는 노드 제어회로의 출력을 바탕으로 다른 지연값을 갖는 출력신호들을 생성하고, 이를 합성함으로써 전압이 하강하는 순간의 기울기를 완만하게 할 수 있다. 본 발명은 이처럼 서로 다른 위상을 갖는 출력신호를 이용하여 GPM과 같은 효과를 나타낼 수 있기 때문에, 고전위전압을 이용하여 게이트펄스의 생성하는 표시장치에도 적용될 수 있다.

도 1은 실시 예에 의한 표시장치의 구성을 나타내는 도면.
도 2는 실시 예에 의한 쉬프트 레지스터를 나타내는 도면.
도 3은 실시 예에 의한 쉬프트 레지스터의 스테이지를 나타내는 도면.
도 4는 게이트펄스 출력부의 실시 예들을 나타내는 도면.
도 5는 제1 실시 예에 의한 리셋회로를 나타내는 회로도.
도 6은 스테이지의 입력 및 출력 신호를 나타내는 파형도.
도 7 내지 도 9는 각각 2 내지 제4 실시 예에 의한 리셋회로를 나타내는 회로도.
도 10 및 도 11은 터치 스크린을 포함하는 픽셀 어레이의 일부를 나타내는 도면.
도 12는 본 발명에 의한 게이트펄스 출력부의 실시 예를 나타내는 도면.
도 13은 게이트펄스의 생성과정을 설명하는 도면.
도 14는 인버터의 단면 사시도.

이하 첨부된 도면을 참조하여 액정표시장치를 중심으로 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.

도 1은 본 발명의 실시 예에 의한 표시장치를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 표시장치는 표시패널(100), 타이밍 콘트롤러(110), 터치 센싱회로(111), 데이터 구동회로 및 스캔 구동회로(130,140)를 구비한다.

표시패널(100)은 박막트랜지스터 어레이가 형성되는 박막트랜지스터 어레이기판 및 컬러필터가 형성되는 컬러필터기판을 포함하고, 박막트랜지스터 어레이기판과 컬러필터기판 사이에는 액정층이 형성된다.

박막트랜지스터 어레이기판은 데이터라인들(DL), 데이터라인들(DL)과 직교되는 게이트라인들(DL), 매트릭스 형태로 배치된 픽셀(P)들 및 터치스크린을 포함한다. 데이터라인들(DL)과 게이트라인들(DL)의 교차부들에는 다수의 TFT들(Thin Film Transistor), 픽셀들에 데이터전압을 충전시키기 위한 화소전극들(1), 화소전극들에 접속되어 픽셀 전압을 유지시키는 스토리지 커패시터(Storage Capacitor) 등이 형성된다. 픽셀들 각각의 액정셀은 화소전극(1)에 인가되는 데이터전압과, 공통전극(2)에 인가되는 공통전압의 전압차에 따라 인가되는 전계에 의해 구동되어 입사광의 투과양을 조절한다. TFT들은 게이트라인으로부터의 게이트펄스에 응답하여 턴-온되어 데이터라인(11)으로부터의 전압을 화소전극(1)에 공급한다. 공통전극(2)은 하부 기판이나 상부 기판에 형성될 수 있다. 터치 스크린은 다수의 정전 용량 센서들을 통해 터치(또는 근접) 입력을 감지하는 정전 용량 방식의 터치 스크린으로 구현될 수 있다.

컬러필터기판은 블랙매트릭스 및 컬러필터 등을 포함할 수 있다.

제1 편광판 및 제2 편광판은 각각 컬러필터기판 및 박막트랜지스터 어레이 기판에 부착된다.

데이터 구동회로는 다수의 소스 드라이브 IC들(120)을 포함한다. 소스 드라이브 IC들(120)은 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)을 입력 받는다. 소스 드라이브 IC들(120)은 타이밍 콘트롤러(110)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터전압을 발생하고, 그 데이터전압을 게이트펄스에 동기되도록 표시패널(100)의 데이터라인들에 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(100)의 데이터라인들에 접속될 수 있다.

스캔 구동회로는 타이밍 콘트롤러(110)와 표시패널(100)의 게이트라인들 사이에 접속된 레벨 쉬프터(level shiftet)(150), 및 게이트 쉬프트 레지스터(130)를 구비한다.

레벨 쉬프터(150)는 타이밍 콘트롤러(110)로부터 입력되는 i상 게이트쉬프트클럭들(CLK1~CLKi)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다. 이하, 본 발명의 실시 예는 4상 게이트쉬프트클럭들(CLK1~CLK4)을 이용한 구동을 예로 설명하기로 한다.

게이트 쉬프트 레지스터(130)는 게이트 스타트 펄스(VST)를 게이트쉬프트클럭(CLK1~CLK4)에 맞추어 쉬프트시켜 순차적으로 캐리신호와 게이트펄스(Gout)를 출력하는 스테이지들로 구성된다.

스캔 구동회로는 GIP(Gate In Panel) 방식으로 표시패널(100)의 하부 기판 상에 직접 형성될 수 있다. GIP 방식에서, 레벨 쉬프터(150)는 PCB(140) 상에 실장되고, 게이트 쉬프트 레지스터(130)는 표시패널(100)의 하부기판 상에 형성될 수 있다.

타이밍 콘트롤러(110)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 컴퓨터로부터 디지털 비디오 데이터(RGB)를 입력 받는다. 타이밍 콘트롤러(110)는 호스트 컴퓨터로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC들(120)로 전송한다.

타이밍 콘트롤러(110)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 컴퓨터로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(110)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 데이터 구동회로와 스캔 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 스캔 구동회로의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호, 소스 드라이브 IC들(120)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.

스캔 타이밍 제어신호는 게이트 스타트 펄스(VST), 게이트쉬프트클럭(CLK1~CLK4), 게이트 출력 인에이블신호(Gate Output Enable; GOE) 등을 포함한다. 게이트 스타트 펄스(VST)는 게이트 쉬프트 레지스터(130)에 입력되어 쉬프트 스타트 타이밍을 제어한다.

게이트쉬프트클럭(CLK1~CLK4)은 레벨 쉬프터(150)를 통해 레벨 쉬프팅된 후에 게이트 쉬프트 레지스터(130)에 입력되며, 게이트 스타트 펄스(VST)를 쉬프트시키기 위한 클럭신호로 이용된다. 게이트 출력 인에이블신호(GOE)는 게이트 쉬프트 레지스터(130)의 출력 타이밍을 제어한다.

데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC들(120)의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들(120) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다.

터치 센싱회로(111)는 Rx 라인들(Rx1, Rx2)을 통해 수신된 상호 정전 용량의 전압을 샘플링하고, 샘플링한 전압을 적분기의 커패시터에 누적한다. 그리고 터치 센싱회로(100)는 적분기의 커패시터에 충전된 전압을 디지털 데이터로 변환하고 그 데이터를 미리 설정된 문턱값과 비교하여 문턱값 이상의 데이터를 터치(또는 근접) 입력 위치의 상호 정전 용량 데이터로 판단한다.

도 2는 본 발명에 의한 게이트 쉬프트 레지스터(130)를 나타내는 도면이다.

도 2를 참조하면, 본 발명에 의한 게이트 쉬프트 레지스터(130)는 종속적으로 접속된 다수의 스테이지들(ST1~STn, n은 2 이상의 자연수)을 구비한다. 각 스테이지들(ST1~STn)은 각각 제1 내지 제n 게이트펄스(Gout1~Goutn)를 출력한다. 게이트펄스는 표시장치의 게이트라인들에 인가됨과 동시에, 전단 스테이지와 후단 스테이지로 전달되는 캐리신호 역할을 겸한다. 이하의 설명에서 "전단 스테이지"는 기준이 되는 스테이지의 상부에 위치하는 것을 말한다. 예컨대, 제k(k는 1<k<n 인 자연수) 스테이지(STk)을 기준으로, 전단 스테이지는 제1 스테이지(ST1) 내지 제k-1 스테이지(ST(k-1)) 중 어느 하나를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것을 말한다. 예컨대, 제k(1<k<n) 스테이지(STk)을 기준으로, 후단 스테이지는 제k+1 스테이지(ST(k+1)) 내지 제n 스테이지 중 어느 하나를 지시한다.

게이트 쉬프트 레지스터(130)는 게이트펄스(Gout(1)~Gout(n))를 순차적으로 출력한다. 이를 위하여, 제1 스테이지(ST1) 내지 제n 스테이지(STn)에는 순차적으로 지연되는 4상 게이트쉬프트클럭들 중에 1 개의 게이트쉬프트클럭이 입력된다.

도 3은 도 3에 i(i는 2<i<n인 자연수)스테이지의 회로 구성의 실시 예를 나타내는 도면이다.

도 3을 참조하면, 제i 스테이지(STi)는 노드 제어회로(NCON), 리셋회로(131) 및 게이트펄스 출력부(133)를 포함한다.

노드 제어회로(NCON)는 스타트펄스(VST) 또는 이전 스테이지의 출력에 대응하여 Q노드 및 QB노드의 전압을 제어한다. 즉, 노드제어회로(NON)는 제i-1 클럭신호(CLK(i-1))에 응답하여 스타트펄스(VST) 또는 이전 스테이지의 출력 전압으로 Q노드를 충전하거나 방전시킨다.

리셋회로(131)는 출력단(Qout)을 통해서 출력되는 전압으로 게이트펄스 출력부(133)가 게이트펄스를 출력하거나 게이트펄스를 출력하지 않도록 제어한다. 일례로, 리셋회로(131)는 출력단(Qout)을 저전위전압(VSS)으로 방전하여 게이트펄스 출력부(133)가 게이트펄스를 출력하지 않도록 하고, 하이레벨전압을 출력하여 게이트펄스 출력부(133)가 게이트펄스를 출력하도록 제어한다.

리셋회로(131)는 구동준비기간 내에서 제공받는 하이레벨전압의 리셋신호(RST1)에 응답하여, Q노드(Q)의 전위에 상관없이 출력단(Qout)의 출력전압을 저전위전압(VSS)으로 방전한다. 따라서, 리셋회로(131)는 구동준비기간 동안에 1차적으로 출력단(Qout)을 출력전압으로 초기화한다.

또한 리셋회로(131)는 리셋신호(RST1)가 로우레벨전압일 경우에는, Q노드 또는 QB노드의 전위에 따라서 출력단(Qout)을 저전위전압(VSS)으로 방전하거나 출력단(Qout)을 통해서 전압레벨이 가변하는 출력제어신호를 출력한다. 출력제어신호(RST2)는 비표시기간에는 제1 전압레벨을 유지하고 표시기간에는 제2 전압레벨을 유지한다. 제1 전압레벨은 게이트펄스 출력부(133)를 동작시키지 않는 전위이고, 제2 전압레벨은 게이트펄스 출력부(133)를 동작시키는 전위이다. 일례로 제1 전압레벨은 로우레벨전압이고, 제2 전압레벨은 하이레벨전압일 수 있다. 따라서 리셋회로(131)는 리셋신호(RST1)가 로우레벨일지라도 비표시기간에는 출력단(Qout)을 통해서 게이트펄스 출력부(133)를 동작시키지 않는 제1 전압레벨의 출력제어신호(RST2)가 출력된다. 즉, 리셋회로(131)는 비표시기간에는 Q노드 또는 QB노드의 전위에 상관없이 항상 출력단(Qout)으로 게이트펄스 출력부(133)를 동작시키지 않기 때문에, 비표시기간 동안에 Q노드 또는 QB노드의 노이즈(noise)로 인해서 게이트펄스 출력부(133)가 게이트펄스를 출력하는 것을 방지할 수 있다.

이처럼, 리셋회로(131)는 비표시기간 동안에는 전압레벨이 가변하는 출력제어신호(RST2)를 구동전원으로 이용하기 때문에 별도의 추가회로를 구성하지 않고도 2차적으로 출력단(Qout)의 전위를 안정화할 수 있다.

종래에는 1차적인 초기화 동작을 위한 리셋회로와 비표시기간 동안에 출력을 제한하는 컨트롤회로에 각각 독립적인 동작을 위한 트랜지스터들이 필요하였다. 그리고 각각 독립적으로 구동되는 트랜지스터들의 조합은 독립적으로 리셋신호를 입력받아서 동작하였다.

이에 반해서, 본 발명의 리셋회로(131)는 구동전원의 전압레벨을 표시기간과 비표시기간으로 구분하여 스윙함으로써 별도의 회로 구성이 필요없는 상태에서 1차적인 초기화 동작뿐만 아니라 비표시기간 동안에는 출력을 제한하는 2차적인 안정화 동작을 수행할 수 있다. 이에 대한 리셋회로(131)의 세부구성과 동작설명은 후술하기로 한다.

게이트펄스 출력부(133)는 리셋회로(131)의 출력단(Qout)의 전위에 따라서 게이트하이전압(VGH)에 해당하는 게이트펄스(Gouti)을 출력한다. 게이트펄스 출력부(133)는 리셋회로(131)의 출력단(Qout)이 저전위전압일 경우에는 게이트펄스를 출력하지 않고, 리셋회로(131)의 출력단(Qout)이 고전위전압일 경우에는 게이트펄스를 출력한다. 또한, 게이트펄스 출력부(133)는 노드제어회로(NCON)의 QB노드(QB)의 전위에 대응하여 출력전압을 저전위전압(VSS)으로 방전한다. 예컨대, 게이트펄스 출력부(133)는 노드제어회로(NCON)의 QB노드(QB)의 전위가 고전위전압일 때에 출력전압을 저전위전압(VSS)으로 방전한다.

게이트펄스 출력부(133)는 풀업 트랜지스터(Pull-up transistor, Tpu) 및 풀다운 트랜지스터(Pull-down transistor, Tpd)를 포함하며, 풀업 트랜지스터(Tpu) 및 풀다운 트랜지스터(Tpd)의 결합은 공지된 다양한 구조를 이용할 수 있다. 예컨대, 게이트펄스 출력부(133)는 도 4와 같이 구현될 수 있다.

도 4를 참조하면, 일 실시 예의 게이트펄스 출력부(133)는 풀업 트랜지스터(Tpu) 및 풀다운 트랜지스터(Tpd)를 포함한다. 풀업 트랜지스터(Tpu)는 Q노드(Q)의 로우레벨전압에 응답하여 드레인 전극을 통해서 제공받는 구동전압(Vdd)을 게이트펄스(Gout)로 출력한다. 풀다운 트랜지스터(Tpd)는 Q노드(Q)의 하이레벨전압에 응답하여 게이트펄스 출력부(133)의 전압을 저전위전압(VSS)으로 방전한다.

도 5는 제1 실시 예에 의한 리셋회로를 나타내는 회로도이고, 도 6은 스테이지(ST1~STn)의 입력 및 출력 신호를 보여준다. 리셋회로(131)의 초기화 및 출력 안정화 동작과 스테이지들(ST1~STn)이 게이트펄스를 출력하는 과정을 도 2 내지 도 6을 결부하여 설명하면 다음과 같다.

도 5를 참조하면, 제1 실시 예에 의한 리셋회로(131-1)는 Q노드(Q)의 전압 및 리셋신호(RST1)를 입력받아서, 저전위전압(VSS) 또는 출력제어신호(RST2)를 출력단(Qout)으로 출력한다. Q노드(Q)는 노드 제어회로(NCON)의 Q노드(Q)에 연결되고, 출력단(Qout)은 게이트펄스 출력부(133)와 연결된다. 제1 실시 예의 리셋회로(131-1)는 Q노드(Q)의 전위 및 리셋신호(RST1)가 모두 로우레벨일 경우에 출력제어신호를 출력한다.

이를 위해서, 제1 실시 예의 리셋회로(131-1)는 NOR게이트 구조를 이루는 제1 내지 제4 트랜지스터를 포함한다. 즉, 제1 트랜지스터(T1)는 게이트전극에 입력되는 리셋신호(RST1)가 하이레벨일 때에, 출력단(Qout)의 전위를 저전위전압(VSS)으로 방전한다. 제2 트랜지스터(T2)는 제1 트랜지스터와 병렬로 연결되며, 게이트전극과 연결되는 Q노드(Q)가 하이레벨일 때에 출력단(Qout)의 전위를 저전위전압(VSS)으로 방전한다. 제3 및 제4 트랜지스터(T4)는 서로 직렬로 연결되고, 제3 트랜지스터(T3)는 리셋신호가 로우레벨일 때에 턴-온되며, 제4 트랜지스터(T4)는 Q노드(Q)가 로우레벨일 때에 턴-온된다. 제3 및 제4 트랜지스터(T4)는 동시에 턴-온 될 때에 출력제어신호(RST2)를 제3 트랜지스터(T3)를 통해서 출력단(Qout)으로 출력한다.

도 6에서 보는 바와 같이, 표시장치는 시스템(미도시)을 통해서 전원이 제공되면 일정기간 동안 구동준비기간을 갖는다. 구동준비기간 이후에 소정시간(△t)이 경과하면, 데이터입력신호(DE) 및 클럭신호(CLK)들이 입력되면서 영상을 표시하는 표시기간을 갖는다. 비표시기간은 구동준비기간 및 구동기간 중에서 실제로 영상이 표시되지 않는 구간을 포함한다. 구동기간 중에서 실제로 영상이 표시되지 않는 구간은 터치신호의 입력을 받거나 영상데이터 이외의 부가정보를 받는 구간 등을 포함한다.

리셋회로(131-1)는 구동준비기간 내에서 일정기간 동안 하이레벨의 리셋신호(RST1)를 입력받는다. 제1 트랜지스터(T1)는 하이레벨의 리셋신호(RST1)에 응답하여 출력단(Qout)의 전위를 저전위전압(VSS)으로 방전한다. 이때, Q노드(Q)가 저전위전압이어서 제4 트랜지스터(T4)가 턴-온된다고 할지라도, 제3 트랜지스터(T3)는 하이레벨의 리셋신호(RST1)에 의해서 턴-오프되기 때문에 출력제어신호(RST2)와 출력단(Qout) 간의 전류 경로는 차단된다. 즉, 구동준비기간 내에서 하이레벨의 리셋신호(RST1)가 인가되는 동안에 리셋회로(131)는 Q노드(Q)의 전위에 관계없이 출력단(Qout)의 전위를 저전위전압(VSS)으로 방전한다.

초기화 동작이 수행된 이후에 리셋신호(RST1)는 로우레벨의 전압으로 스윙된다. 그리고 클럭신호들(CLK1~CLK4)이 입력되기 이전까지의 비표시기간 동안에 출력제어신호(RST2)는 로우레벨을 유지한다. 초기화 동작 이후의 비표시기간 동안에는 로우레벨의 리셋신호(RST1)에 의해서 제3 트랜지스터(T3)는 턴-온된다. 비표시기간은 게이트펄스가 출력되지 않는 구간이기 때문에, 노드제어회로(NCON)는 Q노드(Q)의 전위를 하이레벨전압으로 제어한다. 따라서, 리셋회로(131)의 제2 트랜지스터(T2)는 Q노드(Q)의 저전위전압에 응답하여, 출력단(Qout)의 전위를 저전위전압(VSS)으로 방전한다. 만약 비정상적인 노이즈에 의해서 Q노드(Q)가 저전위전압으로 충전되면, 제4 트랜지스터(T4)는 턴-온된다. 즉, 제3 트랜지스터(T3)가 턴-온된 상태인 비표시기간에 비정상적인 노이즈가 발생하면, 출력제어신호(RST2)가 제3 및 제4 트랜지스터(T4)를 경유하여 출력단(Qout)으로 출려된다. 하지만 출력제어신호(RST2)는 로우레벨의 전위를 갖기 때문에, 게이트펄스 출력부(133)는 게이트펄스를 출력하지 않는다. 따라서, 비정상적인 동작이나 노이즈로 인해서 노드제어회로(NCON)의 Q노드(Q)가 로우레벨전압이라고 할지라도, 리셋회로(131-1)는 게이트펄스 출력부(133)가 게이트펄스를 출력하지 않도록 제어할 수 있다.

다시 말해서, 구동준비기간 내에서 리셋회로(131-1)는 Q노드(Q)의 전위에 상관없이 리셋회로(131-1)의 출력단(Qout)을 저전위전압(VSS)으로 방전시키는 1차적인 초기화 동작을 수행한다. 또한 리셋회로(131-1)는 비표시기간 동안에 로우레벨의 출력제어신호(RST2)를 바탕으로 Q노드(Q)의 전위에 상관없이 게이트펄스가 출력되는 것을 방지한다.

이와 같이, 제1 실시 예의 리셋회로(131-1)는 하나의 로직회로에 리셋회로(131) 및 Q노드(Q)의 전위를 입력받아서, 출력단(Qout)의 전위를 저전위전압(VSS)으로 방전하거나 전압레벨이 가변하는 출력제어신호(RST2)를 출력한다. 특히 출력제어신호(RST2)는 표시기간과 비표시기간을 구분하며, 비표시기간에 리셋회로(131-1)에 입력되는 출력제어신호(RST2)는 게이트펄스 출력부(133)를 동작시키지 않는 전압레벨을 유지한다. 따라서 구동준비기간에 스테이지(ST1~STn)들을 초기화하는 동작 및 비표시기간에 출력단(Qout)의 출력을 제한하는 동작을 단일 로직 회로를 이용하여 구현할 수 있다. 따라서 초기화 동작을 위한 회로와 출력단(Qout)의 출력을 제한하는 회로를 개별적으로 구성하여 조합하던 종래에 대비하여, 리셋회로(131)의 구조를 간단히 할 수 있고 소요되는 반도체 소자의 개수도 줄일 수 있다. 이처럼 구조가 간소화된 리셋회로(131-1)는 제조비용을 줄일 수 있을 뿐만 아니라, 회로 사이즈를 줄일 수 있기 때문에 전체적인 쉬프트 레지스터(130)의 크기를 줄일 수 있다. 즉, 본 발명의 표시장치는 패널에 비표시면 영역인 베젤의 크기를 줄일 수 있어서, 대화면/고해상도 표시패널을 이용하기에 유리하다.

위와 같은 비표시기간 이후에는 게이트쉬프트클럭들(CLK1~CLK4)이 레벨 쉬프터(150)로 입력된다. 표시기간 동안에 레벨 쉬프터(150)는 타이밍 콘트롤러(110)로부터 입력되는 4상 게이트쉬프트클럭들(CLK1~CLK4)의 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅하여, 제1 내지 제4 게이트쉬프트클럭(CLK1~CLK4)까지 순차적으로 지연되는 순환 클럭을 생성한다. 표시기간 동안에 리셋신호(RST1)는 로우레벨의 전압레벨을 유지하고, 출력제어신호(RST2)는 로우레벨에서 하이레벨로 스윙된다. 그리고 표시기간 동안에 쉬프트 레지스터(130)의 제1 스테이지(ST1)의 노드 제어회로(NCON)는 게이트 스타트 펄스(VST)의 출력전압으로 Q노드(Q)를 방전한다.

표시기간 동안에는 리셋신호(RST1) 및 Q노드(Q)의 전위가 저전위전압레벨이기 때문에, 리셋회로(131)의 제3 및 제4 트랜지스터(T4)는 턴-온되고, 하이레벨의 전압을 갖는 출력제어신호(RST2)는 출력단(Qout)으로 출력된다. 그리고 제1 스테이지(ST1)의 게이트펄스 출력부(133)는 리셋회로(131)로부터 제공받는 하이레벨의 출력제어신호(RST2)에 응답하여, 제1 게이트펄스(Gout1)를 출력한다.

제1 수평기간(t1)의 종료 시점에, 노드 제어회로(NCON)는 제1 게이트쉬프트클럭(CLK1)에 응답하여 Q노드(Q)를 충전시킨다. 이에 따라서, 리셋회로(131)의 제2 트랜지스터(T2)는 저전위전압(VSS)을 출력단(Qout)으로 출력하고, 게이트펄스 출력부(133)는 제1 게이트펄스(Gout1)를 저전위전압(VSS)으로 방전한다.

이와 유사하게 제2 수평기간(t2) 동안에는, 제2 스테이지(ST2)의 노드제어회로(NCON)는 제1 스테이지(ST1)에서 출력하는 제1 게이트펄스(Gout1)를 캐리신호로 제공받아서 Q노드(Q)를 방전하고, 게이트펄스 출력부(133)는 제2 게이트펄스(Gout2)를 출력한다. 마찬가지로 제3 및 제4 수평기간(t3,t4) 동안에, 쉬프트 레지스터(130)는 제3 및 제4 게이트펄스(Gout3,Gout4)를 출력한다.

도 7 및 도 7은 각각 제2 및 제3 실시 예에 의한 리셋회로를 나타낸다. 후술하는 제2 및 제3 실시 예에 의한 리셋회로는 전술한 제1 실시 예와 마찬가지로 도 7에 도시된 구동파형에 의해서 동일한 동작을 수행할 수 있다.

도 7을 참조하면, 제2 실시 예에 의한 리셋회로(131-2)는 Q노드(Q)의 전압 및 리셋신호(RST1)를 입력받아서, 출력제어신호(RST2)를 출력단(Qout)으로 출력하거나 출력단(Qout)의 전위를 저전위전압(VSS)으로 방전한다. Q노드(Q)는 노드 제어회로(NCON)의 Q노드(Q)에 연결되고, 출력단(Qout)은 게이트펄스 출력부(133)와 연결된다. 제2 실시 예의 리셋회로(131-2)는 Q노드(Q)의 전압 및 리셋신호(RST1)가 모두 하이레벨일 경우에, 출력단(Qout)의 전위를 저전위전압(VSS)으로 방전한다.

이를 위해서, 제2 실시 예의 리셋회로(131-2)는 NOR게이트 구조를 이루는 제1 내지 제4 트랜지스터(T21~T24)를 포함한다. 제1 트랜지스터(T21)는 게이트전극에 입력되는 리셋신호(RST1)가 로우레벨일 때에, 소스전극으로 제공받는 출력제어신호(RST2)를 드레인전극을 통해서 출력단(Qout)으로 출력한다. 제2 트랜지스터(T22)는 제1 트랜지스터(T21)와 병렬로 연결되며, 게이트전극과 연결되는 Q노드(Q)가 로우레벨일 때에 소스전극으로 제공받는 출력제어신호(RST2)를 드레인전극을 통해서 출력단(Qout)으로 출력한다. 제3 및 제4 트랜지스터(T23,T24)는 서로 직렬로 연결되고, 제3 트랜지스터(T23)는 리셋신호가 하이레벨일 때에 턴-온되며, 제4 트랜지스터(T24)는 Q노드(Q)가 하이레벨일 때에 턴-온된다. 제3 및 제4 트랜지스터(T23,T24)는 동시에 턴-온 될 때에 출력제어신호(RST2)를 제3 트랜지스터(T23)를 통해서 출력단(Qout)으로 출력한다.

도 8을 참조하면, 제3 실시 예에 의한 리셋회로(131-3)는 Q노드(Q)의 전압 및 리셋신호(RST1)를 입력받아서, 출력제어신호(RST2)를 출력단(Qout)으로 출력하거나 출력단(Qout)의 전위를 저전위전압(VSS)으로 방전한다. Q노드(Q)는 노드 제어회로(NCON)의 Q노드(Q)에 연결되고, 출력단(Qout)은 게이트펄스 출력부(133)와 연결된다.

제3 실시 예의 리셋회로(131-3)는 서로 직렬로 연결되는 제1 내지 제4 트랜지스터(T31,T34)를 포함한다. 제1 트랜지스터(T31)는 하이레벨의 리셋신호(RST1)에 응답하여 턴-온되고, 제2 트랜지스터(T32)는 하이레벨의 Q노드(Q) 전위에 의해서 턴-온된다. 제1 및 제2 트랜지스터(T31,T32)는 인접하여 직렬로 연결되어서, 리셋신호(RST1) 및 Q노드(Q)의 전위가 모두 하이레벨일 때에, 출력단(Qout)의 전위를 저전위전압(VSS)으로 방전한다. 제3 트랜지스터(T33)는 로우레벨의 리셋신호(RST1)에 응답하여 턴-온되고, 제4 트랜지스터(T34)는 로우레벨의 Q노드(Q) 전위에 의해서 턴-온된다. 제3 및 제4 트랜지스터(T33,T34)는 인접하여 직렬로 연결되어서, 리셋신호(RST1) 및 Q노드(Q)의 전위가 모두 로우레벨일 때에, 출력제어신호(RST2)를 출력단(Qout)으로 출력한다.

도 9는 제4 실시 예에 의한 리셋회로(131-4)를 나타내는 도면이며, 제4 실시 예의 리셋회로(131-4)는 리셋신호(RST1)를 이용하지 않으며 그 외의 구동파형은 도 7에 도시된 것과 동일하다.

도 9를 참조하면, 제4 실시 예의 리셋회로(131-4)는 Q노드(Q)의 저전위전압(VSS)에 응답하여 출력제어신호(RST2)를 출력단(Qout)으로 출력하는 제1 트랜지스터(T41) 및 Q노드(Q)의 고전위전압에 응답하여 출력단(Qout)을 저전위전압(VSS)으로 방전시키는 제2 트랜지스터(T42)를 포함한다. 즉, Q노드(Q)의 전위에 상관없이, 제4 실시 예의 리셋회로(131-4)는 비표시기간 동안에는 출력단(Qout)의 전압을 저전위전압으로 유지한다. 따라서, Q노드(Q)의 비정상적인 동작으로 인해서 비표시기간 동안에 게이트펄스 출력부(133)가 게이트펄스(Gout)를 출력하는 것을 방지할 수 있다.

도 7에서와 같이, 리셋신호(RST1)가 하이레벨로 유지되는 구동준비기간은 출력제어신호(RST2)가 로우레벨을 유지한다. 즉, 리셋신호(RST1)를 이용하지 않더라도, 리셋회로(131-4)는 전압레벨이 가변하는 출력제어신호(RST2)를 이용하여 구동준비기간을 포함하는 비표시기간 동안에 게이트펄스 출력부(133)가 게이트펄스(Gout)를 출력하는 것을 차단할 수 있다.

본 발명의 쉬프트 레지스터(140)가 게이트 펄스를 출력하는 과정에서 게이트 펄스(Gout)의 전압레벨이 반전되는 순간에 공통전압(Vcom)에 리플(ripple)이 발생하기도 한다. 발생된 리플은 공통전극(Vcom)과 화소전극 간의 전압 차이에 영향을 주기 때문에 결국 화소(P)의 회두에도 영향을 끼친다.

발생하는 리플의 크기는 공통전극(Vcom)의 부하(load)에 반비례하기 때문에 동일한 공통전극(Vcom)을 공유하는 화소들은 리플에 의한 휘도변화가 존재하더라도 그 정도가 모두 비슷하다. 하지만, 공통전압(Vcom)이 복수의 블록들로 나뉘어 구성될 경우, 각 공통전극 블록의 부하(load) 및 이에 따른 리플의 크기도 다를 수 있다. 결국 서로 다른 부하(load)를 가진 공통전극 블록들에 대응되는 픽셀들 간에는 리플에 의한 휘도 변화의 편차가 발생할 수 있다. 일례로 인셀(In-Cell) 터치를 포함하는 표시장치에 있어서, 표시패널(100)의 공통전극은 복수의 블록들로 나뉘어 구성되어, 일부는 Tx 전극을 이루고 또 다른 일부는 Rx 전극을 이루는 공통전극 블로들의 사이즈와 서로 다르게 형성될 수 있고, 각 블록의 부하 또한 다를 수 있다. 따라서 서로 다른 부하를 갖는 Tx 전극과 Rx 전극 간에는 공통전압 리플의 크기 차이로 인한 휘도 편차가 달라져서 블록 딤 현상이 발생한다. 이를 살펴보면 다음과 같다.

도 10 및 도 11은 인셀 터치 스크린을 포함하는 표시패널의 픽셀 어레이의 실시 예를 나타내는 평면도이다.

먼저, 도 10은 상호 정전 용량 방식의 터치 스크린(TSP)과 픽셀 어레이의 일부를 확대하여 터치 스크린(TSP)의 배선 구조를 보여 주는 평면도이다.

도 10을 참조하면, 상호 정전 용량 방식의 터치 스크린(TSP)은 수평방향으로 연결되는 공통전극 블록들(이하, Tx 블록)을 연결하여 구성된 Tx 라인 및 수직 방향으로 연장되어 형성되는 공통전극 블록(이하, Rx 라인)들을 포함한다. Tx 라인들과 Rx 라인들(Rx1, Rx2)의 교차부마다 상호 정전 용량(Cm)이 형성된다.

수평 방향으로 배열된 Tx 블록들은 링크 패턴들(L11~L22)을 통해서 연결된다. Tx 블록(Tx11~Tx23) 각각은 절연층을 사이에 두고 화소전극들(1)과 중첩된다. Tx 블록(Tx11~Tx23) 각각은 ITO(Indium Tin Oxide)와 같은 투명 도전 물질로 형성될 수 있다. 링크 패턴(L11~L22)은 Rx 라인(Rx1, Rx2)을 가로질러 수평 방향으로 이웃하는 Tx 블록(Tx11~Tx23)을 전기적으로 연결한다. 링크 패턴(L11~L22)은 절연층을 사이에 두고 Rx 라인(Rx1, Rx2)과 중첩될 수 있다. 링크 패턴(L11~L22)은 전기 전도율이 높은 금속 알루미늄(Al), 알루미늄 네오듐(AlNd), 몰리브덴(Mo), 크롬(Cr), 구리(Cu), 은(Ag) 등의 금속으로 형성될 수 있다.

Rx 블록들(Rx1, Rx2)은 표시패널(100)의 수직 방향을 따라 길게 형성된다. Rx 블록들(Rx1, Rx2)은 ITO와 같은 투명 도전 물질로 형성될 수 있다. Rx 블록들(Rx1, Rx2) 각각은 도시하지 않은 다수의 픽셀들과 중첩될 수 있다. 이러한 Rx 블록들(Rx1, Rx2)은 표시패널(100)의 상부 기판이나 하부 기판에 형성될 수 있다.

표시패널 구동기간 동안, Tx 블록들(Tx11~Tx23) 및 Rx 블록들(Rx1,Rx2)에는 공통전압(Vcom)이 공급된다. 따라서, Tx 블록들(Tx11~Tx23)은 표시패널 구동기간 동안 공통전극으로 동작하고, 터치 스크린 구동기간 동안 상호 정전 용량 센서들에 구동 신호를 공급하기 위한 구동 신호 배선들로 이용된다.

도 11은 다른 실시 예에 따른 인셀 타입의 상호 용량 터치 스크린의 픽셀 어레이 구조를 나타내는 평면도이다.

도 11을 참조하면, 다른 실시 예에 의한 상호 용량 터치 스크린은 수직 방향으로 연결되는 Tx 블록들(Tx11~Tx44) 및 Rx 전극(Rx1~Rx3)들을 포함한다. 수직으로 연결되는 Tx 블록들(Tx11~Tx44)은 라우팅 배선들(W1~W4)을 통해 서로 연결되어 Tx 라인을 이루고, Rx 전극(Rx1~Rx3)들은 Tx 라인들 사이에서 수직으로 형성된다.

도 10 및 도 11의 실시 예에 도시된 바와 같이 터치 스크린의 구조에서 Tx 라인(Tx)을 구성하는 공통전극(Vcom) 블록과 및 Rx 라인(Rx)을 구성하는 공통전극(Vcom) 블록은 서로 다른 크기로 형성될 수 있다. 이처럼 Tx 블록(Tx) 및 Rx 전극(Rx)은 서로 다른 크기(폭)로 형성되거나 각 블록 주변의 구조물들에 의해, Tx 블록(Tx)과 Rx 전극(Rx)이 받는 부하(load)는 서로 다르게 된다. 이뿐만 아니라 Tx 블록(Tx) 및 Rx 블록(Rx)을 이루는 공통전극(Vcom) 블록들 중 일부는 저항값이 다른 물질을 이용하여 형성될 수 있고, 공통전극(Vcom) 블록들 간에 부하(load) 차이가 발생할 수 있다.

이에 따라서 공통전압(Vcom) 리플이 발생하였을 때에도 Tx 블록(Tx) 범위에 포함되는 화소들과 Rx 전극(Rx) 범위에 포함되는 화소들은 서로 다른 크기의 리플에 의해 영향을 받는다. 리플 전압의 차이로 인해서, Tx 블록(Tx)에 포함되는 화소들의 휘도 변화와 Rx 전극(Rx) 범위에 포함되는 화소들 간의 휘도 변화량은 달라진다. 결국 Tx 블록(Tx) 영역과 Rx 전극(Rx) 영역들은 휘도 변화량의 차이로 인한 블록-딤 현상이 발생한다.

본 발명의 게이트 구동회로(140)는 이처럼 블록-딤 현상을 개선하기 위해서 게이트 펄스의 출력을 변조한다.

도 12는 블록-딤 현상을 개선하기 위한 게이트 구동회로(140)의 출력부(143)의 실시 예를 나타내는 도면이다.

도 12를 참조하면, 출력부(143)는 제1 및 제2 출력부(145,144)를 포함한다.

제1 출력부(145)는 출력단(Qout)의 출력신호를 반전시키는 제1 인버터(INV1)를 포함한다. 제1 인버터(INV1)는 고전위전압(VDD) 및 저전위전압(VSS) 사이에서 서로 직렬로 연결되는 제1 풀업 트랜지스터(Tpu1) 및 제1 풀다운 트랜지스터(Tpd1)를 포함한다. 제1 풀업 트랜지스터(Tpu1)의 게이트전극 및 제1 풀다운 트랜지스터(Tpd1)의 게이트전극은 리셋회로(141)의 출력단(Qout)과 연결된다. 이에 따라서, 제1 출력부(145)는 출력단(Qout)이 로우레벨의 전위일 때에 한해서 고전위전압(VDD)을 제1 출력신호(vgout1)로 출력한다.

제2 출력부(144)는 출력단(Qout)의 출력신호를 반전시키는 제2 인버터(INV2) 및 제2 인버터(INV2)의 출력신호를 지연시키는 제1 및 제2 지연 인버터(DINV1,DINV2)를 포함한다.

제2 인버터(INV2)는 고전위전압(VDD) 및 저전위전압(VSS) 사이에서 서로 직렬로 연결되는 제2 풀업 트랜지스터(Tpu) 및 제2 풀다운 트랜지스터(Tpd)를 포함한다. 제2 풀업 트랜지스터(Tpu)의 게이트전극 및 제2 풀다운 트랜지스터(Tpd)의 게이트전극은 리셋회로(141)의 출력단(Qout)과 연결된다. 제2 인버터(INV2)는 제1 출력부(145)의 출력단(Qout)이 로우레벨의 전위일 때에 고전위전압(VDD)을 출력신호로 출력한다.

제1 지연 인버터(DINV1)는 제2 인버터(INV2)와 직렬로 연결되어서, 제2 인버터(INV2)의 출력신호를 반전시키고 지연시킨다. 제2 지연 인버터(DINV2)는 제1 지연 인버터(DINV1)와 직렬로 연결되어서, 제1 지연 인버터(DINV1)의 출력신호를 반전시키고 지연시킨 제2 출력신호(vgout2)를 출력한다. 결국, 제2 출력부(144)는 출력단(Qout)이 로우레벨의 전위일 때에 고전위전압(VDD)을 출력하되, 제1 및 제2 지연 인버터(DINV1,DINV2)에 의해서 출력신호가 지연된 제2 출력신호(vgout2)를 출력한다.

도 11은 두 개의 지연 인버터를 이용한 실시 예에 대해서 설명하고 있지만, 지연 인버터들의 개수는 제2 인버터(INV2)의 출력신호의 위상을 반전시키지 않도록 짝수 개의 범위 내에서 임의로 선택될 수 있다.

제1 출력부(145)가 출력하는 제1 출력신호(vgout1) 및 제2 출력부(144)가 출력하는 제2 출력신호(vgout2)는 게이트라인(GL)과 연결되는 출력단자(Nout)로 제공된다. 결국 출력단자(Nout)는 제1 및 제2 출력신호(vgout2)를 합성한다.

제1 및 제2 출력신호(vgout1, vgout2)는 도 13에서 보는 바와 같이 서로 위상이 다르다. 제1 출력신호(vgout1)는 't0'시점부터 상승하여 고전위전압(VDD)까지 상승한다. 그리고 제1 출력신호(vgout1)는 't1'시점부터 하강하여 't3'시점에 저전위전압(VSS)으로 방전된다. 제2 출력신호(vgout2)는 't0'시점부터 상승하여 고전위전압(VDD)까지 상승한다. 그리고 제2 출력신호(vgout2)는 't1'시점부터 하강하여 't4시점에 저전위전압(VSS)으로 방전된다.

제1 및 제2 출력신호(vgout1,vgout2)는 출력단자(Nout)에서 합성되어서 게이트펄스(Gout)로 출력된다. 't1'부터 't2' 구간 동안에 제2 출력신호(vgout2)는 고전위전압(VDD)을 유지하지만 제1 출력신호(vgout1)는 방전되기 때문에, 게이트펄스(Gout)는 고전위전압(VDD)에서 조금씩 전압레벨이 하강한다. 't2'부터 't3' 구간 동안에 제1 및 제2 출력신호(vgout2)는 모두 방전되는 상태이기 때문에, 게이트펄스(Gout)는 't1'부터 't2' 구간에서의 전압 하강속도보다 빠르게 하강한다. 't3'부터 't4' 구간 동안에 제1 출력신호(vgout1)는 방전된 상태이고 제2 출력신호(vgout2)는 방전을 진행중이기 때문에, 게이트펄스(Gout)는 제2 출력신호(vgout2)의 방전속도에 대응하여 전압이 하강한다.

이와 같이, 게이트펄스(Gout)는 시간에 따라서 전압의 하강 속도가 달라진다. 즉, 시간에 따라서 전압의 변화로 게이트펄스(Gout)를 표현하면 게이트펄스(Gout)가 하강하는 구간에서의 기울기는 시간에 따라서 달라진다. 특히, 게이트펄스(Gout)가 오프되는 순간, 즉 't1'시점 직후에서는 하강 시점이 지연되어 고전위전압(VDD)을 유지하는 제2 출력신호(vgout2)를 출력단(Qout) 신호에 합성하기 때문에, 게이트펄스(Gout)의 전압이 하강하는 순간에 기울기를 기존보다 완만하게 구현할 수 있다. 이와 같이 게이트펄스(Gout)의 전압레벨 차이를 완만하게 함으로써 발생하는 리플의 크기를 줄일 수 있기 때문에 분할된 공통전극(Vcom)을 사용하는 표시패널에서도 블록-딤을 개선할 수 있다. 즉, 본 발명에 의하면 공통전압 리플 자체가 매우 작아지기 때문에, Tx 블록과 Rx 전극 간에 저항 차이가 있다고 할지라도 공통전압 리플로 인한 휘도 편차를 줄일 수 있다. 이와 같이, 본 발명의 쉬프트 레지스터(140)는 게이트펄스(Gout)의 전압이 방전되는 순간의 하강 속도를 상대적으로 완만하게 하기 때문에 블록-딤 현상을 개선할 수 있다.

게이트펄스(Gout)의 하강 기울기는 지연 인버터의 개수 및 지연 인버터의 채널 폭과 채널 길이를 조절하여 설정할 수 있다.

예컨대, 게이트펄스(Gout)의 하강 기울기는 다음과 같이 지연 인버터의 채널 폭과 채널 길이를 이용하여 조절할 수 있다. 게이트펄스(Gout)의 하강 속도는 출력단자(Nout)의 전위를 풀업 트랜지스터(Tpu)를 통해서 방전하는 속도이다. 따라서, 출력단자(Nout)에서 게이트펄스(Gout)의 하강 속도는 제1 및 제2 지연 인버터(DINV1,DINV2) 풀업 트랜지스터(Tpu)의 채널 길이(L1)에 비례하고 채널 폭(W1)에 반비례한다. 이는 도 14에서 보는 것처럼, 풀업 트랜지스터(Tpu)의 채널 폭(W1)이 클수록 그리고 채널 길이(L1)가 짧을수록 전류의 흐름이 원활하기 때문이다. 따라서, 게이트펄스(Gout)의 전압이 하강되는 순간의 기울기는 제1 및 제2 지연 인버터(DINV1,DINV2)의 채널 폭(W1) 및 채널 길이(L1)를 조절하여 정할 수 있다.

또는, 게이트펄스(Gout)의 하강 기울기는 지연 인버터의 개수를 이용하여 조절할 수 있다. 도 12의 실시 예는 두 개의 지연 인버터를 이용한 실시 예를 나타내고 있지만, 지연 인버터는 두 개 이상이 연결될 수도 있다. 이때, 지연 인버터는 제2 인버터의 위상을 반전시키지 않도록 2의 배수의 개수로 이용될 수 있다.

또한, 게이트펄스(Gout)의 하강 기울기는 지연 인버터를 별도로 구성하지 않고, 제1 및 제2 출력부(145,144)의 인버터를 다르게 할 수도 있다. 즉, 제1 및 제2 출력부()에 동일한 개수의 인버터를 구성하되, 제1 및 제2 출력부(145,144)는 출력신호를 지연시키는 정도가 서로 다른 인버터를 포함하도록 할 수 있다.

그리고 본 발명의 실시 예에서 출력부(143)를 구성하는 제1 및 제2 인버터(INV1,INV2), 지연 인버터(DINV1,DIN2)들에 포함되는 제1 내지 제4 풀업 트랜지스터(Tpu1~Tpu4) 및 제1 내지 제4 풀다운 트랜지스터(Tpd1~Tpd4)는 각각 산화물 트랜지스터, 아몰포스 실리콘 트랜지스터 또는 저온 실리콘 다결정화 트랜지스터 중에서 어느 하나를 이용하여 형성될 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

100: 표시패널 110: 타이밍 콘트롤러
120: 데이터 구동부 130: 쉬프트 레지스터
131: 리셋회로 133: 게이트펄스 출력부

Claims

게이트라인을 포함하는 표시패널;
상기 게이트라인에 게이트펄스를 제공하는 스캔 구동회로를 포함하되,
상기 스캔 구동회로는
게이트 스타트 펄스 또는 이전단 스테이지의 출력에 대응하여 Q노드 및 QB노드의 전위를 제어하는 노드 제어회로;
비표시기간에서 제1 전압레벨의 출력제어신호를 인가받고 표시기간에서 제2 전압레벨의 출력제어신호를 인가받아 상기 Q노드의 전위에 따라서 상기 출력제어신호를 출력단으로 출력하거나, 상기 출력단을 방전하는 리셋회로;
상기 리셋회로의 출력을 반전시켜서 제1 출력신호를 상기 게이트라인에 연결되는 출력단자로 제공하는 제1 출력부; 및
상기 리셋회로의 출력을 반전시키고 상기 제1 출력신호와 다른 위상을 갖는 제2 출력신호를 상기 출력단자로 제공하는 제2 출력부를 포함하고,
상기 제1 출력신호와 상기 제2 출력신호는 상기 출력단자에서 합성되어 상기 게이트펄스로 출력되고,
상기 게이트펄스의 하강 기울기는
상기 제1 출력신호의 하강 시점부터 상기 제2 출력신호의 하강 시점까지의 제1 기울기가 상기 제2 출력신호의 하강 시점 이후부터의 제2 기울기보다 완만한 표시장치.
제 1 항에 있어서,
상기 제2 출력부는 상기 제2 출력신호의 하강시점이 상기 제1 출력신호의 하강시점보다 늦도록 제어하는 표시장치.
제 2 항에 있어서,
상기 제1 출력부는 제1 인버터를 포함하고, 상기 제2 출력부는 제2 인버터를 포함하되,
상기 제1 인버터와 상기 제2 인버터는 상기 노드 제어회로의 출력을 지연시키는 정도가 서로 다른 표시장치.
제 2 항에 있어서,
상기 제1 및 제2 출력부는 각각 인버터를 포함하되,
상기 제2 출력부에 포함되는 인버터의 개수는 상기 제1 출력부에 포함되는 인버터의 개수보다 많은 표시장치.
제 4 항에 있어서,
상기 제2 출력부에 포함되는 인버터의 개수는 상기 제1 출력부에 포함되는 인버터의 개수보다 2k(k는 자연수) 개 많은 표시장치.
삭제
제 1 항에 있어서,
상기 표시패널은 서로 다른 면적을 갖거나 서로 다른 부하를 갖는 공통전극 블록을 포함하는 표시장치.
제 7 항에 있어서,
상기 공통전극 블록들은
구동기간 동안 공통전압을 제공받고, 터치 센서 기간 동안 터치 구동 신호를 제공받는 Tx 블록; 및
구동기간 동안 상기 공통전압을 제공받고, 터치 센서 기간 동안 전하를 수신하는 Rx 전극을 포함하는 표시장치.
제 1 항에 있어서,
상기 제1 및 제2 출력부는 고전위전압을 구동전압으로 이용하는 표시장치.
게이트라인, 서로 다른 크기를 갖는 제1 및 제2 공통전극을 포함하는 표시패널;
상기 게이트라인에 게이트펄스를 제공하는 스캔 구동회로를 포함하되,
상기 스캔 구동회로는
게이트 스타트 펄스 또는 이전단 스테이지의 출력에 대응하여 Q노드 및 QB노드의 전위를 제어하는 노드 제어회로;
상기 노드 제어회로의 출력을 반전시켜서 제1 출력신호를 상기 게이트라인에 연결되는 출력단자로 제공하는 제1 출력부; 및
상기 노드 제어회로의 출력을 반전시키고 상기 제1 출력신호와 다른 위상을 갖는 제2 출력신호를 상기 출력단자로 제공하는 제2 출력부를 포함하고,
상기 제1 출력신호와 상기 제2 출력신호는 상기 출력단자에서 합성되어 상기 게이트펄스로 출력되고,
상기 게이트펄스의 하강 기울기는
상기 제1 출력신호의 하강 시점부터 상기 제2 출력신호의 하강 시점까지의 제1 기울기가 상기 제2 출력신호의 하강 시점 이후부터의 제2 기울기보다 완만한 표시장치.
제 10 항에 있어서,
상기 제1 공통전극은 구동기간 동안 공통전압을 제공받고 터치 센서 기간 동안 터치 구동 신호를 제공받는 Tx 블록이고,
상기 제2 공통전극은 구동기간 동안 상기 공통전압을 제공받고 터치 센서 기간 동안 전하를 수신하는 Rx 전극인 표시장치.
제 11 항에 있어서,
상기 제1 공통전극들은 링크패턴을 이용하여 수평 방향으로 연결되어 Tx 라인을 이루는 표시장치.
제 11 항에 있어서,
상기 제1 공통전극들은 라우팅 배선을 이용하여 수직 방향으로 연결되어 Tx 라인을 이루는 표시장치.
제 10 항에 있어서,
상기 제2 출력부는 상기 제2 출력신호의 하강시점이 상기 제1 출력신호의 하강시점보다 늦도록 제어하는 표시장치.
삭제
일정구간 하이레벨 전압을 유지하는 출력신호를 생성하는 단계;
상기 출력신호를 서로 다른 지연기간을 갖는 제1 출력신호와 제2 출력신호로 지연시키는 단계; 및
상기 제1 출력신호와 상기 제2 출력신호를 합성하여 게이트펄스를 생성하는 단계를 포함하고,
상기 게이트펄스의 하강 기울기는
상기 제1 출력신호의 하강 시점부터 상기 제2 출력신호의 하강 시점까지의 제1 기울기가 상기 제2 출력신호의 하강 시점 이후부터의 제2 기울기보다 완만한 표시장치의 구동방법.
제 16 항에 있어서,
상기 출력신호를 생성하는 단계는
Q노드의 전위를 이용하여 고전위전압을 선택적으로 출력하는 표시장치의 구동방법.
제 17 항에 있어서,
상기 출력신호를 생성하는 단계는
상기 Q노드의 전위를 초기화하는 리셋 단계를 더 포함하는 표시장치의 구동방법.